JP4906903B2 - 電子部品内蔵基板の製造方法 - Google Patents

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Description

本発明は電子部品内蔵基板の製造方法に係り、特に多層配線基板内に電子部品を内蔵する電子部品内蔵基板の製造方法に関する。
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴って、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板の内部に電子部品（例えば、キャパシタ素子）を組み込んだ構成の電子部品内蔵基板が提案されている。
一方、半導体素子の高密度化に伴い、半導体素子に形成される電極パッドの狭ピッチ化が進んでいる。これに対して従来から一般に用いられている通常のプリント配線基板では、半導体素子に形成された電極パッドのピッチに対応した狭ピッチの配線パターンを形成することは困難である。このため、通常のプリント配線基板は、半導体素子を搭載する基板として使用できなくなってきている。
そこで、近年ではプリント配線基板をコア層として、その両面にビルドアップ法を用いてビルドアップ層と配線層を積層形成すると共に各配線層間をビアで接続した、いわゆるビルドアッププリント配線基板と称せられる多層基板が用いられるようになってきている。尚、ビルドアップ法を用いて形成される、配線層が表面に形成されたビルドアップ層（一層のみ）のことをビルドアップ層というものとする。
従来、この種の多層配線基板に対して電子部品（キャパシタ素子等）を組み込むには、例えば特許文献１参照に開示されているように、多層形成されるビルドアップ層のいずれか一のビルドアップ層（以下、素子内層ビルドアップ層という）内に電子部品を内設することが行われていた。
具体的には、ビルドアップ法のプロセスにおいて、素子内層ビルドアップ層の形成時にチップ部品を組み込むキャビティを形成し、このキャビティ内に電子部品を配設する。その後、この素子内層ビルドアップ層の上部にビルドアップ法を用いてビルドアップ層と配線層を積層形成すると共にビアを形成する。また、素子内層ビルドアップ層に配設された電子部品の端子と多層配線基板内の配線層は、ビアを介して電気的に接続される構成とされていた。
特開２００３−１９７８０９号公報
上記したように、従来の電子部品内蔵基板では、積層される（ビルドアップ）されるビルドアップ層のいずれか一のビルドアップ層（素子内層ビルドアップ層）内に電子部品が内設される構成とされていた。しかしながら、一のビルドアップ層である素子内層ビルドアップ層内に電子部品を設ける構成では、必然的に電子部品の厚さを素子内層ビルドアップ層の厚さよりも薄くする必要が生じる。
通常、ビルドアップ法により積層されるビルドアップ層の厚さは５０μｍ程度であるため、電子部品は５０μｍ以下の厚さにする必要がある。しかしながら、厚さが５０μｍ以下の電子部品を製造することは容易ではなく高コスト化してしまい、また製造が困難であることより歩留り改善等を確立しないと最終製品が成り立たないという問題点があった。
本発明は上記の点に鑑みてなされたものであり、内蔵される電子部品の厚さに拘わらず容易かつ安価に電子部品を内蔵しうる電子部品内蔵基板の製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
本発明は、
複数層形成されたビルドアップ層内に電子部品が内蔵された電子部品内蔵基板の製造方法であって、
コア基板に位置決めピンを立設する位置決めピン立設工程と、
前記電子部品が内蔵されるキャビティの形成位置と対応する位置に予め開口部が形成され、前記位置決めピンの形成位置と対応する位置に予め位置決め孔が形成されたビルドアップ層を、前記電子部品の厚さに相当する層数だけコア基板上に積層して前記キャビティを形成する第１のビルドアップ層積層工程と、
前記キャビティに前記電子部品を収納する収納工程と、
前記キャビティが形成されたビルドアップ層及び前記電子部品上に、前記位置決めピンを覆うように、更にビルドアップ層を形成する第２のビルドアップ層積層工程と
を有し、
前記第１のビルドアップ層積層工程では、前記位置決めピンに前記位置決め孔を挿通することにより、前記ビルドアップ層に形成された各開口を一致させて前記キャビティを形成することを特徴とするものである。
上記発明によれば、キャビティの形成位置と対応する位置に予め開口部が形成されたビルドアップ層を電子部品の厚さに相当する層数だけコア基板上に積層することにより、ビルドアップ層が積層された状態で電子部品が内蔵されるキャビティが形成される。
この際、１層のビルドアップ層の厚さは電子部品の厚さよりも薄くても、複数積層されることにより積層されたビルドアップ層全体の厚さは電子部品の厚さに相当する厚さとなっており、よってキャビティの深さは電子部品を内部に収納しうる深さとなっている。そして、収納工程においてキャビティに電子部品を収納し、続いて第２のビルドアップ層積層工程においてキャビティが形成されたビルドアップ層及び電子部品上にビルドアップ層を形成することにより、電子部品は第１及び第２のビルドアップ層内に内蔵される。
よって、電子部品の厚さをビルドアップ層の厚さ以下にする必要はなく、電子部品内蔵基板のコスト低減及び歩留りの向上を図ることができる。また、開口部は予め各ビルドアップ層に形成されているため、電子部品内蔵基板の製造工程において開口部の形成時間を無くすることができ、電子部品内蔵基板を更に効率良く短時間で製造することができる。
上述の如く本発明によれば、内蔵される電子部品の厚さに拘わらず、容易かつ安価に電子部品内蔵基板を製造することが可能となる。
図１は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図２は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図３は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図４は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その４）。 図５は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その５）。 図６は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その６）。 図７は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その７）。 図８は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その８）。 図９は、本発明の第１参考例である電子部品内蔵基板の製造方法を説明するための図である（その９）。 図１０は、第１参考例である製造方法で製造された電子部品内蔵基板を用いた半導体装置を示す図である。 図１１は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図１２は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図１３は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図１４は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その４）。 図１５は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その５）。 図１６は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その６）。 図１７は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その７）。 図１８は、本発明の第２参考例である電子部品内蔵基板の製造方法を説明するための図である（その８）。 図１９は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図２０は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図２１は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図２２は、本発明の一実施例である電子部品内蔵基板の製造方法を説明するための図である（その４）。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１乃至図１０は、本発明の第１参考例である電子部品内蔵基板の製造方法を製造手順に沿って示す図である。特に、図９は第１参考例に係る製造方法により製造された電子部品内蔵基板５０を示しており、図１０はこの電子部品内蔵基板５０を用いて製造された半導体装置６０を示している。先ず、図９及び図１０を用いて、第１参考例に係る製造方法により製造される電子部品内蔵基板５０及び半導体装置６０の構成について説明しておく。
図９に示すように、電子部品内蔵基板５０はコア基板１１、ビルドアップ層１７，１８，２３，２４，３４，３５、内蔵電子部品３２、ソルダーレジスト４１，４２等により構成されている。コア基板１１は、後述するように両面銅張積層板を加工したものであり、その両面に配線１４，１５が形成されている。
このコア基板１１の図中上部には、ビルドアップ層１７，２３，３４が順次積層された構成とされている。また、コア基板１１の図中下部には、ビルドアップ層１８，１３，３５が順次積層された構成とされている。この各ビルドアップ層１７，１８，２３，２４，３４，３５は、絶縁層１７Ａ，１８Ａ，２３Ａ，２４Ａ，３４Ａ，３５Ａと、ビア１７Ｂ，１８Ｂ，２３Ｂ，２４Ｂ，３４Ｂ，３５Ｂと、配線層１７Ｃ，１８Ｃ，２３Ｃ，２４Ｃ，３４Ｃ，３５Ｃとにより構成されている。この配線層１７Ｃ，１８Ｃ，２３Ｃ，２４Ｃ，３４Ｃ，３５Ｃは、ビア１７Ｂ，１８Ｂ，２３Ｂ，２４Ｂ，３４Ｂ，３５Ｂにより層間接続された構成とされている。
本参考例に係る電子部品内蔵基板５０では、コア基板１１の図中上部に内蔵電子部品３２が配設されている。この内蔵電子部品３２は、本参考例ではチップコンデンサを用いた例を示しているが、特にチップコンデンサに限定されるものではない。この内蔵電子部品３２は、ビア３４Ｂを介して配線層３４Ｃに接続されている。
最上層に位置するビルドアップ層３４の上部にはソルダーレジスト４１が形成されており、また最下層に位置するビルドアップ層３５の下部にはソルダーレジスト４２が形成されている。ソルダーレジスト４１には、図１０に示す半導体チップ５１に配設されたバンプ５２が配線層３４Ｃと接続するための開口４３が形成されている。また、ソルダーレジスト４２には、図１０に示す外部接続端子となるはんだボール５３が接続される開口４４が形成されている。
ここで、コア基板１１の上部に積層形成された各ビルドアップ層１７，２３，３４内における内蔵電子部品３２の内蔵状態に注目する。本参考例では、内蔵電子部品３２の厚さは、個々のビルドアップ層１７，２３，３４の厚さよりも大きくなっている。具体的には、内蔵電子部品３２の厚さは約１００μｍであるのに対し、各ビルドアップ層１７，２３，３４の厚さは約５０μｍとされている。
即ち、本参考例では内蔵電子部品３２は、ビルドアップ層１７とビルドアップ層２３とのふたつのビッドアップ層が積層された積層体（以下、第１のビルドアップ積層体３１という）内に埋設された（内蔵された）構成となっている。この際、内蔵電子部品３２の上面は、ビルドアップ層２３の上面と面一となるよう構成されている。
このように、複数層（本参考例では２層）のビルドアップ層１７，２３よりなる第１のビルドアップ積層体３１内に内蔵電子部品３２を内蔵することにより、電子部品内蔵基板５０及びこれを用いる半導体装置６０のコスト低減及び歩留りの向上を図ることができる。尚、この理由については、説明の便宜上後述するものとする。
続いて、上記構成とされた電子部品内蔵基板５０の製造方法について説明する。電子部品内蔵基板５０を製造するには、先ず図１に示すような銅張積層板１０を用意する。この銅張積層板１０は、コア基板１１の両面に銅膜１２，１３が形成されたものである。
この銅張積層板１０の両面には感光性レジストが塗布されると共に露光・現像処理が順次行われ、所定の配線１４，１５及びストッパー層１６の形成位置を除きレジストが除去される。続いて、このパターニングされたレジストをマスクとして銅膜１２，１３に対してエッチング処理が行われる。続いてレジストの除去が行われ、これにより図２に示すようにコア基板１１上に配線１４，１５及びストッパー層１６が形成される。
上記のようにコア基板１１に配線１４，１５及びストッパー層１６が形成されると、続いてこのコア基板１１の両面に順次ビルドアップ層１７，１８，２３，２４，３４，３５が形成される。このビルドアップ層１７，１８，２３，２４，３４，３５の形成は、ビルドアップ法を用いて行われる。ビルドアップ法も種々の方法が知られているが、本参考例ではビルドアップ法としてセミアディティブ法を用いている。以下、ビルドアップ層１７，１８，２３，２４，３４，３５の具体的な形成方法について説明する。
ビルドアップ層１７，１８を形成するには、図３に示すようにコア基板１１の両面に絶縁層１７Ａ，１８Ａを形成する。具体的には、ビルドアップ用絶縁樹脂フィルム（以下、単にビルドアップフィルムという）がコア基板１１の両面に貼着され、続いてこのビルドアップフィルムに硬化処理が実施され、これにより絶縁層１７Ａ，１８Ａが形成される。
絶縁層１７Ａ，１７Ｂが形成されると、続いて周知の方法を用いてこの絶縁層１７Ａ，１７Ｂにビア１７Ｂ，１８Ｂ及び配線層１７Ｃ，１８Ｃが形成される。具体的には、絶縁層１７Ａ，１７Ｂのビア１７Ｂ，１８Ｂの形成位置にレーザを用いてビア孔を形成し、続いてビア孔が形成された絶縁層１７Ａ，１７Ｂの表面に無電解めっき法によりシード層を形成する。次に、このシード層を給電用の電極として電解銅めっき処理を実施し、絶縁層１７Ａ，１７Ｂの表面に銅層を形成する。続いて、銅層を上記した配線１４，１５及びストッパー層１６の形成方法と同様の方法にてパターニングし、これによりビア１７Ｂ，１８Ｂ及び配線層１７Ｃ，１８Ｃが形成される。図４は、コア基板１１にビルドアップ層１７，１８が形成された状態を示している。
上記のようにしてビルドアップ層１７，１８が形成されると、本参考例では続いてビルドアップ層２３，２４の形成処理を実施する。このビルドアップ層２３，２４の形成方法は、先に説明したビルドアップ層１７，１８の形成方法と同様なのでここではその説明を省略する（尚、後述するビルドアップ層３４，３５も同様とする）。図５は、ビア２３Ｂ，２４Ｂ及び配線層２３Ｃ，２４Ｃを有するビルドアップ層２３，２４が形成された状態を示している。
ビルドアップ層２３，２４が形成されると、続いてコア基板１１の図中上側に位置するビルドアップ層１７，２３に対しキャビティ３０が形成される。本参考例では、キャビティ３０の形成方法としてレーザ加工法を用いており、図６に示すように、上部からレーザ光２９を照射してキャビティ３０を形成する。このキャビティ３０内には、後述するように内蔵電子部品３２が収納される。
上記のように本参考例では、キャビティ３０の形成方法としてレーザ加工法を用いている。このため、絶縁層１７Ａ，２３Ａをエッチング法等により除去する方法に比べ、比較的容易な加工設備で、かつ少ない加工工程でキャビティ３０を容易に形成することができる。
また、一般にレーザ加工法では加工深さの制御が難しいが、本参考例ではコア基板１１のキャビティ３０形成位置にストッパー層１６が形成されている。レーザ光２９による加工速度は、樹脂よりなる絶縁層１７Ａ，２３Ａに比べて銅よりなるストッパー層１６の方が遅い。
よって本参考例ではこの加工速度の差を利用し、レーザ光２９により絶縁層１７Ａ，２３Ａが除去されてストッパー層１６が露出するとレーザ光２９の照射位置を移動させ、そしてキャビティ３０の全ての加工が終了した時点でレーザ光２９の照射を停止する構成としている。この構成とすることにより、均一の深さＤを有するキャビティ３０を容易に形成することができる。
尚、キャビティ３０の形成方法はレーザ加工法に限定されるものではなく、ルータ加工、ドライエッチング、デスミア処理等によりキャビティ３０を形成してもよく、またこれらを組み合わせて（レーザ加工法も含む）キャビティ３０を加工することとしてもよい。
上記のようにキャビティ３０が形成されることにより、ビルドアップ層１７及びビルドアップ層２３には夫々開口部が形成される。この開口部が形成されたビルドアップ層１７とビルドアップ層２３との積層体を、以下第１のビルドアップ積層体３１というものとする。尚、このキャビティ３０の深さＤは、ビルドアップ層１７，２３を形成する際に、絶縁層１７Ａ，２３Ａの厚さを適宜変更することにより容易に調整することが可能である。
キャビティ３０が形成されると、続いて図７に示すように、キャビティ３０内に内蔵電子部品３２が収納される。具体的には、内蔵電子部品３２の下面に接着剤３６が塗布され、この接着剤３６により内蔵電子部品３２はストッパー層１６上に固定される。この内蔵電子部品３２がキャビティ３０内に収納された状態において、内蔵電子部品３２の上面とビルドアップ層２３の上面は略面一となるよう構成されている。また、内蔵電子部品３２の上面に形成されている電極３３と、ビルドアップ層２３の上面に形成されている配線層２３Ｃも略面一となるよう構成されている。
前記したように、キャビティ３０の深さＤは、ビルドアップ層１７，２３を形成する際に、絶縁層１７Ａ，２３Ａの厚さを適宜変更することにより容易に調整することが可能である。よって、内蔵電子部品３２の厚さ（正確には、接着剤３６も含めた厚さ）とキャビティ３０の深さＤとを一致させること、換言すれば内蔵電子部品３２の上面とビルドアップ層２３の上面とを略面一とすることは容易に行うことができる。
また本参考例では、複数のビルドアップ層（本参考例では、ビルドアップ層１７とビルドアップ層２３との二層）が積層された第１のビルドアップ積層体３１に形成されたキャビティ３０内に内蔵電子部品３２が収納された構成となっている。即ち、本参考例では従来と異なり、一つのビルドアップ層内ではなく、複数のビルドアップ層１７，２３内に内蔵電子部品３２が収納された構成となっている。
このように、コア基板１１上に内蔵電子部品３２の厚さに相当する層数だけビルドアップ層１７，２３を積層し、その後にキャビティ３０を形成し、このキャビティ３０内に内蔵電子部品３２を収納する構成とすることにより、個々のビルドアップ層１７，２３の厚さ（約５０μｍ）は内蔵電子部品３２の厚さ（約１００μｍ）よりも薄くても、複数積層されることにより積層された第１のビルドアップ積層体３１の厚さは内蔵電子部品３２の厚さに相当する厚さとなる。よって、キャビティ３０の深さＤは内蔵電子部品３２を内部に収納しうる深さとなり、内蔵電子部品３２を確実にキャビティ３０内に収納することができる。
これにより、内蔵電子部品３２の厚さをビルドアップ層１７，２３の厚さ以下にする必要はなくなり、内蔵電子部品３２の高コスト化を抑えることができると共に、歩留りも向上させることができる。よって、この内蔵電子部品３２を内蔵する電子部品内蔵基板５０のコスト低減及び歩留りの向上を図ることができる。
また、本参考例では内蔵電子部品３２の厚さに相当する層数（本参考例では２層）だけビルドアップ層１７，２３を積層した後にキャビティ３０を形成するため、ビルドアップ層毎に開口を形成しこれを積層してキャビティを形成する方法に比べてキャビティ３０を高精度に形成することができる。
上記のようにキャビティ３０に内蔵電子部品３２が収納されると、続いて図８に示すように、キャビティ３０が形成された第１のビルドアップ積層体３１（ビルドアップ層１７，２３）及び内蔵電子部品３２の上部にビルドアップ層３４を、またビルドアップ層２４の下部にビルドアップ層３５を形成する。このビルドアップ層３４は絶縁層３４Ａ，ビア３４Ｂ，及び配線層３４Ｃにより構成され、ドアップ層３５は絶縁層３５Ａ，ビア３５Ｂ，及び配線層３５Ｃにより構成される。
尚、本参考例では、ビルドアップ層２３及びビルドアップ層２４に１層のビルドアップ層３４，３５を積層した構成としているが、ビルドアップ層２３及びビルドアップ層２４に積層するビルドアップ層は１層に限定されるものではなく、多層形成する構成としてもよい。
また、図７に示すように、内蔵電子部品３２の収納時には、キャビティ３０の内壁と内蔵電子部品３２との間には収納性を高めるために間隙が形成されている。しかしながら、この間隙はビルドアップ層３４の絶縁層３４Ａを加熱硬化させる際に、絶縁層３４Ａを構成する樹脂が間隙の内部に流入して埋められる。よって、キャビティ３０内に空隙が形成されるようなことはない。
上記のようにビルドアップ層３４，３５が形成されると、ビルドアップ層３４の上面及びビルドアップ層３５の下面にソルダーレジスト４１，４２が形成されると共に、所定位置に開口４３，４４が形成される。これにより、図９に示す電子部品内蔵基板５０が製造される。上記したように本参考例による電子部品内蔵基板５０の製造方法によれば、内蔵電子部品３２の厚さをビルドアップ層１７，２３の厚さ以下にする必要がなくなるため、電子部品内蔵基板５０及びこれを用いた半導体装置６０（図１０参照）のコスト低減及び歩留りの向上を図ることができる。
また、本参考例ではビルドアップ層１７，１８，２３，２４，３４，３５の形成（第１及び第２のビルドアップ層積層工程）においてセミアディティブ法を用いているため、各ビルドアップ層１７，１８，２３，２４，３４，３５に形成される配線層１７Ｃ，１８Ｃ，２３Ｃ，２４Ｃ，３４Ｃ，３５Ｃの形成精度を高めることができ、電子部品内蔵基板５０の高密度化を図ることができる。
次に、本発明の第２参考例及び本願の一実施例である電子部品内蔵基板５０の製造方法について説明する。
図１１乃至図１８は本発明の第２参考例である製造方法を説明するための図であり、図１９乃至図２２は本発明の一実施例である製造方法を説明するための図である。尚、図１１乃至図２２において、図１乃至図１０に示した構成と同一構成については同一符号を付してその説明を省略するものとする。また、以下説明する第２参考例及び本発明の一実施例に係る製造方法は、第１のビルドアップ層積層工程及びキャビティ形成工程に特徴を有するものである。このため、第２参考例及び本発明の一実施例に係る製造方法の説明では、主にこの二つの工程について説明するもとする。
先ず、図１１乃至図１８を用いて第２参考例である電子部品内蔵基板５０の製造方法に対説明する。
本参考例においても、電子部品内蔵基板５０を製造するのに、先ず図１１に示すように銅張積層板１０を用意する。そして、第１参考例で説明した同様の方法により、図１２に示すようにコア基板１１に配線１４，１５及びストッパー層１６を形成する。続いて図１３に示すように、配線１４，１５及びストッパー層１６が形成されたコア基板１１の両面に絶縁層１７Ａ，１８Ａを形成する。この図１１乃至図１３に示す処理は、図１乃至図３に示した処理と同一の処理である。
本参考例では、上記のように形成された絶縁層１７Ａ上に金属マスク６１を配設する。この金属マスク６１は銅または金よりなり、キャビティ３０に対応した形状の開口パターン６２が形成されている。図１４は、絶縁層１７Ａ上に金属マスク６１を配設した状態を示している。
続いて、この金属マスク６１を用いて絶縁層１７Ａに対してエッチング処理を行う。絶縁層１７Ａに対するエッチング方法としては、例えば過マンガン酸ナトリウム等を用いたウェットエッチング法を用いることができる。
図１５は、ウェットエッチングを実施することにより、絶縁層１７Ａに開口部６３が形成された状態を示している。この開口部６３は、後にキャビティ３０を形成するものである。
この開口部６３を形成する際、本参考例においてもコア基板１１上のキャビティ３０の形成位置に対応する部分にストッパー層１６が形成されているため、上記のウェットエッチング時に絶縁層１７Ａが除去されストッパー層１６が露出した状態でウェットエッチングは停止される。よって、絶縁層１７Ａに開口部６３を精度良く形成することができる。
尚、本参考例では上記のように開口部６３を形成するマスクとして金属マスク６１を用いているが、これに代えてドライフイルムレジスト（ＤＦＲ）等を利用して樹脂マスクを形成することも可能である。しかしながら、樹脂マスクを用いてウェットエッチング法を実施した場合、樹脂マスクはエッチング液により劣化して精度良く開口部６３を形成できないおそれがある。
これに対し、本参考例のように金属マスク６１を用いてウェットエッチング法を実施することにより、マスクの耐久性を延ばすことができる。よって、金属マスク６１を繰り返し使用することが可能となり、１回毎に除去する樹脂マスクに比べてコスト低減を図ることができる。
上記のように開口部６３が形成されると、図１６に示すように絶縁層１７Ａから金属マスク６１が取り外され、続いて上記したビルドアップ法を用いて絶縁層１７Ａ，１８Ｂにビア１７Ｂ，１８Ｂ及び配線層１７Ｃ，１８Ｃの形成が行われ、これによりコア基板１１の両面にビルドアップ層１７，１８が形成される。図１７は、ビルドアップ層１７，１８が形成された状態を示している。
上記のようにビルドアップ層１７，１８が形成されると、図１３乃至図１７を用いて説明した工程が繰り返して実施される。具体的には、先ずビルドアップ層１７，１８に絶縁層２３Ａ，２４Ａを積層形成する。そして、絶縁層２３Ａに金属マスク６１を配設した上で絶縁層２３Ａに対してウェットエッチングを実施し、開口部６４を形成する。この開口部６４は、前記した開口部６３と協働してキャビティ３０を形成する。
次に、絶縁層２３Ａから金属マスク６１が取り外され、続いて上記したビルドアップ法を用いて絶縁層２３Ａ，２４Ａにビア２３Ｂ，２４Ｂ及び配線層２３Ｃ，２４Ｃの形成が行われ、これによりビルドアップ層１７，１８に積層された状態でビルドアップ層２３，２４が形成される。
尚、この第１のビルドアップ層積層工程後に実施される収納工程及び第２のビルドアップ層積層工程は、図７乃至図９を用いて説明した第１参考例と同一であるため、その説明は省略するものとする。
本参考例では、ビルドアップ層１７とビルドアップ層２３とのふたつのビッドアップ層が積層された時点、即ち第１のビルドアップ積層体３１が形成された時点でキャビティ３０が形成されている。また、ビルドアップ層１７とビルドアップ層２３が積層されることにより形成されるキャビティ３０の深さＤは、第１参考例と同様に内蔵電子部品３２が収納された状態において、内蔵電子部品３２の上面にビルドアップ層２３の上面と略面一となるよう構成されている。
このように、本参考例においてもコア基板１１上に内蔵電子部品３２の厚さに相当する層数だけビルドアップ層１７，２３を積層した第１のビルドアップ積層体３１にキャビティ３０を形成し、このキャビティ３０内に内蔵電子部品３２を収納する構成としたため、内蔵電子部品３２の厚さをビルドアップ層１７，２３の厚さ以下にする必要はなくなり、第１参考例と同様に電子部品内蔵基板５０のコスト低減及び歩留りの向上を図ることができる。
また、本参考例では各ビルドアップ層１７，２３を形成する際に、個々のビルドアップ層１７，２３の形成時に開口部６３，６４を形成する。このため、約５０μｍの薄いビルドアップ層１７，ビルドアップ層２３に対し、ウェットエッチング法を用いて開口部６３，６４を形成すればよいため、開口部６３，６４の形成時間を短くすることができると共に、開口部６３，６４を高精度に形成することができる。よって、ビルドアップ層１７，２３を積層した後にウェットエッチング法を用いてキャビティ３０を形成する方法に比べ、本参考例に係るキャビティ３０の形成方法の方が短時間で精度良くキャビティ３０を形成することができる。
続いて、図１９乃至図２２を用いて本発明の一実施例である電子部品内蔵基板５０の製造方法に対説明する。
本実施例においては、電子部品内蔵基板５０を製造するのに、図１９に示すように銅張積層板１０を用意する。この銅張積層板１０は、所定の位置に位置決めピン６５を立設した構成とされている。本実施例では、この位置決めピン６５を電子部品内蔵基板５０が形成される部位の外周位置に設けている。また、位置決めピン６５の高さは、少なくとも内蔵電子部品３２の厚さよりも大きく設定されている。
この銅張積層板１０には、第１参考例で説明した同様の方法で銅膜１２，１３にパターニングが行われ、図２０に示すように配線１４，１５が形成される。尚、本実施例では、前記した各参考例と異なり、ストッパー層１６は形成されていない。
続いて、このコア基板１１の図中上面には絶縁層１７Ａが積層されると共に、コア基板１１の図中下面には絶縁層１８Ａを積層される。絶縁層１７Ａは、予め位置決め孔６８及び開口部７０が形成されている。位置決め孔６８は位置決めピン６５と対応する位置に形成されており、また開口部７０はキャビティ３０の形成位置に対応するよう形成されている。そして、位置決め孔６８を位置決めピン６５に挿通することにより、絶縁層１７Ａはコア基板１１に装着される。
即ち、絶縁層１７Ａは、位置決め孔６８が位置決めピン６５に位置決めされた状態でコア基板１１に装着される。また、絶縁層１７Ａが上記のように位置決めされてコア基板１１に装着された状態において、開口部７０はコア基板１１上のキャビティ３０の形成位置に高精度に一致するよう構成されている。図２１は、絶縁層１７Ａ．１８Ａがコア基板１１に形成された状態を示している。尚、ビルドアップ層１８は、前記の各参考例と同様の方法で、コア基板１１に形成される。
続いて、絶縁層１７Ａ，１８Ａには、上記したビルドアップ法を用いてビア１７Ｂ，１８Ｂ及び配線層１７Ｃ，１８Ｃの形成が行われる。これにより、コア基板１１の上面及び下面には、ビルドアップ層１７，１８が形成される。
上記のようにビルドアップ層１７，１８が形成されると、続いてビルドアップ層２３，２４の形成処理が行われる。ビルドアップ層２３，２４の形成は、上記したビルドアップ層１７，１８の形成方法に準じて行われる。具体的には、ビルドアップ層１７の上面には絶縁層２３Ａが積層されると共に、ビルドアップ層１８の下面には絶縁層２４Ａが積層される。
絶縁層２３Ａには、絶縁層１７Ａと同様に予め位置決め孔６９及び開口部７１が形成されている。位置決め孔６９は位置決めピン６５と対応する位置に形成されており、また開口部７１はキャビティ３０の形成位置に対応するよう形成されている。そして、位置決め孔６９を位置決めピン６５に挿通することにより、絶縁層２３Ａはビルドアップ層１７上に積層される。
即ち、絶縁層２３Ａは、位置決め孔６９が位置決めピン６５に位置決めされた状態でビルドアップ層１７上に積層される。また、絶縁層２３Ａが上記のように位置決めされてビルドアップ層１７に積層された状態において、開口部７１はビルドアップ層１７の開口部７０に高精度に一致し、これによりキャビティ３０を形成する。尚、ビルドアップ層２４は、前記の各参考例と同様の方法で、ビルドアップ層１８に積層形成される。
続いて、絶縁層２３Ａ，２４Ａには、上記したビルドアップ法を用いてビア２３Ｂ，２４Ｂ及び配線層２３Ｃ，２４Ｃの形成が行われる。これにより、図２２に示すように、ビルドアップ層１７上にビルドアップ層２３が積層されることにより、第１のビルドアップ積層体３１が形成される。また、ビルドアップ層１８にはビルドアップ層２４が積層形成される（請求項１における第１のビルドアップ層積層工程に相当）。
尚、この第１のビルドアップ層積層工程後に実施される収納工程及び第２のビルドアップ層積層工程は、図７乃至図９を用いて説明した第１参考例と同一であるため、その説明は省略するものとする。
本実施例では、予め開口部７０，７１が形成されているビルドアップ層１７，２３を積層した時点、即ち第１のビルドアップ積層体３１が形成された時点でキャビティ３０が形成される。また、ビルドアップ層１７とビルドアップ層２３が積層されることにより形成されるキャビティ３０の深さＤは、前記の第１及び第２参考例と同様に内蔵電子部品３２が収納された状態において、内蔵電子部品３２の上面にビルドアップ層２３の上面と略面一となるよう構成されている。
このように、本実施例においてもコア基板１１上に内蔵電子部品３２の厚さに相当する層数だけビルドアップ層１７，２３を積層した第１のビルドアップ積層体３１にキャビティ３０を形成し、このキャビティ３０内に内蔵電子部品３２を収納する構成としたため、内蔵電子部品３２の厚さをビルドアップ層１７，２３の厚さ以下にする必要はなくなり、第１参考例と同様に電子部品内蔵基板５０のコスト低減及び歩留りの向上を図ることができる。
また、本実施例では絶縁層１７Ａ,絶縁層２３Ａとして、予め電子部品内蔵基板５０の製造工程とは別工程で位置決め孔６８，６９及び開口部７０，７１が形成されたものを用いているため、電子部品内蔵基板５０の製造工程の簡略化を図ることができる。また、各開口部７０，７１の位置決め（即ち、キャビティ３０の形成）は、各位置決め孔６８，６９をコア基板１１に立設された位置決め孔６８に挿通するだけで行えるため、簡単な作業で精度良く位置決め処理を行うことができる。
尚、上記した各参考例及び実施例の説明では説明の便宜上、１枚の銅張積層板１０（図１参照）から一つの電子部品内蔵基板５０を製造する例について説明したが、生産性を向上させるために１枚の銅張積層板１０から多数の電子部品内蔵基板５０を製造する（いわゆる、多数個取り）こととしてもよい。この場合、上記した実施例では、位置決めピン６５を個々の電子部品内蔵基板５０の形成領域毎に設ける必要はなく、銅張積層板１０の隅の位置に少数本（例えば３本）の位置決めピン６５を設ければよいため、位置決めピン６５の低減及び銅張積層板１０の有効利用が可能となる。
１０ 銅張積層板
１１ コア基板
１６ ストッパー層
１７，１８，２３，２４，３４，３５ ビルドアップ層
１７Ａ，１８Ａ，２３Ａ，２４Ａ，３４Ａ，３５Ａ 絶縁層
１７Ｂ，１８Ｂ，２３Ｂ，２４Ｂ，３４Ｂ，３５Ｂ ビア
１７Ｃ，１８Ｃ，２３Ｃ，２４Ｃ，３４Ｃ，３５Ｃ 配線層
２９ レーザ光
３０ キャビティ
３１ 第１のビルドアップ層
３２ 内蔵電子部品
４１，４２ ソルダーレジスト
４３，４４，７０，７１ 開口
５０ 電子部品内蔵基板
５１ 半導体チップ
６０ 半導体装置
６１ 金属マスク
６５ 位置決めピン
６８，６９ 位置決め孔

Claims (2)

  1. 複数層形成されたビルドアップ層内に電子部品が内蔵された電子部品内蔵基板の製造方法であって、
    コア基板に位置決めピンを立設する位置決めピン立設工程と、
    前記電子部品が内蔵されるキャビティの形成位置と対応する位置に予め開口部が形成され、前記位置決めピンの形成位置と対応する位置に予め位置決め孔が形成されたビルドアップ層を、前記電子部品の厚さに相当する層数だけコア基板上に積層して前記キャビティを形成する第１のビルドアップ層積層工程と、
    前記キャビティに前記電子部品を収納する収納工程と、
    前記キャビティが形成されたビルドアップ層及び前記電子部品上に、前記位置決めピンを覆うように、更にビルドアップ層を形成する第２のビルドアップ層積層工程と
    を有し、
    前記第１のビルドアップ層積層工程では、前記位置決めピンに前記位置決め孔を挿通することにより、前記ビルドアップ層に形成された各開口を一致させて前記キャビティを形成することを特徴とする電子部品内蔵基板の製造方法。
  2. 請求項１記載の電子部品内蔵基板の製造方法において、
    前記コア基板として銅張積層板を用いたことを特徴とする電子部品内蔵基板の製造方法。
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