JP2006059992A - 電子部品内蔵基板の製造方法 - Google Patents

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Abstract

【課題】 本発明は電子部品が内蔵されると共にこの電子部品に接続される配線が形成されたビルドアップ層を有する電子部品内蔵基板の製造方法に関し、支持体を配線としても用いることを可能とすることを課題とする。
【解決手段】 ビルドアップ層１８，１９内に電子部品１５が内蔵された電子部品内蔵基板の製造方法であって、導電性材料よりなる支持体１０に電気的に接続するよう内蔵電子部品１５を配設する工程と、内蔵電子部品１５が配設された支持体１０上にこの内蔵電子部品１５を内蔵するようビルドアップ層１８，１９を形成する工程と、支持体１０を整形することにより内蔵電子部品１５と接続した上部配線２２を形成する工程とを有する。
【選択図】 図１１

Description

本発明は電子部品内蔵基板の製造方法に係り、特に電子部品が内蔵されると共にこの電子部品に接続される配線が形成されたビルドアップ層を有する電子部品内蔵基板の製造方法に関する。
近年、半導体装置は搭載される半導体素子の動作周波数が高周波数化してきており、これに伴って、半導体素子に供給する電源電圧の安定化を図ることが必要となってきている。これに対応するために、半導体素子が搭載される半導体装置用基板の内部に電子部品（例えば、キャパシタ素子）を組み込んだもの（以下、電子部品内蔵基板という）が提案されている。
従来、この電子部品内蔵基板を製造するには、例えば特許文献１参照に開示されているように、支持体上にビルドアップ層を多層形成すると共に、この複数のビルドアップ層のいずれか一のビルドアップ層内に電子部品を内蔵することが行われていた（以下、電子部品が内蔵されるビルドアップ層を特に素子内層ビルドアップ層という）。
具体的には、支持体を用意し、この支持体上にビルドアップ法を用いてビルドアップ層及び配線層を積層形成する。この際、ビルドアップ層内の一層である素子内層ビルドアップ層の形成時に、当該素子内層ビルドアップ層にキャビティを形成し、このキャビティ内に電子部品を配設する。その後、更に素子内層ビルドアップ層の上部にビルドアップ層及び配線層を積層形成する。この際、各配線層を層間接続するビアも形成する。
そして、支持体上に電子部品を内蔵したビルドアップ層が形成されると、支持体の一部が除去される。この支持体が一部除去された部位には、配線層が露出した状態となっている。これにより、電子部品内蔵基板が完成する。
上記のように製造された電子部品内蔵基板に対し、半導体素子を実装するには、支持体の一部除去された部位に半導体素子を搭載する。この際、半導体素子の電極は支持体の一部除去された部位に露出した配線に接続され、これにより半導体素子と電子部品内蔵基板は電気的に接続される。
尚、上記の支持体は、ビルドアップ層を補強する機能を奏するものである。このため、ビルドアップ層が所望の強度を実現できる場合には、その全部が除去されていた。
特開２００３−１９７８０９号公報
しかしながら、上記した従来の電子部品内蔵基板の製造方法では、支持体はビルドアップ層を補強する機能を有するのみであった。このため、支持体を除去する工程が必要となり、製造効率が悪いという問題点があった。
本発明は上記の点に鑑みてなされたものであり、支持体を配線としても用いることを可能とした電子部品内蔵基板の製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
ビルドアップ層内に電子部品が内蔵された電子部品内蔵基板の製造方法であって、
導電性材料よりなる支持体に、該支持体と電気的に接続するよう前記電子部品を配設する工程と、
前記電子部品が配設された支持体上に、該電子部品を内蔵するようビルドアップ層を形成する工程と、
前記導電性材料よりなる支持体を整形することにより、前記電子部品と接続した配線を形成する工程とを有することを特徴とするものである。
また、請求項２記載の発明は、
ビルドアップ層内に電子部品が内蔵された電子部品内蔵基板の製造方法であって、
導電性材料よりなる支持体上に、ビルドアップ層を前記電子部品の厚さに相当する層数積層する第１のビルドアップ層積層工程と、
積層された前記ビルドアップ層に、前記電子部品を内蔵するためのキャビティを形成するキャビティ形成工程と、
前記キャビティに前記電子部品を収納する収納工程と、
前記キャビティが形成されたビルドアップ層及び前記電子部品上に、更にビルドアップ層を形成する第２のビルドアップ層積層工程と、
前記導電性材料よりなる支持体を整形することにより、前記電子部品と接続した配線を形成する工程とを有することを特徴とするものである。
請求項１及び請求項２の発明によれば、支持体は導電性材料よりなるため、支持体はビルドアップ層を形成するときにはビルドアップ層を支持し、その後に整形することにより配線として用いることができる。よって、支持体にビルドアップ層を支持する機能と配線としての機能を持たせることができ、製造工程の簡単化及び部品点数の削減を図ることができる。
また、請求項３記載の発明は、
請求項１または２記載の電子部品内蔵基板の製造方法において、
前記電子部品と接続した配線を形成する工程では、エッチング法を用いて前記支持体を整形することを特徴とするものである。
上記発明によれば、支持体を容易に形成することが可能となる。
また、請求項４記載の発明は、
請求項２または３記載の電子部品内蔵基板の製造方法において、
前記第１及び第２のビルドアップ層積層工程では、セミアディティブ法を用いることを特徴とするものである。
上記発明によれば、ビルドアップ層の形成にセミアディティブ法を用いることにより、各ビルドアップ層に形成される配線層の形成精度を高めることができ、電子部品内蔵基板の高密度化を図ることができる。
上述の如く本発明によれば、支持体にビルドアップ層を支持する機能と配線としての機能を持たせることができ、製造工程の簡単化及び部品点数の削減を図ることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１乃至図１１は、本発明の第１実施例である電子部品内蔵基板の製造方法を製造手順に沿って示す図である。特に、図１０は本実施例に係る製造方法により製造された電子部品内蔵基板を示しており、図１１はこの電子部品内蔵基板を用いて製造された半導体装置を示している。先ず、図１０及び図１１を用いて、本実施例に係る製造方法により製造される電子部品内蔵基板及び半導体装置の構成について説明しておく。
図１０に示すように、電子部品内蔵基板は内蔵電子部品１５、ビルドアップ層１８，１９、及びソルダーレジスト１２，２０，２３等により構成されている。ビルドアップ層１８とビルドアップ層１９は積層されており、その内部に内蔵電子部品１５が内蔵されている。ビルドアップ層１８は絶縁層１８ａ，ビア１８ｂ，配線層１８ｃにより構成されており、ビルドアップ層１９は絶縁層１９ａ，ビア１９ｂ，配線層１９ｃにより構成されている。
積層されたビルドアップ層１８，１９の図中上面にはソルダーレジスト１２が配設され、このソルダーレジスト１２の上面には上部配線２２が形成されている。また、ソルダーレジスト１２には開口部が形成されており、この開口の形成位置は内蔵電子部品１５に設けられたバンプ１６の形成位置と対応するよう構成されている。
上部配線２２のこの開口部と対向する位置には、バリアメタル層１４が形成されている。内蔵電子部品１５に形成されたバンプ１６は、バリアメタル層１４に接合されることにより、上部配線２２と電気的に接続される。また、上部配線２２の図中上部には、ソルダーレジスト２３が形成されている。このソルダーレジスト２３の所定位置には開口２４が形成されており、よって開口２４から上部配線２２が露出した構成となっている。
一方、積層されたビルドアップ層１８，１９の図中下面には配線層１９ｃが形成されている。この配線層１９ｃはソルダーレジスト２０により覆われており、所定位置は開口２１が形成されることにより配線層１９ｃが外部に露出した構成となっている。
更に、積層されたビルドアップ層１８，１９には、これを上下に貫通するよう形成されたビア１８ｂ，１９ｂが形成されている。このビア１８ｂ，１９ｂの図中上端部は上部配線２２に接続され、下端部は配線層１９ｃに接続されている。これにより、配線層１９ｃと上部配線２２は、ビア１８ｂ，１９ｂにより電気的に接続された構成となっている。
図１１に示す半導体装置は、図１０に示す電子部品内蔵基板に半導体素子２５を実装すると共に、はんだボール２７を形成した構成とされている。半導体素子２５は、はんだバンプ２６を上部配線２２にフリップチップ接合することにより電子部品内蔵基板に搭載される。はんだボール２７は、ソルダーレジスト２０の開口２１から露出した配線層１９ｃに接合される。
尚、図１０及び図１１から明らかなように、本実施例に係る電子部品内蔵基板は、いわゆるコア基板と称せられる基板が用いられていない。このため、電子部品内蔵基板の薄型化が図られている。また、本実施例では内蔵電子部品１５としてチップコンデンサを用いた例を示しているが、内蔵電子部品１５は特にチップコンデンサに限定されるものではない。
続いて、本発明の第１実施例である上記電子部品内蔵基板を製造する方法について説明する。
電子部品内蔵基板を製造するには、先ず図１に示すような支持体１０を用意する。この支持体１０は導電性を有する金属材料により形成されており、本実施例では導電性に優れた銅板が用いられている。
この支持体１０の下面にはソルダーレジスト１２が塗布され、続いて図２に示されるように、内蔵電子部品１５のバンプ１６と対応する位置に開口１３が形成される。この開口１３から露出した支持体１０上には、図３に示すようにバリアメタル層１４が形成される。このバリアメタル層１４は、ニッケル層と金層がめっきにより積層された構成とされている。
上記のようにバリアメタル層１４が形成されると、図４に示すように支持体１０に内蔵電子部品１５が搭載される。内蔵電子部品１５はバンプ１６が形成されており、このバンプ１６をバリアメタル層１４に超音波溶接することにより、内蔵電子部品１５は支持体１０にフリップチップ接合される。続いて、支持体１０と内蔵電子部品１５との間に、図５に示すようにアンダーフィルレジン１７が配設される。
上記のように内蔵電子部品１５が支持体１０に搭載されると、続いてビルドアップ層１８（絶縁層１８ａ，ビア１８ｂ，配線層１８ｃとにより構成される）及びビルドアップ層１９（絶縁層１９ａ，ビア１９ｂ，配線層１９ｃとにより構成される）の形成処理が実施される。このビルドアップ層１８，１９の形成は、ビルドアップ法を用いて行われる。ビルドアップ法も種々の方法が知られているが、本実施例ではビルドアップ法としてセミアディティブ法を用いてる。
ビルドアップ層１８を形成するには、先ず絶縁層１８ａを支持体１０に配設する。この絶縁層１８ａはビルドアップ用絶縁樹脂フィルム（以下、単にビルドアップフィルムという）であり、予め内蔵電子部品１５の配設位置と対応する位置にキャビティ３０が形成されている。この絶縁層１８ａは、例えば真空ラミネートすることにより支持体１０に配設される。この際、絶縁層１８ａの厚さは、内蔵電子部品１５の支持体１０からの高さと略同じ寸法となるよう設定されている。
絶縁層１８ａが形成されると、続いて周知の方法を用いてこの絶縁層１８ａにビア１８ｂ及び配線層１８ｃが形成される。具体的には、絶縁層１８ａのビア１８ｂの形成位置に、レーザを用いてビア孔を形成する。この時、ソルダーレジスト１２にも支持体１０と連通する孔が形成される。
続いてビア孔が形成された絶縁層１８ａの表面（キャビティ３０は除く）に無電解めっき法によりシード層を形成する。次に、このシード層を給電用の電極として電解銅めっき処理を実施し、絶縁層１８ａの表面に銅層を形成する。続いて、この銅層をパターニングし、これによりビア１８ｂ及び配線層１８ｃが形成される。図６は、支持体１０にビルドアップ層１８が形成された状態を示している。
ビルドアップ層１８が形成されると、このビルドアップ層１８を被覆するように、ビルドアップ層１９が積層形成される。このビルドアップ層１９の形成方法は、上記したビルドアップ層１８の形成と略同一であるため、その説明は省略する。このビルドアップ層１９が形成されることにより、図７に示すように、内蔵電子部品１５は積層されたビルドアップ層１８，１９内に内蔵された構成となる。
この積層されたビルドアップ層１８，１９（絶縁層１８ａ及び絶縁層１９ａ）は、キュア（加熱処理）されることにより硬化する。このキュアが終了した状態において、積層されたビルドアップ層１８，１９は所定の機械的強度を有した状態となっている。
続いて、配線層１９ｃが形成されたビルドアップ層１９の下面にソルダーレジスト２０が形成されると共に、前記したはんだボール２７が配設される位置に開口２１が形成される。図８は、ソルダーレジスト２０が形成された状態を示している。
続いて、支持体１０に対して整形処理が実施される。この整形処理では、先ず支持体１０の全体の厚さが所定の厚さ（例えば、２０μｍ程度）となるよう整形する（以下、この整形処理を薄膜化処理という）。この薄膜化処理は、エッチング法を用いても、また機械的な切削或は研削加工を用いてもよい。尚、このように支持体１０を薄膜化することによりビルドアップ層１８，１９に対する補強力は低減するが、上記したようにビルドアップ層１８，１９はキュアされることにより機械的強度が高まっている。よって、支持体１０を薄膜化しても電子部品内蔵基板の強度が低下するようなことはない。
上記の薄膜化処理により支持体１０の全体の厚さが所定の膜厚とされると、続いてこの薄膜化された支持体１０に対してパターニング処理が行われ、図９に示す上部配線２２が形成される。図４を用いて説明したように、内蔵電子部品１５は支持体１０（上部配線２２）にフリップチップ接合されている。よって、上部配線２２に対し新たに内蔵電子部品１５を接続する処理が不要となると共に、ビルドアップ層１８の上部に新たに配線を形成する必要もなくなる。
続いて、上記のように形成された上部配線２２の上部にソルダーレジスト２３が配設されると共に、前記した半導体素子２５のはんだバンプ２６が接合される位置に開口２４が形成される。これにより、図１０に示す電子部品内蔵基板が製造される。
上記のように本実施例では、導電性材料よりなる支持体１０を用いることにより、支持体１０はビルドアップ層１８，１９を形成するときにはこれを支持すると共に補強し、その後に薄膜化されて整形されることにより上部配線２２として用いられる。このように、本実施例では支持体１０にビルドアップ層１８，１９を支持する機能と上部配線２２としての機能の、二つの機能を持たせることができ、よって電子部品内蔵基板の製造工程の簡単化及び部品点数の削減を図ることができる。
続いて、本発明の第２実施例である電子部品内蔵基板の製造方法について説明する。
図１２乃至図１７は、第２実施例である電子部品内蔵基板の製造方法を示している。尚、図１２乃至図１７において、図１乃至図１１に示した構成と同一構成については同一符号を付して、その説明を省略する。また、第１実施例における図１乃至図５に示した製造工程は、第２実施例においても同一工程を実施するため、それ以降の工程についてのみ図示して説明するものとする。
前記した第１実施例では、図６に示すように、ビルドアップ層１８を構成する絶縁層１８ａの厚さを、内蔵電子部品１５の支持体１０からの高さと略等しい寸法に設定していた。これに対して本実施例では、ビルドアップ層１８とビルドアップ層１９とを積層した状態での高さが、内蔵電子部品１５の支持体１０からの高さと略等しい寸法となるよう構成したことを特徴とするものである。
具体的には、図５に示した内蔵電子部品１５が搭載された支持体１０に対し、先ずビルドアップ層１８（絶縁層１８ａ，ビア１８ｂ，配線層１８ｃにより構成される）を形成する。続いて、このビルドアップ層１８にビルドアップ層１９（絶縁層１９ａ，ビア１９ｂ，配線層１９ｃにより構成される）を積層形成する。尚、このビルドアップ層１８，１９の形成方法は、先に説明した第１実施例におけるビルドアップ層１８の形成方法と同様なので、ここではその説明を省略するものとする（後述するビルドアップ層２８についても同様とする）。
絶縁層１８ａ，１９ａには、予め内蔵電子部品１５を収納するためのキャビティ３０が形成されている。従って、内蔵電子部品１５はこのキャビティ３０内に位置した構成となる。かつ上記のような厚さとすることにより、内蔵電子部品１５の背面（図における下面）は、ビルドアップ層１９の表面と略面一の状態となっている。尚、以下の説明において、積層されたビルドアップ層１８とビルドアップ層１９を合わせてビルドアップ積層体２９というものとする。
上記のようにしてビルドアップ積層体２９が形成されると、続いてビルドアップ層２８の形成処理を実施する。図１３は、ビア２８ｂ及び配線層２８ｃを有するビルドアップ層２８が形成された状態を示している。
ビルドアップ積層体２９にビルドアップ層２８が積層形成されると、この積層された各ビルドアップ層１８，１９，２８（絶縁層１８ａ，絶縁層１９ａ，及び絶縁層２８ａ）は、キュア（加熱処理）されることにより硬化する。このキュアが終了した状態において、積層されたビルドアップ層１８，１９，２８は所定の機械的強度を有した状態となっている。
続いて、配線層２８ｃが形成されたビルドアップ層２８の下面にソルダーレジスト２０が形成されると共に、前記したはんだボール２７が配設される位置に開口２１が形成される。図１４は、ソルダーレジスト２０が形成された状態を示している。
続いて、支持体１０に対して整形処理が実施される。この整形処理では、第１実施例で説明したのと同様の処理が行われる。具体的には、支持体１０の全体の厚さをエッチング法或は機械的加工法により例えば２０μｍ程度の厚さまで薄膜化処理する。但し、前記のようにビルドアップ層１８，１９，２８はキュアされることにより機械的強度が高まっているため、支持体１０を薄膜化しても電子部品内蔵基板の強度が低下するようなことはない。
上記の薄膜化処理により支持体１０の全体の厚さが所定の膜厚とされると、続いてこの薄膜化された支持体１０に対してパターニング処理が行われ、図１５に示す上部配線２２が形成される。続いて、上記のように形成された上部配線２２の上部にソルダーレジスト２３が配設されると共に、前記した半導体素子２５のはんだバンプ２６が接合される位置に開口２４が形成される。これにより、図１０に示す電子部品内蔵基板が製造される。
上記のように本実施例においても、支持体１０はビルドアップ層１８，１９を形成するときにはこれを支持すると共に補強し、その後は上部配線２２として用いられる。よって、支持体１０に対して、ビルドアップ層１８，１９を支持する機能と上部配線２２の機能との二つの機能を持たせることができ、電子部品内蔵基板の製造工程の簡単化及び部品点数の削減を図ることができる。
また本実施例では、複数のビルドアップ層（ビルドアップ層１８，１９の二層）が積層されたビルドアップ積層体２９に形成されたキャビティ３０内に内蔵電子部品１５が収納された構成となっている。
これにより、積層される個々のビルドアップ層１８，１９の厚さが内蔵電子部品１５の厚さよりも薄くても、複数積層することによりビルドアップ積層体２９の厚さを内蔵電子部品１５の厚さとすることができる。これにより、内蔵電子部品１５の厚さをビルドアップ層１８，１９の厚さ以下にする必要はなくなり、内蔵電子部品１５の高コスト化を抑えることができる。
尚、本実施例では、支持体１０上に２層または３層のビルドアップ層１８，１９，２８を積層した構成としているが、ビルドアップ層の積層数はこれに限定されるものではなく、多層形成する構成としてもよい。
また、本実施例では図６及び図１２に示すように、内蔵電子部品１５の収納時には、キャビティ３０の内壁と内蔵電子部品１５との間に間隙が形成されている。しかしながら、この間隙はビルドアップ層１９（第１実施例）或はビルドアップ層２８（第２実施例）を加熱硬化させる際に、これが間隙の内部に流入して埋められる。よって、キャビティ３０内に空隙が形成されるようなことはない。
また、上記した各実施例の説明では説明の便宜上、１枚の支持体１０（図１参照）から一つの電子部品内蔵基板を製造する例について説明したが、生産性を向上させるために１枚の支持体１０から多数の電子部品内蔵基板を製造する（いわゆる、多数個取り）こととしてもよい。
図１は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図２は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図３は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図４は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その４）。 図５は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その５）。 図６は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その６）。 図７は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その７）。 図８は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その８）。 図９は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その９）。 図１０は、本発明の第１実施例である電子部品内蔵基板の製造方法を説明するための図である（その１０）。 図１１は、第１実施例である製造方法で製造された電子部品内蔵基板を用いた半導体装置を示す図である。 図１２は、本発明の第２実施例である電子部品内蔵基板の製造方法を説明するための図である（その１）。 図１３は、本発明の第２実施例である電子部品内蔵基板の製造方法を説明するための図である（その２）。 図１４は、本発明の第２実施例である電子部品内蔵基板の製造方法を説明するための図である（その３）。 図１５は、本発明の第２実施例である電子部品内蔵基板の製造方法を説明するための図である（その４）。 図１６は、本発明の第２実施例である電子部品内蔵基板の製造方法を説明するための図である（その５）。 図１７は、第２実施例である製造方法で製造された電子部品内蔵基板を用いた半導体装置を示す図である。
符号の説明
１０ 支持体
１４ バリアメタル層
１５ 内蔵電子部品
１６ バンプ
１７ アンダーフィルレジン
１８，１９，２８ ビルドアップ層
１８ａ，１９ａ，２８ａ 絶縁層
１８ｂ，１９ｂ，２８ｂ ビア
１８ｃ，１９ｃ，２８ｃ 配線層
２０ ソルダーレジスト
２２ 上部配線
２５ 半導体素子
２６ はんだバンプ
２７ はんだボール
２９ ビルドアップ積層体
３０ キャビティ

Claims (4)

  1. ビルドアップ層内に電子部品が内蔵された電子部品内蔵基板の製造方法であって、
    導電性材料よりなる支持体に、該支持体と電気的に接続するよう前記電子部品を配設する工程と、
    前記電子部品が配設された支持体上に、該電子部品を内蔵するようビルドアップ層を形成する工程と、
    前記導電性材料よりなる支持体を整形することにより、前記電子部品と接続した配線を形成する工程と
    を有することを特徴とする電子部品内蔵基板の製造方法。
  2. ビルドアップ層内に電子部品が内蔵された電子部品内蔵基板の製造方法であって、
    導電性材料よりなる支持体上に、ビルドアップ層を前記電子部品の厚さに相当する層数積層する第１のビルドアップ層積層工程と、
    積層された前記ビルドアップ層に、前記電子部品を内蔵するためのキャビティを形成するキャビティ形成工程と、
    前記キャビティに前記電子部品を収納する収納工程と、
    前記キャビティが形成されたビルドアップ層及び前記電子部品上に、更にビルドアップ層を形成する第２のビルドアップ層積層工程と、
    前記導電性材料よりなる支持体を整形することにより、前記電子部品と接続した配線を形成する工程と
    を有することを特徴とする電子部品内蔵基板の製造方法。
  3. 請求項１または２記載の電子部品内蔵基板の製造方法において、
    前記電子部品と接続した配線を形成する工程では、エッチング法を用いて前記支持体を整形することを特徴とする電子部品内蔵基板の製造方法。
  4. 請求項２または３記載の電子部品内蔵基板の製造方法において、
    前記第１及び第２のビルドアップ層積層工程では、セミアディティブ法を用いることを特徴とする電子部品内蔵基板の製造方法。
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