JP2003007917A - 回路装置の製造方法 - Google Patents

回路装置の製造方法

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JP2003007917A
JP2003007917A JP2001185423A JP2001185423A JP2003007917A JP 2003007917 A JP2003007917 A JP 2003007917A JP 2001185423 A JP2001185423 A JP 2001185423A JP 2001185423 A JP2001185423 A JP 2001185423A JP 2003007917 A JP2003007917 A JP 2003007917A
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JP
Japan
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conductive
manufacturing
circuit device
wiring layer
insulating resin
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English (en)
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Yuusuke Igarashi
優助 五十嵐
Noriaki Sakamoto
則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Takeshi Nakamura
岳史 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 従来、導電パターンを持ったフレキシブルシ
ートを支持基板として採用し、この上に半導体素子を実
装し、全体をモールドした半導体装置が開発されてい
る。この場合多層配線構造が形成できない問題や製造工
程での絶縁樹脂シートの反りが顕著である問題を発生さ
せる。 【解決手段】 導電膜３の片面に絶縁樹脂２で被覆した
絶縁樹脂シート１を用い、絶縁樹脂２に貫通孔２１を形
成後に導電メッキ膜４を形成するので、導電メッキ膜４
をエッチングして形成した第１の導電配線層５と多層接
続された第２の導電配線層６で多層配線構造を実現す
る。また、半導体素子７は第１の導電配線層５を覆うオ
ーバーコート樹脂８上に固着することで、第１の導電配
線層５はファインパターンとなり、引き回しも自由とな
る。また、厚く形成された第２の導電膜４はモールド後
に薄くエッチングされるので、第２の導電配線層６もフ
ァインパターン化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路装置の製造方
法に関し、特に導電メッキ膜および導電膜を用いた薄型
で多層配線も実現できる回路装置の製造方法に関するも
のである。
【０００２】
【従来の技術】近年、ＩＣパッケージは携帯機器や小型
・高密度実装機器への採用が進み、従来のＩＣパッケー
ジとその実装概念が大きく変わろうとしている。例えば
特開２０００−１３３６７８号公報に述べられている。
これは、絶縁樹脂シートの一例としてフレキシブルシー
トであるポリイミド樹脂シートを採用した半導体装置に
関する技術である。
【０００３】図１３〜図１５は、フレキシブルシート５
０をインターポーザー基板として採用するものである。
尚、各図の上に示す図面は、平面図、下に示す図面は、
Ａ−Ａ線の断面図である。
【０００４】まず図１３に示すフレキシブルシート５０
の上には、接着剤を介して銅箔パターン５１が貼り合わ
されて用意されている。この銅箔パターン５１は、実装
される半導体素子がトランジスタ、ＩＣにより、そのパ
ターンが異なるが、一般には、ボンディングパッド５１
Ａ、アイランド５１Ｂが形成されている。また符号５２
は、フレキシブルシート５０の裏面から電極を取り出す
ための開口部であり、前記銅箔パターン５１が露出して
いる。
【０００５】続いて、このフレキシブルシート５０は、
ダイボンダーに搬送され、図１４の如く、半導体素子５
３が実装される。その後、このフレキシブルシート５０
は、ワイヤーボンダーに搬送され、ボンディングパッド
５１Ａと半導体素子５３のパッドが金属細線５４で電気
的に接続されている。
【０００６】最後に、図１５（Ａ）の如く、フレキシブ
ルシート５０の表面に封止樹脂５５が設けられて封止さ
れる。ここでは、ボンディングパッド５１Ａ、アイラン
ド５１Ｂ、半導体素子５３および金属細線５４を被覆す
るようにトランスファーモールドされる。
【０００７】その後、図１５（Ｂ）に示すように、半田
や半田ボール等の接続手段５６が設けられ、半田リフロ
ー炉を通過することで開口部５２を介してボンディング
パッド５１Ａと融着した球状の半田５６が形成される。
しかもフレキシブルシート５０には、半導体素子５３が
マトリックス状に形成されるため、図１５の様にダイシ
ングされ、個々に分離される。
【０００８】また図１５（Ｃ）に示す断面図は、フレキ
シブルシート５０の両面に電極として５１Ａと５１Ｄが
形成されているものである。このフレキシブルシート５
０は、一般に、両面がパターニングされてメーカーから
供給されている。
【０００９】
【発明が解決しようとする課題】上述したフレキシブル
シート５０を用いた半導体装置は周知の金属フレームを
用いないので、極めて小型で薄型のパッケージ構造を実
現できる利点を有するが、実質的にフレキシブルシート
５０の表面に設けた１層の銅箔パターン５１のみで配線
を行うので多層配線構造を実現できない問題点があっ
た。
【００１０】また多層配線構造を実現するには支持強度
を保つために、フレキシブルシート５０を約２００μｍ
と十分に厚くする必要があり、薄型化に逆行する問題点
も有していた。
【００１１】更に製造方法においては、前述した製造装
置、例えばダイボンター、ワイヤーボンダー、トランス
ファーモールド装置、リフロー炉等に於いて、フレキシ
ブルシート５０が搬送されて、ステージまたはテーブル
と言われる部分に装着される。
【００１２】しかしフレキシブルシート５０のベースと
なる絶縁樹脂の厚みは５０μｍ程度と薄くすると、表面
に形成される銅箔パターン５１の厚みも９〜３５μｍと
薄い場合、図１６に示すように反ったりして搬送性が非
常に悪く、また前述したステージやテーブルへの装着性
が悪い欠点があった。これは、絶縁樹脂自身が非常に薄
いために依る反り、銅箔パターン５１と絶縁樹脂との熱
膨張係数との差による反りが考えられる。特にガラスク
ロス繊維の芯材を用いない堅い絶縁材料が、図１６に示
すように反っていると、上からの加圧で簡単に割れてし
まう問題点があった。
【００１３】また開口部５２の部分は、モールドの際に
上から加圧されるため、ボンディングパッド５１Ａの周
辺を上に反らせる力が働き、ボンディングパッド５１Ａ
の接着性を悪化させることもあった。
【００１４】またフレキシブルシート５０を構成する樹
脂材料自身にフレキシブル性が無かったり、熱伝導性を
高めるためにフィラーを混入すると、堅くなる。この状
態でワイヤーボンダーでボンディングするとボンディン
グ部分にクラックが入る場合がある。またトランスファ
ーモールドの際も、金型が当接する部分でクラックが入
る場合がある。これは図１６に示すように反りがあると
より顕著に現れる。
【００１５】今まで説明したフレキシブルシート５０
は、裏面に電極が形成されないものであったが、図１５
（Ｃ）に示すように、フレキシブルシート５０の裏面に
も電極５１Ｄが形成される場合もある。この時、電極５
１Ｄが前記製造装置と当接したり、この製造装置間の搬
送手段の搬送面と当接するため、電極５１Ｄの裏面に損
傷が発生する問題があった。この損傷が入ったままで電
極として成るため、後に熱が加わったりすることにより
電極５１Ｄ自身にクラックが入る問題点もあった。
【００１６】またフレキシブルシート５０の裏面に電極
５１Ｄが設けられると、トランスファーモールドの際、
ステージに面接触できない問題点が発生する。この場
合、前述したようにフレキシブルシート５０が堅い材料
で成ると、電極５１Ｄが支点となり、電極５１Ｄの周囲
が下方に加圧されるため、フレキシブルシート５０にク
ラックを発生させる問題点があった。
【００１７】本発明者は斯かる問題点を解決するため
に、薄い第１の導電膜と厚い第２の導電膜を絶縁樹脂で
貼り合わせた絶縁樹脂シートを用いることを提案した。
【００１８】しかし、多層配線構造を実現する上で薄い
第１の導電膜ではファインパターンが形成されるが、厚
い第２の導電膜はファインパターン形成に適さない問題
もある。
【００１９】
【課題を解決するための手段】本発明による回路装置の
製造方法は、導電膜の表面を絶縁樹脂で被覆した絶縁樹
脂シートを準備する工程と、前記絶縁樹脂シートの所望
個所の前記絶縁樹脂に貫通孔を形成し、前記導電膜の裏
面を選択的に露出する工程と、前記貫通孔および前記絶
縁樹脂表面に導電メッキ膜をする工程と、前記導電メッ
キ膜を所望のパターンにエッチングして第１の導電配線
層を形成する工程と、前記第１の導電配線層上に電気的
に絶縁して半導体素子を固着する工程と、前記第１の導
電配線層および前記半導体素子を封止樹脂層で被覆する
工程と、前記導電膜全面をエッチングして薄くした後
に、所望のパターンにエッチングして第２の導電配線層
を形成する工程と、前記第２の導電配線層の所望個所に
外部電極を形成する工程とを具備することにより上記の
課題を解決する。
【００２０】導電膜で厚く形成されるため、絶縁樹脂が
薄くてもシート状の回路基板のフラット性が維持でき
る。
【００２１】また、第１の導電配線層および半導体素子
を封止樹脂層で被覆する工程までは、導電膜で機械的強
度を持たせ、その後は封止樹脂層で機械的強度を持たせ
るので導電膜で第２の導電配線層を容易に形成できる。
この結果絶縁樹脂は機械的強度は必要なく、電気的絶縁
を保持できる厚みまで薄くすることができる。
【００２２】更に、トランスファーモールド装置の下金
型と面で導電膜全体と接触できるため、局部的な加圧が
無くなり絶縁樹脂のクラック発生を抑止することができ
る。
【００２３】更にまた、導電膜をエッチングで薄くして
から第２の導電配線層をパターニングするので、第２の
導電配線層のファインパターン化も併せて実現できる。
【００２４】
【発明の実施の形態】本発明の回路装置の製造方法につ
いて、図１〜図１２を参照して説明する。
【００２５】本発明の回路装置の製造方法は、導電膜の
表面を絶縁樹脂で被覆した絶縁樹脂シートを準備する工
程と、前記絶縁樹脂シートの所望個所の前記絶縁樹脂に
貫通孔を形成し、前記導電膜の裏面を選択的に露出する
工程と、前記貫通孔および前記絶縁樹脂表面に導電メッ
キ膜をする工程と、前記導電メッキ膜を所望のパターン
にエッチングして第１の導電配線層を形成する工程と、
前記第１の導電配線層上に電気的に絶縁して半導体素子
を固着する工程と、前記第１の導電配線層および前記半
導体素子を封止樹脂層で被覆する工程と、前記導電膜全
面をエッチングして薄くした後に、所望のパターンにエ
ッチングして第２の導電配線層を形成する工程と、前記
第２の導電配線層の所望個所に外部電極を形成する工程
から構成されている。
【００２６】本発明の第１の工程は、図１に示すよう
に、導電膜３の表面を絶縁樹脂２で被覆した絶縁樹脂シ
ート１を準備することにある。
【００２７】絶縁樹脂シート１は、導電膜３表面全域を
絶縁樹脂２で被覆して形成されるものである。また絶縁
樹脂２の材料は、ポリイミド樹脂またはエポキシ樹脂等
の高分子から成る絶縁材料で成る。また、導電膜３は、
好ましくは、Ｃｕを主材料とするもの、または公知のリ
ードフレームの材料である。
【００２８】また絶縁樹脂シート１は、まず平膜状の導
電膜３の上に糊状のポリイミド樹脂を塗布し、半硬化さ
せてできあがる。従って、絶縁樹脂シート１は補強用の
ガラスクロス繊維を不要にできる特徴を有する。
【００２９】本発明の特徴とする点は、導電膜３を厚く
形成するところにある。
【００３０】導電膜３は厚さが７０〜２００μｍ程度で
良く、支持強度を持たせる点が重視される。
【００３１】従って、導電膜３の厚みで絶縁樹脂シート
１の平坦性を維持でき、後の工程の作業性を向上させ、
絶縁樹脂２への欠陥、クラック等の誘発を防止すること
ができる。
【００３２】絶縁樹脂２は、ポリイミド樹脂、エポキシ
樹脂等が好ましい。ペースト状のものを塗ってシートと
するキャスティング法の場合、その膜厚は１０μｍ〜１
００μｍ程度である。またシートとして形成する場合、
市販のものは２５μｍが最小の膜厚である。また熱伝導
性が考慮され、中にフィラーが混入されても良い。材料
としては、ガラス、酸化Ｓｉ、酸化アルミニウム、窒化
Ａｌ、Ｓｉカーバイド、窒化ボロン等が考えられる。
【００３３】このように絶縁樹脂２は上述したフィラー
を混入した低熱抵抗樹脂、超低熱抵抗樹脂あるいはポリ
イミド樹脂と選択でき、形成する回路装置の性質により
使い分けることができる。
【００３４】本発明の第２の工程は、図２に示す如く、
絶縁樹脂シート１の所望個所の絶縁樹脂２に貫通孔２１
を形成し、導電膜３の裏面を選択的に露出することにあ
る。
【００３５】絶縁樹脂２の貫通孔２１を形成する部分だ
けを露出してホトレジストで全面を被覆する。そしてこ
のホトレジストをマスクにして、レーザーにより貫通孔
２１の真下の絶縁樹脂２を取り除き、貫通孔２１の底に
導電膜３の裏面を露出させる。レーザーとしては、炭酸
ガスレーザーが好ましい。またレーザーで絶縁樹脂２を
蒸発させた後、開口部の底部に残査がある場合は、過マ
ンガン酸ソーダまたは過硫酸アンモニウム等でウェット
エッチングし、この残査を取り除く。貫通孔２１の開口
径は、ホトリソグラフィーの解像度により変化するが、
ここでは５０〜１００μｍ程度である。
【００３６】本発明の第３の工程は、図３に示す如く、
貫通孔２１および絶縁樹脂２表面に導電メッキ膜４を形
成することにある。
【００３７】貫通孔２１を含む絶縁樹脂２全面に導電メ
ッキ膜４をマスクなしで形成する。この導電メッキ膜４
は無電解メッキと電解メッキの両方で形成され、ここで
は、無電解メッキにより約２μｍのＣｕを少なくとも貫
通孔２１を含む絶縁樹脂２全面に形成する。これにより
導電メッキ膜４と導電膜３が電気的に導通するため、再
度導電膜３を電極にして電解メッキを行い、約２０μｍ
のＣｕをメッキする。これにより貫通孔２１はＣｕの導
電メッキ膜４で埋め込まれる。また導電メッキ膜４は、
ここではＣｕを採用したが、Ａｕ、Ａｇ、Ｐｄ等を採用
しても良い。またマスクを使用して部分メッキをしても
良い。
【００３８】本発明の第４の工程は、図４および図５に
示す如く、導電メッキ膜４を所望のパターンにエッチン
グして第１の導電配線層５を形成することにある。
【００３９】導電メッキ膜４上に所望のパターンのホト
レジストで被覆し、ボンディングパッド１０およびボン
ディングパッド１０から中央に延在される第１の導電配
線層５をケミカルエッチングにより形成する。導電メッ
キ膜４はＣｕを主材料とするものであるので、エッチン
グ液は、塩化第２鉄または塩化第２銅を用いれば良い。
【００４０】導電メッキ膜４は厚さが５〜２０μｍ程度
に形成されているので、第１の導電配線層５は２０μｍ
以下のファインパターンに形成できる。
【００４１】続いて、図５に示す如く、第１の導電配線
層５のボンディングパッド１０を露出して他の部分をオ
ーバーコート樹脂８で被覆する。オーバーコート樹脂８
は溶剤で溶かしたエポキシ樹脂等をスクリーン印刷で付
着し、熱硬化させる。
【００４２】また、ボンディングパッド１０上にはボン
ディング性を考慮して、Ａｕ、Ａｇ等のメッキ膜２２が
形成される。このメッキ膜２２はオーバーコート樹脂８
をマスクとしてボンディングパッド１０上に選択的に無
電界メッキされるか、あるいは導電膜３を電極として電
界メッキで付着される。
【００４３】本発明の第５の工程は、図６に示す如く、
第１の導電配線層５上に電気的に絶縁して半導体素子７
を固着することにある。
【００４４】半導体素子７はベアチップのままオーバー
コート樹脂８上に絶縁性接着樹脂２５でダイボンドされ
る。半導体素子７とその下の第１の導電配線層５とはオ
ーバーコート樹脂８で電気的に絶縁されるので、第１の
導電配線層５は半導体素子７の下でも自由に配線でき、
多層配線構造を実現できる。
【００４５】また、半導体素子７の各電極パッド９は周
辺に設けた第１の導電配線層５の一部であるボンデイン
グパッド１０にボンディングワイヤー１１で接続されて
いる。半導体素子７はフェイスダウンで実装されても良
い（図１２参照）。この場合、半導体素子７の各電極パ
ッド９表面に半田ボールやバンプが設けられ、絶縁樹脂
シート１の表面には半田ボールの位置に対応した部分に
ボンディングパッド１０と同様の電極が設けられる。
【００４６】ワイヤーボンデインクの時の絶縁樹脂シー
ト１を用いるメリットについて述べる。一般にＡｕ線の
ワイヤーボンディングの際は、２００℃〜３００℃に加
熱される。この時、導電膜３が薄いと、絶縁樹脂シート
１が反り、この状態でボンディングヘッドを介して絶縁
樹脂シート１が加圧されると、絶縁樹脂シート１に亀裂
の発生する可能性がある。これは絶縁樹脂２にフィラー
が混入されると、材料自体が堅くなり柔軟性を失うた
め、より顕著に現れる。また樹脂は金属から比べると柔
らかいので、ＡｕやＡｌのボンディングでは、加圧や超
音波のエネルギーが発散してしまう。しかし、絶縁樹脂
２を薄く且つ導電膜３自体が厚く形成されることでこれ
らの問題を解決することができる。
【００４７】本発明の第６の工程は、図７に示す如く、
第１の導電配線層５および半導体素子７を封止樹脂層１
３で被覆することにある。
【００４８】絶縁樹脂シート１は、モールド装置にセッ
トされて樹脂モールドを行う。モールド方法としては、
トランスファーモールド、インジェクションモールド、
塗布、ディピング等でも可能である。しかし、量産性を
考慮すると、トランスファーモールド、インジェクショ
ンモールドが適している。
【００４９】本工程では、モールドキャビティーの下金
型に絶縁樹脂シート１はフラットで当接される必要があ
るが、厚い導電膜３がこの働きをする。しかもモールド
キャビティーから取り出した後も、封止樹脂層１３の収
縮が完全に完了するまで、導電膜３によってパッケージ
の平坦性を維持している。
【００５０】すなわち、本工程までの絶縁樹脂シート１
の機械的支持の役割は導電膜３により担われている。
【００５１】本発明の第７の工程は、図８および図９に
示す如く、導電膜３全面をエッチングして薄くした後
に、所望のパターンにエッチングして第２の導電配線層
６を形成することにある。
【００５２】図８に示す如く、導電膜４をマスクなしで
全面を薄くなるようにエッチングする。エッチングは、
塩化第２鉄または塩化第２銅を用いたケミカルエッチン
グで良く、第２の導電膜４は厚さは当初の７０〜２００
μｍ程度から約半分の厚みの３５μｍ程度まで一様に薄
くする。この際に、以前の工程で第２の導電膜４に付い
た傷を取り除くことができる。
【００５３】続いて図９に示す如く、導電膜３は、所望
のパターンのホトレジストで被覆し、ケミカルエッチン
グで第２の導電配線層６を形成する。第２の導電配線層
６は個別に第１の導電配線層５と貫通孔２１を介して電
気的に接続されて多層配線構造を実現している。なお必
要であれば余白部分で第１の導電配線層５を交差させる
ための第２の導電配線層６を形成しても良い。
【００５４】本発明の第８の工程は、図１０に示す如
く、第２の導電配線層６の所望個所に外部電極１４を形
成することにある。
【００５５】第２の導電配線層６は外部電極１４を形成
する部分を露出して溶剤で溶かしたエポキシ樹脂等をス
クリーン印刷してオーバーコート樹脂１５で大部分を被
覆する。次に半田のリフローあるいは半田クリームのス
クリーン印刷によりこの露出部分に外部電極１４を同時
に形成する。
【００５６】最後に、絶縁樹脂シート１には回路装置が
多数マトリックス状に形成されているので、封止樹脂層
１３および絶縁樹脂シート１をダイシングしてそれらを
個々の回路装置に分離する。
【００５７】図１１を参照して、具体化された本発明の
製造方法による回路装置を説明する。まず、実線で示す
パターンは第１の導電配線層５であり、点線で示すパタ
ーンは第２の導電配線層６である。第１の導電配線層５
は半導体素子７を取り巻くようにボンディングパッド１
０が周辺に設けられ、一部では２段に配置されて多パッ
ドを有する半導体素子７に対応している。ボンディング
パッド１０は半導体素子７の対応する電極パッド９とボ
ンディングワイヤー１１で接続され、ボンディングパッ
ド１０からファインパターンの第１の導電配線層５が半
導体素子７の下に多数延在されて、黒丸で示す貫通孔２
１で第２の導電配線層６と接続されている。
【００５８】斯かる構造であれば、２００以上パッドを
有する半導体素子でも、第１の導電配線層５のファイン
パターンを利用して所望の第２の導電配線層６まで多層
配線構造で延在でき、第２の導電配線層６に設けられた
外部電極１４から外部回路への接続が行える。
【００５９】図１２に半導体素子７はフェイスダウンで
実装された構造を示す。図１０と共通する構成要素は同
一符号を付している。半導体素子７にはバンプ電極３１
が設けられ、このバンプ電極３１とバッド電極１０とが
接続される。オーバーコート樹脂８と半導体素子７の隙
間はアンダーフィル樹脂３２で充填される。この構造で
はボンディングワイヤーを無くすることができ、封止樹
脂層１３の厚みを更に薄くできる。また外部電極１４は
導電膜３をエッチングしてその表面を金あるいはパラジ
ウムメッキ膜３３で被覆したバンプ電極でも達成でき
る。
【００６０】
【発明の効果】本発明によれば以下の利点を有する。
【００６１】第１に、封止樹脂層でモールドするまでは
絶縁樹脂シートとして反りを導電膜で解消でき、搬送性
等を向上させることができる。
【００６２】第２に、絶縁樹脂に形成する貫通孔を炭酸
ガスレーザーで形成した後に、第１の導電配線層を形成
する導電メッキ膜を形成するので、第２の導電配線層と
の多層接続茂同時に実現でき、工程が極めてシンプルと
なる。
【００６３】第３に、第１の導電配線層を形成する導電
メッキ膜を薄く形成でき、第１の導電配線層を極めてフ
ァインパターン化できる。
【００６４】第４に、封止樹脂層形成時まで絶縁樹脂シ
ートの機械的支持を導電膜で行い、第２の導電配線層を
形成後は絶縁樹脂シートの機械的支持を封止樹脂層で行
うので、絶縁樹脂の機械的な強度は問われずに極めて薄
型の実装方法を実現できる。
【００６５】第５に、絶縁樹脂自体が堅いものでも、ま
たフィラーが混入されて堅くなったものあっても、導電
膜で支持されているので、製造工程で絶縁樹脂シート自
体のフラット性が高まり、クラックの発生を防止でき
る。
【００６６】第６に、絶縁樹脂シートは導電膜が厚く形
成されるため、チップのダイボンディング、ワイヤーボ
ンダー、半導体素子の封止のための支持基板として利用
できる。しかも、絶縁樹脂材料自身が柔らかい場合でも
ワイヤーボンディング時のエネルギーの伝搬を向上でき
ワイヤーボンディング性も向上できる。
【００６７】第７に、第２の導電膜は封止樹脂層でモー
ルド後にその厚みを半減するようにエッチングされるの
で、第２の導電配線層のファインパターン化が実現で
き、第１の導電配線層とともに極めて微細パターンの回
路装置を実現できる。
【図面の簡単な説明】
【図１】 本発明の回路装置の製造方法を説明する断面
図である。
【図２】 本発明の回路装置の製造方法を説明する断面
図である。
【図３】 本発明の回路装置の製造方法を説明する断面
図である。
【図４】 本発明の回路装置の製造方法を説明する断面
図である。
【図５】 本発明の回路装置の製造方法を説明する断面
図である。
【図６】 本発明の回路装置の製造方法を説明する断面
図である。
【図７】 本発明の回路装置の製造方法を説明する断面
図である。
【図８】 本発明の回路装置の製造方法を説明する断面
図である。
【図９】 本発明の回路装置の製造方法を説明する断面
図である。
【図１０】 本発明の回路装置の製造方法を説明する断
面図である。
【図１１】 本発明により製造された回路装置を説明す
る平面図である。
【図１２】 本発明の回路装置の製造方法を説明する断
面図である。
【図１３】 従来の半導体装置の製造方法を説明する図
である。
【図１４】 従来の半導体装置の製造方法を説明する図
である。
【図１５】 従来の半導体装置の製造方法を説明する図
である。
【図１６】 従来のフレキシブルシートを説明する図で
ある。
【符号の説明】
１ 絶縁樹脂シート ２ 絶縁樹脂 ３ 導電膜 ４ 導電メッキ膜 ５ 第１の導電配線層 ６ 第２の導電配線層 ７ 半導体素子 ８ オーバーコート樹脂 ９ 電極パッド １０ ボンディングパッド １１ ボンディングワイヤー １３ 封止樹脂層 １４ 外部電極 １５ オーバーコート樹脂 ２１ 貫通孔 ２２ メッキ膜 ２５ 絶縁接着樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 義幸 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 中村 岳史 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 導電膜の表面を絶縁樹脂で被覆した絶縁
    樹脂シートを準備する工程と、 前記絶縁樹脂シートの所望個所の前記絶縁樹脂に貫通孔
    を形成し、前記導電膜の裏面を選択的に露出する工程
    と、 前記貫通孔および前記絶縁樹脂表面に導電メッキ膜をす
    る工程と、 前記導電メッキ膜を所望のパターンにエッチングして第
    １の導電配線層を形成する工程と、 前記第１の導電配線層上に電気的に絶縁して半導体素子
    を固着する工程と、 前記第１の導電配線層および前記半導体素子を封止樹脂
    層で被覆する工程と、 前記導電膜全面をエッチングして薄くした後に、所望の
    パターンにエッチングして第２の導電配線層を形成する
    工程と、 前記第２の導電配線層の所望個所に外部電極を形成する
    工程とを具備することを特徴とする回路装置の製造方
    法。
  2. 【請求項２】 前記導電膜および前記導電メッキ膜は銅
    で形成されることを特徴とする請求項１記載の回路装置
    の製造方法。
  3. 【請求項３】 前記導電メッキ膜は薄く形成され、前記
    第１の導電配線層を微細パターン化することを特徴とす
    る請求項１記載の回路装置の製造方法。
  4. 【請求項４】 前記導電膜は厚く形成され、前記封止樹
    脂層で被覆する工程まで前記導電膜で機械的に支持する
    ことを特徴とする請求項１記載の回路装置の製造方法。
  5. 【請求項５】 前記封止樹脂層で被覆する工程後では前
    記封止樹脂層で機械的に支持することを特徴とする請求
    項１記載の回路装置の製造方法。
  6. 【請求項６】 前記貫通孔は前記絶縁樹脂をレーザーエ
    ッチングすることを特徴とする請求項１記載の回路装置
    の製造方法。
  7. 【請求項７】 前記レーザーエッチングは炭酸ガスレー
    ザーを用いることを特徴とする請求項６記載の回路装置
    の製造方法。
  8. 【請求項８】 前記導電メッキ膜は導電金属の無電界メ
    ッキおよび電界メッキで前記貫通孔および前記絶縁樹脂
    の表面に形成されることを特徴とする請求項１記載の回
    路装置の製造方法。
  9. 【請求項９】 前記第１の導電配線層を形成後、所望の
    個所を残してオーバーコート樹脂で被覆することを特徴
    とする請求項１記載の回路装置の製造方法。
  10. 【請求項１０】 前記第１の導電配線層の前記オーバー
    コート樹脂から露出された個所に金あるいは銀のメッキ
    層を形成することを特徴とする請求項９記載の回路装置
    の製造方法。
  11. 【請求項１１】 前記オーバーコート樹脂上に前記半導
    体素子を固着することを特徴とする請求項９記載の回路
    装置の製造方法。
  12. 【請求項１２】 前記半導体素子の電極と前記金あるい
    は銀のメッキ層とをボンディングワイヤで接続すること
    を特徴とする請求項１０記載の回路装置の製造方法。
  13. 【請求項１３】 前記封止樹脂層はトランスファーモー
    ルドで形成されることを特徴とする請求項１記載の回路
    装置の製造方法。
  14. 【請求項１４】 前記導電膜はマスクなしで全面を均一
    にエッチングして薄くすることを特徴とする請求項１記
    載の回路装置の製造方法。
  15. 【請求項１５】 前記第２の導電配線層のほとんどをオ
    ーバーコート樹脂で被覆することを特徴とする請求項１
    記載の回路装置の製造方法。
  16. 【請求項１６】 前記外部電極は半田のスクリーン印刷
    で半田を付着し、加熱溶融して形成されることを特徴と
    する請求項１記載の回路装置の製造方法。
  17. 【請求項１７】 前記外部電極は半田のリフローで形成
    されることを特徴とする請求項１記載の回路装置の製造
    方法。
  18. 【請求項１８】 前記外部電極は前記導電膜を所望のパ
    ターンにエッチングしその表面を金あるいはパラジウム
    メッキされて形成されることを特徴とする請求項１記載
    の回路装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
KR100744146B1 (ko) 2006-08-08 2007-08-01 삼성전자주식회사 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
WO2013162173A1 (ko) * 2012-04-26 2013-10-31 하나마이크론(주) 집적 회로 소자 패키지들 및 집적 회로 소자 패키지들의 제조 방법들
KR101350435B1 (ko) 2012-04-26 2014-01-16 하나 마이크론(주) 집적회로 소자 패키지 및 이의 제조 방법
WO2023014039A1 (ko) * 2021-08-02 2023-02-09 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
DE10250621B4 (de) * 2002-10-30 2004-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen verkapselter Chips und zum Erzeugen eines Stapels aus den verkapselten Chips
DE102004005586B3 (de) * 2004-02-04 2005-09-29 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben
JP2007087975A (ja) * 2005-09-16 2007-04-05 Ricoh Co Ltd 半導体装置
US20090223700A1 (en) * 2008-03-05 2009-09-10 Honeywell International Inc. Thin flexible circuits
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
JP6923299B2 (ja) * 2016-09-26 2021-08-18 株式会社アムコー・テクノロジー・ジャパン 半導体装置及び半導体装置の製造方法
US20200395272A1 (en) 2019-06-11 2020-12-17 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751561A4 (en) * 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH09129777A (ja) * 1995-10-26 1997-05-16 Dainippon Printing Co Ltd 半導体素子搭載用基板と半導体装置および転写用原版
DE19644195A1 (de) * 1996-10-24 1998-04-30 Solvay Pharm Gmbh 10,13,15-Trioxatricyclo[9.2.1.1.·9·.·6·]-pentadecanon-Derivate, Verfahren zu ihrer Herstellung und diese Verbindungen enthaltende Arzneimittel
JPH11214572A (ja) * 1998-01-28 1999-08-06 Mitsubishi Gas Chem Co Inc 金属芯入り両面金属箔張多層板の製造方法
KR20000059562A (ko) * 1999-03-05 2000-10-05 이형도 다층 플렉시블 기판
JP4190659B2 (ja) * 1999-05-21 2008-12-03 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線基板とその製造方法
JP2001135910A (ja) * 1999-11-04 2001-05-18 Mitsubishi Gas Chem Co Inc 炭酸ガスレーザーによる銅張多層板の孔あけ方法
US6746424B2 (en) * 1999-12-11 2004-06-08 Advanced Cardiovascular Systems, Inc. Shaftless balloon
US6338985B1 (en) * 2000-02-04 2002-01-15 Amkor Technology, Inc. Making chip size semiconductor packages
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
KR100744146B1 (ko) 2006-08-08 2007-08-01 삼성전자주식회사 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
WO2013162173A1 (ko) * 2012-04-26 2013-10-31 하나마이크론(주) 집적 회로 소자 패키지들 및 집적 회로 소자 패키지들의 제조 방법들
KR101350435B1 (ko) 2012-04-26 2014-01-16 하나 마이크론(주) 집적회로 소자 패키지 및 이의 제조 방법
US9559080B2 (en) 2012-04-26 2017-01-31 Hana Micron, Inc. Integrated circuit device packages and methods for manufacturing integrated circuit device packages
WO2023014039A1 (ko) * 2021-08-02 2023-02-09 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지

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