KR20020096971A - 회로 장치의 제조 방법 - Google Patents

회로 장치의 제조 방법 Download PDF

Info

Publication number
KR20020096971A
KR20020096971A KR1020020033941A KR20020033941A KR20020096971A KR 20020096971 A KR20020096971 A KR 20020096971A KR 1020020033941 A KR1020020033941 A KR 1020020033941A KR 20020033941 A KR20020033941 A KR 20020033941A KR 20020096971 A KR20020096971 A KR 20020096971A
Authority
KR
South Korea
Prior art keywords
conductive
wiring layer
manufacturing
insulating resin
film
Prior art date
Application number
KR1020020033941A
Other languages
English (en)
Other versions
KR100642194B1 (ko
Inventor
이가라시유스께
사까모또노리아끼
고바야시요시유끼
나까무라다께시
Original Assignee
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요 덴키 가부시키가이샤 filed Critical 산요 덴키 가부시키가이샤
Publication of KR20020096971A publication Critical patent/KR20020096971A/ko
Application granted granted Critical
Publication of KR100642194B1 publication Critical patent/KR100642194B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

종래, 도전 패턴을 갖는 플렉시블 시트를 지지 기판으로서 채용하고, 이 위에 반도체 소자를 실장하고, 전체를 몰드한 반도체 장치가 개발되어 있다. 이 경우 다층 배선 구조를 형성할 수 없다는 문제나 제조 공정에서의 절연 수지 시트의 휘어짐이 현저해지는 문제를 발생시킨다. 도전막(3)의 한 면에 절연 수지(2)로 피복한 절연 수지 시트(1)를 이용하여, 절연 수지(2)에 관통 구멍(21)을 형성한 후에 도전 도금막(4)을 형성하므로, 도전 도금막(4)을 에칭하여 형성한 제1 도전 배선층(5)과 다층 접속된 제2 도전 배선층(6)으로 다층 배선 구조를 실현한다. 또한, 반도체 소자(7)는 제1 도전 배선층(5)을 피복하는 오버코팅 수지(8) 위에 고착함으로써, 제1 도전 배선층(5)은 파인 패턴이 되고, 배선도 자유로워진다. 또한, 두껍게 형성된 도전막(3)은 몰드 후에 얇게 에칭되므로, 제2 도전 배선층(6)도 파인 패턴화할 수 있다.

Description

회로 장치의 제조 방법{METHOD OF MANUFACTURING CIRCUIT DEVICE}
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히 도전 도금막 및 도전막을 이용한 박형이고 다층 배선도 실현할 수 있는 회로 장치의 제조 방법에 관한 것이다.
최근, IC 패키지는 휴대 기기나 소형·고밀도 실장 기기에의 채용이 진행하여, 종래의 IC 패키지와는 그 실장 개념이 크게 바뀌고 있다. 예를 들면 일본 특허공개공보 제2000-133678호에 설명되어 있다. 이것은, 절연 수지 시트의 일례로서 플렉시블 시트인 폴리이미드 수지 시트를 채용한 반도체 장치에 관한 기술이다.
도 13∼도 15는 플렉시블 시트(50)를 인터포저 기판으로서 채용하는 것이다. 또한, 각 도면의 상부에 도시한 도면은 평면도, 하부에 도시한 도면은 A-A선의 단면도이다.
우선 도 13에 도시한 플렉시블 시트(50) 위에는, 접착제를 통해 동박 패턴(51)이 접합되어 준비되어 있다. 이 동박 패턴(51)은 실장된 반도체 소자가 트랜지스터, IC에 따라, 그 패턴이 다르지만, 일반적으로 본딩 패드(51A), 아일런드(51B)가 형성되어 있다. 또한, 부호 52는 플렉시블 시트(50)의 이면으로부터 전극을 추출하기 위한 개구부로서, 상기 동박 패턴(51)이 노출되어 있다.
계속해서, 이 플렉시블 시트(50)는 다이 본더로 반송되고, 도 14와 같이 반도체 소자(53)가 실장된다. 그 후, 이 플렉시블 시트(50)는 와이어 본더로 반송되고, 본딩 패드(51A)와 반도체 소자(53)의 패드가 금속 세선(54)으로 전기적으로 접속된다.
마지막으로, 도 15의 (a)와 같이 플렉시블 시트(50) 표면에 밀봉 수지(55)가 도포되어 밀봉된다. 여기서는, 본딩 패드(51A), 아일런드(51B), 반도체 소자(53), 및 금속 세선(54)을 피복하도록 트랜스퍼 몰드된다.
그 후, 도 15의 (b)에 도시한 바와 같이, 땜납이나 땜납볼 등의 접속 수단(56)이 형성되고, 땜납 리플로우로를 통과함으로써 개구부(52)를 통해 본딩 패드(51A)와 융착한 구형의 땜납(56)이 형성된다. 또한, 플렉시블 시트(50)에는 반도체 소자(53)가 매트릭스 형상으로 형성되므로, 도 15와 같이 다이싱되어, 개개로 분리된다.
또한, 도 15의 (c)에 도시한 단면도는 플렉시블 시트(50) 양면에 전극으로서 참조 번호 51A와 51D가 형성되는 것이다. 이 플렉시블 시트(50)는 일반적으로 양면이 패터닝되어 메이커로부터 공급되고 있다.
상술한 플렉시블 시트(50)를 이용한 반도체 장치는 주지된 금속 프레임을 이용하지 않으므로, 매우 소형으로 박형의 패키지 구조를 실현할 수 있는 이점을 갖지만, 실질적으로 플렉시블 시트(50) 표면에 형성된 1층의 동박 패턴(51)만으로 배선을 행하므로 다층 배선 구조를 실현할 수 없다는 문제점이 있었다.
또한, 다층 배선 구조를 실현하기 위해서는 지지 강도를 유지하기 위해, 플렉시블 시트(50)를 약 200㎛로 충분히 두껍게 할 필요가 있어, 박형화에 역행하는 문제점도 갖고 있었다.
또한, 제조 방법에 있어서는, 상술한 제조 장치, 예를 들면 다이 본더, 와이어 본더, 트랜스퍼 몰드 장치, 리플로우로 등에 있어서, 플렉시블 시트(50)가 반송되어, 스테이지 또는 테이블이라는 부분에 장착된다.
그러나, 플렉시블 시트(50)의 베이스가 되는 절연 수지의 두께는 50㎛ 정도로 얇게 하면, 표면에 형성되는 동박 패턴(51)의 두께도 9∼35㎛로 얇은 경우, 도 16에 도시한 바와 같이 휘거나 하여 반송성이 매우 나쁘고, 또한 상술한 스테이지나 테이블에 대한 장착성이 나쁘다는 결점이 있었다. 이것은, 절연 수지 자체가 매우 얇기 때문에 생기는 휘어짐, 동박 패턴(51)과 절연 수지와의 열팽창 계수와의 차에 의한 휘어짐을 생각할 수 있다. 특히 유리 클로스 섬유의 코어재를 이용하지 않은 딱딱한 절연 재료가, 도 16에 도시한 바와 같이 휘어 있으면, 상부로부터의 가압으로 간단하게 균열되는 문제점이 있었다.
또한, 개구부(52)의 부분은, 몰드 시에 상부로부터 가압되므로, 본딩 패드(51A)의 주변을 위로 휘게 하는 힘이 작용하여, 본딩 패드(51A)의 접착성을 악화시키는 경우도 있었다.
또한, 플렉시블 시트(50)를 구성하는 수지 재료 자체에 플렉시블성이 없거나, 열전도성을 높이기 위해 필러를 혼입하면, 딱딱해진다. 이 상태에서 와이어 본더로 본딩하면 본딩 부분에 크랙이 발생하는 경우가 있다. 또한, 트랜스퍼 몰드 시에도, 금형이 접촉하는 부분에 크랙이 발생하는 경우가 있다. 이것은 도 16에 도시한 바와 같이 휘어짐이 있으면 보다 현저히 나타난다.
지금까지 설명한 플렉시블 시트(50)는, 이면에 전극이 형성되지 않은 것이었지만, 도 15의 (c)에 도시한 바와 같이 플렉시블 시트(50)의 이면에도 전극(51D)이형성되는 경우도 있다. 이 때, 전극(51D)이 상기 제조 장치와 접촉하거나, 이 제조 장치 사이의 반송 수단의 반송면과 접촉하기 때문에, 전극(51D) 이면에 손상이 발생되는 문제가 있었다. 이 손상이 생긴 상태에서 전극이 되기 때문에, 나중에 열이 가해지거나 함으로써 전극(51D) 자체에 크랙이 발생되는 문제점도 있었다.
또한, 플렉시블 시트(50) 이면에 전극(51D)이 형성되면, 트랜스퍼 몰드 시에, 스테이지에 면접촉할 수 없는 문제점이 발생한다. 이 경우, 상술한 바와 같이 플렉시블 시트(50)가 딱딱한 재료로 이루어지면, 전극(51D)이 지점이 되어, 전극(51D) 주위가 하방으로 가압되기 때문에, 플렉시블 시트(50)에 크랙을 발생시키는 문제점이 있었다.
본 발명자는 이러한 문제점을 해결하기 위해, 얇은 제1 도전막과 두꺼운 제2 도전막을 절연 수지로 접합한 절연 수지 시트를 이용할 것을 제안하였다.
그러나, 다층 배선 구조를 실현하는 데에 있어서 얇은 제1 도전막에서는 파인 패턴이 형성되지만, 두꺼운 제2 도전막은 파인 패턴 형성에 적합하지 않다는 문제도 있다.
도 1은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명에 의해 제조된 회로 장치를 설명하는 평면도.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 단면도.
도 13은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 14는 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 15는 종래의 반도체 장치의 제조 방법을 설명하는 도면.
도 16은 종래의 플렉시블 시트를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 절연 수지 시트
2 : 절연 수지
3 : 도전막
4 : 도전 도금막
5 : 제1 도전 배선층
6 : 제2 도전 배선층
7 : 반도체 소자
8 : 오버코팅 수지
9 : 전극 패드
10 : 본딩 패드
11 : 본딩 와이어
13 : 밀봉 수지층
14 : 외부 전극
15 : 오버코팅 수지
21 : 관통 구멍
22 : 도금막
25 : 절연 접착 수지
본 발명에 의한 회로 장치의 제조 방법은, 도전막의 표면을 절연 수지로 피복한 절연 수지 시트를 준비하는 공정; 상기 절연 수지 시트의 원하는 곳의 상기 절연 수지에 관통 구멍을 형성하여, 상기 도전막의 이면을 선택적으로 노출하는 공정; 상기 관통 구멍 및 상기 절연 수지 표면에 도전 도금막을 형성하는 공정; 상기 도전 도금막을 원하는 패턴으로 에칭하여 제1 도전 배선층을 형성하는 공정; 상기제1 도전 배선층 위에 전기적으로 절연하여 반도체 소자를 고착하는 공정; 상기 제1 도전 배선층 및 상기 반도체 소자를 밀봉 수지층으로 피복하는 공정; 상기 도전막 전면을 에칭하여 얇게 한 후에, 원하는 패턴으로 에칭하여 제2 도전 배선층을 형성하는 공정; 및 상기 제2 도전 배선층의 원하는 곳에 외부 전극을 형성하는 공정을 포함함으로써 상기한 과제를 해결한다.
도전막으로 두껍게 형성되기 때문에, 절연 수지가 얇아도 시트 형상의 회로 기판의 플랫성을 유지할 수 있다.
또한, 제1 도전 배선층 및 반도체 소자를 밀봉 수지층으로 피복하는 공정까지는 도전막에 의해 기계적 강도를 갖게 하고, 그 후에는 밀봉 수지층에 의해 기계적 강도를 갖게 하므로 도전막으로 제2 도전 배선층을 용이하게 형성할 수 있다. 그 결과, 절연 수지는 기계적 강도는 필요없어, 전기적 절연을 유지할 수 있는 두께까지 얇게 할 수 있다.
또한, 트랜스퍼 몰드 장치의 하부 금형과 면에서 도전막 전체와 접촉할 수 있기 때문에, 국부적인 가압이 없어져 절연 수지의 크랙 발생을 억지할 수 있다.
또한, 도전막을 에칭으로 얇게 하고나서 제2 도전 배선층을 패터닝하므로, 제2 도전 배선층의 파인 패턴화도 함께 실현할 수 있다.
<발명의 실시예>
본 발명의 회로 장치의 제조 방법에 대하여, 도 1∼도 12를 참조하여 설명한다.
본 발명의 회로 장치의 제조 방법은, 도전막의 표면을 절연 수지로 피복한절연 수지 시트를 준비하는 공정; 상기 절연 수지 시트의 원하는 곳의 상기 절연 수지에 관통 구멍을 형성하여, 상기 도전막의 이면을 선택적으로 노출하는 공정; 상기 관통 구멍 및 상기 절연 수지 표면에 도전 도금막을 형성하는 공정; 상기 도전 도금막을 원하는 패턴으로 에칭하여 제1 도전 배선층을 형성하는 공정; 상기 제1 도전 배선층 위에 전기적으로 절연하여 반도체 소자를 고착하는 공정; 상기 제1 도전 배선층 및 상기 반도체 소자를 밀봉 수지층으로 피복하는 공정; 상기 도전막 전면을 에칭하여 얇게 한 후에, 원하는 패턴으로 에칭하여 제2 도전 배선층을 형성하는 공정; 및 상기 제2 도전 배선층의 원하는 곳에 외부 전극을 형성하는 공정으로 구성되어 있다.
본 발명의 제1 공정은, 도 1에 도시한 바와 같이 도전막(3)의 표면을 절연 수지(2)로 피복한 절연 수지 시트(1)를 준비하는 것이다.
절연 수지 시트(1)는, 도전막(3) 표면 전역을 절연 수지(2)로 피복하여 형성되는 것이다. 또한, 절연 수지(2)의 재료는 폴리이미드 수지 또는 에폭시 수지 등의 고분자로 이루어지는 절연 재료로 이루어진다. 또한, 도전막(3)은 Cu를 주 재료로 하는 것 또는 공지된 리드 프레임의 재료인 것이 바람직하다.
또한, 절연 수지 시트(1)는 우선 평막 형상의 도전막(3) 위에 풀 형상의 폴리이미드 수지를 도포하고, 반경화시켜 완성된다. 따라서, 절연 수지 시트(1)는 보강용 유리 클로스 섬유가 불필요하게 할 수 있는 특징을 갖는다.
본 발명이 특징으로 하는 점은 도전막(3)을 두껍게 형성한다는 것이다.
도전막(3)은 두께가 70∼200㎛ 정도가 적당하며, 지지 강도를 갖게 하는 점이 중시된다.
따라서, 도전막(3)의 두께로 절연 수지 시트(1)의 평탄성을 유지할 수 있고, 후속 공정의 작업성을 향상시켜, 절연 수지(2)에 대한 결함, 크랙 등의 유발을 방지할 수 있다.
절연 수지(2)는 폴리이미드 수지, 에폭시 수지 등이 바람직하다. 페이스트 형상의 것을 칠하여 시트로 하는 캐스팅법인 경우, 그 막 두께는 10∼100㎛ 정도이다. 또한, 시트로서 형성하는 경우, 시판는 25㎛이 최소의 막 두께이다. 또한, 열전도성이 고려되어, 안에 필러가 혼입되어도 된다. 재료로는, 유리, 산화 Si, 산화 알루미늄, 질화 Al, Si 카바이드, 질화붕소 등을 생각할 수 있다.
이와 같이, 절연 수지(2)는 상술한 필러를 혼입한 저열저항 수지, 초저열저항 수지 또는 폴리이미드 수지로 선택할 수 있고, 형성할 회로 장치의 성질에 의해 구분하여 사용할 수 있다.
본 발명의 제2 공정은, 도 2에 도시한 바와 같이 절연 수지 시트(1)의 원하는 곳의 절연 수지(2)에 관통 구멍(21)을 형성하고, 도전막(3)의 이면을 선택적으로 노출하는 것이다.
절연 수지(2)의 관통 구멍(21)을 형성하는 부분만을 노출시켜 포토레지스트로 전면을 피복한다. 그리고, 이 포토레지스트를 마스크로 하여, 레이저에 의해 관통 구멍(21)의 바로 아래의 절연 수지(2)를 제거하고, 관통 구멍(21) 바닥에 도전막(3)의 이면을 노출시킨다. 레이저로서는 탄산 가스 레이저가 바람직하다. 또한, 레이저로 절연 수지(2)를 증발시킨 후, 개구부 바닥부에 잔사가 있는 경우에는, 과망간산 소다 또는 과황산암모늄 등으로 웨트 에칭하여, 이 잔사를 제거한다. 관통 구멍(21)의 개구경은 포토리소그래피의 해상도에 따라 변화하는데, 여기서는 50∼100㎛ 정도이다.
본 발명의 제3 공정은, 도 3에 도시한 바와 같이 관통 구멍(21) 및 절연 수지(2) 표면에 도전 도금막(4)을 형성하는 것이다.
관통 구멍(21)을 포함하는 절연 수지(2) 전면에 도전 도금막(4)을 마스크없이 형성한다. 이 도전 도금막(4)은 무전해 도금과 전해 도금의 양방으로 형성되며, 여기서는 무전해 도금에 의해 약 2㎛의 Cu를 적어도 관통 구멍(21)을 포함하는 절연 수지(2) 전면에 형성한다. 이에 따라, 도전 도금막(4)과 도전막(3)이 전기적으로 도통하기 때문에, 재차 도전막(3)을 전극으로 하여 전해 도금을 행하여, 약 20㎛의 Cu를 도금한다. 이에 따라, 관통 구멍(21)은 Cu의 도전 도금막(4)으로 매립된다. 또한, 도전 도금막(4)은, 여기서는 Cu를 채용하지만, Au, Ag, Pd 등을 채용해도 된다. 또한, 마스크를 사용하여 부분 도금을 해도 된다.
본 발명의 제4 공정은, 도 4 및 도 5에 도시한 바와 같이, 도전 도금막(4)을 원하는 패턴으로 에칭하여 제1 도전 배선층(5)을 형성하는 것이다.
도전 도금막(4) 위에 원하는 패턴의 포토레지스트로 피복하고, 본딩 패드(10) 및 본딩 패드(10)로부터 중앙으로 연장되는 제1 도전 배선층(5)을 케미컬 에칭에 의해 형성한다. 도전 도금막(4)은 Cu를 주재료로 하므로, 에칭액은 염화 제2 철 또는 염화 제2 구리를 이용하면 된다.
도전 도금막(4)은 두께가 5∼20㎛ 정도로 형성되므로, 제1 도전 배선층(5)은20㎛ 이하의 파인 패턴으로 형성할 수 있다.
계속해서, 도 5에 도시한 바와 같이 제1 도전 배선층(5)의 본딩 패드(10)를 노출시키고 다른 부분을 오버코팅 수지(8)로 피복한다. 오버코팅 수지(8)는 용제로 녹인 에폭시 수지 등을 스크린 인쇄로 부착하여, 열경화시킨다.
또한, 본딩 패드(10) 위에는 본딩성을 고려하여, Au, Ag 등의 도금막(22)이 형성된다. 이 도금막(22)은 오버코팅 수지(8)를 마스크로 하여 본딩 패드(10) 위에 선택적으로 무전해 도금되거나, 또는 도전막(3)을 전극으로 하여 전해 도금으로 부착된다.
본 발명의 제5 공정은, 도 6에 도시한 바와 같이, 제1 도전 배선층(5) 위에 전기적으로 절연하여 반도체 소자(7)를 고착하는 것이다.
반도체 소자(7)는 베어 칩 그대로 오버코팅 수지(8) 위에 절연성 접착 수지(25)로 다이 본드된다. 반도체 소자(7)와 그 아래의 제1 도전 배선층(5)은 오버코팅 수지(8)로 전기적으로 절연되므로, 제1 도전 배선층(5)은 반도체 소자(7) 아래에서도 자유롭게 배선할 수 있어, 다층 배선 구조를 실현할 수 있다.
또한, 반도체 소자(7)의 각 전극 패드(9)는 주변에 형성된 제1 도전 배선층(5) 일부인 본딩 패드(10)에 본딩 와이어(11)로 접속되어 있다. 반도체 소자(7)는 페이스 다운으로 실장되어도 된다(도 12 참조). 이 경우, 반도체 소자(7)의 각 전극 패드(9) 표면에 땜납볼이나 범프가 설치되고, 절연 수지 시트(1)의 표면에는 땜납볼의 위치에 대응한 부분에 본딩 패드(10)와 같은 전극이 설치된다.
와이어본딩 시의 절연 수지 시트(1)를 이용하는 장점에 대하여 진술한다.일반적으로 Au선의 와이어 본딩 시에는, 200∼300℃로 가열된다. 이 때, 도전막(3)이 얇으면, 절연 수지 시트(1)가 휘어지고, 이 상태에서 본딩 헤드를 통해 절연 수지 시트(1)가 가압되면, 절연 수지 시트(1)에 균열이 발생할 가능성이 있다. 이것은 절연 수지(2)에 필러가 혼입되면, 재료 자체가 딱딱하게 되어 유연성을 잃어버리기 때문에, 더 현저하게 나타난다. 또한, 수지는 금속과 비교하면 유연하기 때문에, Au나 Al의 본딩에서는, 가압이나 초음파의 에너지가 발산된다. 그러나, 절연 수지(2)가 얇고 또한 도전막(3) 자체가 두껍게 형성됨으로써 이들 문제를 해결할 수 있다.
본 발명의 제6 공정은, 도 7에 도시한 바와 같이 제1 도전 배선층(5) 및 반도체 소자(7)를 밀봉 수지층(13)으로 피복하는 것이다.
절연 수지 시트(1)는 몰드 장치에서 세트되어 수지 몰드를 행한다. 몰드 방법으로는 트랜스퍼 몰드, 인젝션 몰드, 도포, 딥핑 등이라도 가능하다. 그러나, 양산성을 고려하면, 트랜스퍼 몰드, 인젝션 몰드가 적합하다.
본 공정에서는, 몰드 캐비티의 하부 금형에 절연 수지 시트(1)는 편평하게 접촉될 필요가 있는데, 두꺼운 도전막(3)이 이 기능을 한다. 또한, 몰드캐비티로부터 추출한 후에도, 밀봉 수지층(13)의 수축이 완전하게 완료될 때까지, 도전막(3)에 의해 패키지의 평탄성을 유지하고 있다.
즉, 본 공정까지의 절연 수지 시트(1)의 기계적 지지의 역할은 도전막(3)에 의해 담당되고 있다.
본 발명의 제7 공정은, 도 8 및 도 9에 도시한 바와 같이, 도전막(3) 전면을에칭하여 얇게 한 후에, 원하는 패턴으로 에칭하여 제2 도전 배선층(6)을 형성하는 것이다.
도 8에 도시한 바와 같이 도전막(3)을 마스크없이 전면이 얇아지도록 에칭한다. 에칭은, 염화 제2 철 또는 염화 제2 구리를 이용한 케미컬 에칭이라도 무방하며, 도전막(3)의 두께는 당초의 70∼200㎛ 정도로부터 약 절반 두께인 35㎛ 정도까지 균일하게 얇게 한다. 이 때, 이전의 공정에서 도전막(3)에 생기는 흠집을 제거할 수 있다.
계속해서 도 9에 도시한 바와 같이, 도전막(3)은 원하는 패턴의 포토레지스트로 피복하고, 케미컬 에칭으로 제2 도전 배선층(6)을 형성한다. 제2 도전 배선층(6)은 개별로 제1 도전 배선층(5)과 관통 구멍(21)을 통해 전기적으로 접속되어 다층 배선 구조를 실현하고 있다. 또 필요에 따라, 여백 부분에서 제1 도전 배선층(5)을 교차시키기 위한 제2 도전 배선층(6)을 형성해도 된다.
본 발명의 제8 공정은, 도 10에 도시한 바와 같이 제2 도전 배선층(6)의 원하는 곳에 외부 전극(14)을 형성하는 것이다.
제2 도전 배선층(6)은 외부 전극(14)을 형성할 부분을 노출하여 용제로 녹인 에폭시 수지 등을 스크린 인쇄하여 오버코팅 수지(15)로 대부분을 피복한다. 이어서, 땜납의 리플로우 또는 땜납 크림의 스크린 인쇄에 의해 이 노출 부분에 외부 전극(14)을 동시에 형성한다.
마지막으로, 절연 수지 시트(1)에는 회로 장치가 다수 매트릭스 형상으로 형성되어 있으므로, 밀봉 수지층(13) 및 절연 수지 시트(1)를 다이싱하여 이들을 개개의 회로 장치로 분리한다.
도 11을 참조하여, 구체화된 본 발명의 제조 방법에 의한 회로 장치를 설명한다. 우선, 실선으로 도시한 패턴은 제1 도전 배선층(5)이고, 점선으로 도시한 패턴은 제2 도전 배선층(6)이다. 제1 도전 배선층(5)은 반도체 소자(7)를 둘러싸도록 본딩 패드(10)가 주변에 형성되고, 일부에서는 2단으로 배치되어 멀티패드를 갖는 반도체 소자(7)에 대응하고 있다. 본딩 패드(10)는 반도체 소자(7)가 대응하는 전극 패드(9)와 본딩 와이어(11)로 접속되고, 본딩 패드(10)로부터 파인 패턴의 제1 도전 배선층(5)이 반도체 소자(7) 아래에 다수 연장되고, ●로 도시한 관통 구멍(21)에 의해 제2 도전 배선층(6)과 접속되어 있다.
이러한 구조이면, 200 이상 패드를 갖는 반도체 소자라도, 제1 도전 배선층(5)의 파인 패턴을 이용하여 원하는 제2 도전 배선층(6)까지 다층 배선 구조로 연장할 수 있고, 제2 도전 배선층(6)에 형성된 외부 전극(14)으로부터 외부 회로에 대한 접속을 행할 수 있다.
도 12에 반도체 소자(7)는 페이스다운으로 실장된 구조를 도시한다. 도 10과 공통되는 구성 요소는 동일 부호를 붙이고 있다. 반도체 소자(7)에는 범프 전극(31)이 설치되고, 이 범프 전극(31)과 패드 전극(10)이 접속된다. 오버코팅 수지(8)와 반도체 소자(7)의 간극은 언더필 수지(32)로 충전된다. 이 구조에서는 본딩 와이어를 없앨 수 있어서, 밀봉 수지층(13)의 두께를 더 얇게 할 수 있다. 또한 외부 전극(14)은 도전막(3)을 에칭하여 그 표면을 금 또는 팔라듐 도금막(33)으로 피복한 범프 전극이라도 달성할 수 있다.
본 발명에 따르면 이하의 이점을 갖는다.
첫째, 밀봉 수지층으로 몰드할 때까지는 절연 수지 시트의 휘어짐을 도전막으로 해소할 수 있어, 반송성 등을 향상시킬 수 있다.
둘째, 절연 수지에 형성하는 관통 구멍을 탄산 가스 레이저로 형성한 후에, 제1 도전 배선층을 형성하는 도전 도금막을 형성하므로, 제2 도전 배선층과의 다층 접속과 동시에 실현할 수 있으며, 공정이 매우 간단해진다.
셋째, 제1 도전 배선층을 형성하는 도전 도금막을 얇게 형성할 수 있고, 제1 도전 배선층을 매우 파인 패턴화할 수 있다.
넷째, 밀봉 수지층 형성 시까지 절연 수지 시트의 기계적 지지를 도전막으로 행하고, 제2 도전 배선층을 형성 후에는 절연 수지 시트의 기계적 지지를 밀봉 수지층으로 행하므로, 절연 수지의 기계적인 강도는 문제되지 않으며 매우 박형의 실장 방법을 실현할 수 있다.
다섯째, 절연 수지 자체가 딱딱한 것이거나, 또는 필러가 혼입되어 딱딱해진 것이라도, 도전막으로 지지되어 있으므로, 제조 공정에서 절연 수지 시트 자체의 플랫성이 높아져, 크랙의 발생을 방지할 수 있다.
여섯째, 절연 수지 시트는 도전막이 두껍게 형성되기 때문에, 칩의 다이본딩, 와이어 본더, 반도체 소자의 밀봉을 위한 지지 기판으로서 이용할 수 있다. 또한, 절연 수지 재료 자신이 부드러운 경우라도 와이어 본딩 시의 에너지의 전반을 향상시킬 수 있어 와이어 본딩성도 향상시킬 수 있다.
일곱째, 도전막은 밀봉 수지층으로 몰드 후에 그 두께를 반감하도록 에칭되므로, 제2 도전 배선층의 파인 패턴화를 실현할 수 있고, 제1 도전 배선층과 동시에 매우 미세한 패턴의 회로 장치를 실현할 수 있다.

Claims (18)

  1. 회로 장치의 제조 방법에 있어서,
    도전막의 표면을 절연 수지로 피복한 절연 수지 시트를 준비하는 공정;
    상기 절연 수지 시트의 원하는 곳의 상기 절연 수지에 관통 구멍을 형성하여, 상기 도전막의 이면을 선택적으로 노출하는 공정;
    상기 관통 구멍 및 상기 절연 수지 표면에 도전 도금막을 형성하는 공정;
    상기 도전 도금막을 원하는 패턴으로 에칭하여 제1 도전 배선층을 형성하는 공정;
    상기 제1 도전 배선층 위에 전기적으로 절연하여 반도체 소자를 고착하는 공정;
    상기 제1 도전 배선층 및 상기 반도체 소자를 밀봉 수지층으로 피복하는 공정;
    상기 도전막 전면을 에칭하여 얇게 한 후에, 원하는 패턴으로 에칭하여 제2 도전 배선층을 형성하는 공정; 및
    상기 제2 도전 배선층의 원하는 곳에 외부 전극을 형성하는 공정
    을 포함하는 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전막 및 상기 도전 도금막은 구리로 형성되는 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 도전 도금막은 얇게 형성되어, 상기 제1 도전 배선층을 미세 패턴화하는 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 도전막은 두껍게 형성되어, 상기 밀봉 수지층으로 피복하는 공정까지 상기 도전막에 의해 기계적으로 지지하는 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 밀봉 수지층으로 피복하는 공정 후에는 상기 밀봉 수지층에 의해 기계적으로 지지하는 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 관통 구멍은 상기 절연 수지를 레이저 에칭하는 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 레이저 에칭은 탄산 가스 레이저를 이용하는 회로 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 도전 도금막은 도전 금속의 무전해 도금 및 전해 도금으로 상기 관통 구멍 및 상기 절연 수지의 표면에 형성되는 회로 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 도전 배선층을 형성한 후, 원하는 곳을 남겨 오버코팅 수지로 피복하는 회로 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 도전 배선층의 상기 오버코팅 수지로부터 노출된 곳에 금 또는 은의 도금층을 형성하는 회로 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 오버코팅 수지 위에 상기 반도체 소자를 고착하는 회로 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 반도체 소자의 전극과 상기 금 또는 은의 도금층을 본딩 와이어로 접속하는 회로 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 밀봉 수지층은 트랜스퍼 몰드로 형성되는 회로 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 도전막은 마스크없이 전면을 균일하게 에칭하여 얇게 하는 회로 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 도전 배선층의 대부분을 오버코팅 수지로 피복하는 회로 장치의 제조 방법.
  16. 제1항에 있어서,
    상기 외부 전극은 땜납의 스크린 인쇄로 땜납을 부착하고, 가열 용융하여 형성되는 회로 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 외부 전극은 땜납의 리플로우로 형성되는 회로 장치의 제조 방법.
  18. 제1항에 있어서,
    상기 외부 전극은 상기 도전막을 원하는 패턴으로 에칭하여 그 표면을 금 또는 팔라듐 도금되어 형성되는 회로 장치의 제조 방법.
KR1020020033941A 2001-06-19 2002-06-18 회로 장치의 제조 방법 KR100642194B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001185423A JP2003007917A (ja) 2001-06-19 2001-06-19 回路装置の製造方法
JPJP-P-2001-00185423 2001-06-19

Publications (2)

Publication Number Publication Date
KR20020096971A true KR20020096971A (ko) 2002-12-31
KR100642194B1 KR100642194B1 (ko) 2006-11-03

Family

ID=19025011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020033941A KR100642194B1 (ko) 2001-06-19 2002-06-18 회로 장치의 제조 방법

Country Status (5)

Country Link
US (2) US6780676B2 (ko)
JP (1) JP2003007917A (ko)
KR (1) KR100642194B1 (ko)
CN (1) CN1186808C (ko)
TW (1) TW548813B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
DE10250621B4 (de) * 2002-10-30 2004-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen verkapselter Chips und zum Erzeugen eines Stapels aus den verkapselten Chips
DE102004005586B3 (de) * 2004-02-04 2005-09-29 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2007087975A (ja) * 2005-09-16 2007-04-05 Ricoh Co Ltd 半導体装置
KR100744146B1 (ko) 2006-08-08 2007-08-01 삼성전자주식회사 연성 접속판을 이용하여 배선 기판과 칩을 연결하는 반도체패키지
US20090223700A1 (en) * 2008-03-05 2009-09-10 Honeywell International Inc. Thin flexible circuits
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
KR101350435B1 (ko) 2012-04-26 2014-01-16 하나 마이크론(주) 집적회로 소자 패키지 및 이의 제조 방법
BR112014026170A2 (pt) 2012-04-26 2017-07-18 Hana Micron Co Ltd pacotes de dispositivo de circuito integrado e métodos de fabrico de pacotes de dispositivo de circuito integrado
JP6923299B2 (ja) * 2016-09-26 2021-08-18 株式会社アムコー・テクノロジー・ジャパン 半導体装置及び半導体装置の製造方法
US20200395272A1 (en) 2019-06-11 2020-12-17 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing a semiconductor device
KR20230019650A (ko) * 2021-08-02 2023-02-09 엘지이노텍 주식회사 회로기판

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1213756A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH09129777A (ja) * 1995-10-26 1997-05-16 Dainippon Printing Co Ltd 半導体素子搭載用基板と半導体装置および転写用原版
DE19644195A1 (de) * 1996-10-24 1998-04-30 Solvay Pharm Gmbh 10,13,15-Trioxatricyclo[9.2.1.1.·9·.·6·]-pentadecanon-Derivate, Verfahren zu ihrer Herstellung und diese Verbindungen enthaltende Arzneimittel
JPH11214572A (ja) * 1998-01-28 1999-08-06 Mitsubishi Gas Chem Co Inc 金属芯入り両面金属箔張多層板の製造方法
KR20000059562A (ko) * 1999-03-05 2000-10-05 이형도 다층 플렉시블 기판
JP4190659B2 (ja) * 1999-05-21 2008-12-03 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線基板とその製造方法
JP2001135910A (ja) * 1999-11-04 2001-05-18 Mitsubishi Gas Chem Co Inc 炭酸ガスレーザーによる銅張多層板の孔あけ方法
US6746424B2 (en) * 1999-12-11 2004-06-08 Advanced Cardiovascular Systems, Inc. Shaftless balloon
US6338985B1 (en) * 2000-02-04 2002-01-15 Amkor Technology, Inc. Making chip size semiconductor packages
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法

Also Published As

Publication number Publication date
US6780676B2 (en) 2004-08-24
JP2003007917A (ja) 2003-01-10
CN1392599A (zh) 2003-01-22
CN1186808C (zh) 2005-01-26
US7141509B2 (en) 2006-11-28
TW548813B (en) 2003-08-21
US20020192857A1 (en) 2002-12-19
KR100642194B1 (ko) 2006-11-03
US20040198050A1 (en) 2004-10-07

Similar Documents

Publication Publication Date Title
US6949470B2 (en) Method for manufacturing circuit devices
KR100642194B1 (ko) 회로 장치의 제조 방법
US6989291B2 (en) Method for manufacturing circuit devices
JP2007115774A (ja) 半導体装置の製造方法
KR20020096985A (ko) 회로 장치 및 그 제조 방법
KR100644977B1 (ko) 회로 장치의 제조 방법
KR20020096972A (ko) 회로 장치의 제조 방법
US6720209B2 (en) Method for fabricating a circuit device
JP2004119727A (ja) 回路装置の製造方法
KR100658022B1 (ko) 회로 장치의 제조 방법
KR100639737B1 (ko) 회로 장치의 제조 방법
KR20030016167A (ko) 범프를 구비한 도금 도전층을 포함하는 배선 기판 및 그제조 방법
JP4073294B2 (ja) 回路装置の製造方法
JP3685724B2 (ja) 回路装置
JP2007266643A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee