JP5042297B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体チップが配線回路基板に実装された構造を有する半導体装置、とりわけ、実装された半導体チップがさらに樹脂によって封止された構造を有する半導体装置を製造する方法に関するものである。
シリコン半導体を用いたＩＣや、有機半導体を用いた有機ＥＬ素子など、種々の半導体材料にて構成される半導体素子（以下、単に「素子」とも言う）は、通常、ウェハ基板面に素子をマトリクス状に多数繰り返して形成した後、ダイシングによって個々の素子である半導体チップ（ベアチップとも呼ばれる）へと分断することによって製造される。
以下の説明では、ウェハ基板上に半導体素子が形成された段階（ダイシング前の段階）のものを「半導体ウェハ」と呼ぶ。また、半導体チップを、単に「チップ」とも呼んで説明する。
近年、チップを外部の配線回路基板に接続（実装）する方法として、該チップの電極位置に配線回路基板の導体部分を対応させて両者を接続する方法（例えば、フリップチップボンディング）が用いられるようになっている。外部の配線回路基板とは、チップと共に封止されるパッケージ用回路基板や、他の素子が多数実装される一般的な回路基板などである。
また、チップとパッケージ用回路基板との接続には、インターポーザと称される接点付きのフレキシブル配線回路基板を間に介在させる場合もある（特許文献１、２）。
前記のようなインターポーザなどのフレキシブルな配線回路基板は、そのフレキシブルな性質のために、チップ実装などの製造工程での取り扱い性は良好ではない。
よって、従来では、特許文献１、２などに示されているとおり、先ず、金属支持基板上にフレキシブルな配線回路基板を形成して適当な剛性を持った該配線回路基板とし、工程での取り扱い性を改善した状態でチップ実装を行ない、さらに、配線回路基板上のチップを樹脂で覆い封止した後で、金属支持基板を除去するといった方法が用いられている。
チップが配線回路基板に実装され、樹脂にて封止され、金属支持基板が除去された状態のものは、電極パッドが露出しただけのベアチップと比べて、外部導体（外部回路など）との接続や実装を容易とする接続用導体を備え、かつ、樹脂によってパッケージされた１つの半導体装置となっている。
尚、通常、配線回路基板は、１枚の配線回路基板上に多数（例えば、４０個〜１００個程度）のチップが実装され得るように、個々のチップのための配線回路基板が１枚の大面積のシートとなるよう多数集合したものとなっている。
従って、チップを樹脂にて封止するに際しては、図６（ａ）に示すように、大面積の配線回路基板１００上に多数実装されたチップ２００に対して液状の樹脂３００を滴下し、図６（ｂ）に示すように、成形型（上型４００と下型４１０とを含む）によって加圧と加熱とを行ない、樹脂を硬化させて封止を完了する。大面積の配線回路基板１００上において多数のチップが一体的に樹脂封止された状態のものは、その後、金属製支持体層１１０が除去され、個々の半導体装置へと分断される。
特開２０００−３４９１９８号公報 特開２００１−４４５８９号公報 米国特許公報ＵＳ ７２０２１０７ Ｂ２
本発明者等が、上記のような従来のフレキシブルな配線回路基板へのチップ実装〜樹脂封止〜金属製支持体層の除去の工程について検討したところ、前記工程中に、非常に手間がかかる２つの加工が存在していることを見出した。
その２つの加工のうちの１つは、図６（ａ）、（ｂ）に示すような、液状樹脂を型内で硬化させる封止加工であって、液状樹脂を取り扱うために、該液状樹脂の供給や、封止における樹脂量や品質の管理が煩雑であり、これらの変動によって成形品位のばらつきが起き易い。また、樹脂供給系のメンテナンス作業に手間がかかるなどの問題がある。
また、液状樹脂による封止加工では、滴下された樹脂が型内で加圧され細部に行きわたる際に、液状樹脂が横方向へ流れるため、素子に大きな横方向の力が作用する場合があり、それによって素子の位置がずれ、素子と配線回路基板との接続が破壊されるといった問題もあることがわかった。
前記２つの加工のうちの他の１つは、樹脂封止の後で金属支持基板を除去する加工であって、金属支持基板と配線回路基板とが一体不可分な積層体として形成されているために、金属支持基板を除去する手段としてエッチングを用いなければならない。このようなエッチングによる金属支持基板の除去は、従来では当然の加工として特に問題にはされていなかったが、レジストの付与、エッチング液への浸漬、レジストの除去、洗浄など、製造工程が煩雑であり、製造コストを高くしている。また、金属支持基板が消失するので、該金属支持基板を再利用することができないことも問題である。
本発明の課題は、本発明者等が着目した上記問題を解消し、フレキシブルな配線回路基板上にチップを実装しかつ樹脂封止し半導体装置とするまでの製造工程全体をより簡略化することにある。
本発明者等は、上記課題を解決すべく鋭意研究を行なった結果、先ず、配線回路基板に金属製支持体層を剥離可能に付与しておき、即ち、金属製支持体層上に、配線回路基板を該金属製支持体層から剥離可能に形成しておき、さらに、樹脂封止においては、液状樹脂を用いず、シート状樹脂組成物を用いて封止を行なえば、樹脂封止の作業が簡単になり、その後の金属製支持体層の除去も簡単な剥離作業によって行うことができ、加工工程全体を大きく簡略化し得ることを見出し、本発明を完成させた。
即ち、本発明は、次の特徴を有するものである。
（１）半導体チップが配線回路基板上に実装されかつ樹脂封止された構造を有する半導体装置の製造方法であって、
半導体チップの電極に接続し得る接続用導体部を持った配線回路基板を、金属製支持体層上に、該金属製支持体層から剥離可能となるように、かつ、接続用導体部が該配線回路基板の上面側に位置するように形成する工程と、
前記配線回路基板の接続用導体部と半導体チップの電極とを接続して、該配線回路基板に半導体チップを実装する工程と、
前記配線回路基板に実装された半導体チップ上に封止用樹脂組成物からなるシート状樹脂組成物を配置し加熱することによって、封止用樹脂組成物によって半導体チップを封止する工程と、
前記封止の後、金属製支持体層を配線回路基板から剥離する工程とを、
有することを特微とする、前記半導体装置の製造方法。
（２）金属製支持体層と配線回路基板との間に剥離層が形成されており、それによって、金属製支持体層から配線回路基板が剥離可能となっている、上記（１）記載の製造方法。
（３）剥離層が、
（Ｉ）ポリイミドからなる層、または、
（II）金属、金属酸化物、無機酸化物から選ばれる１つの材料からなる層
である、上記（２）記載の製造方法。
先ず、本発明の製造方法によれば、樹脂封止の工程では、樹脂材料の供給がシート状物の簡単な供給となり、また、金属製支持体層の除去工程では、シート状物のままでの剥離となるため、工程全体が大きく簡略化され、製造コストを低減することができる。
とりわけ、シート状樹脂組成物は、固形のシートであるから、工程における樹脂組成物の取り扱いや型内への送り込みもシートであるため容易であり、また、予め決定された所定の厚さにてシートが供給されるため、成形装置内で樹脂を計量する必要がない。また、シート中にボイド等が含まれていないため、ボイドを含まない成型物が容易に得られる。
さらに、シート状樹脂組成物による樹脂封止では、該シート状樹脂組成物が最初から全ての素子を均等に覆うように配置されるので、樹脂組成物が横方向に流れることが少なく、よって、チップが横方向にずれるといった問題も抑制される。
また、金属製支持体層の除去工程においても、金属箔のまま剥がすといった簡単な加工になることに加え、剥がした金属製支持体層を再利用することも可能になり、製造コストを低減することができる。
本発明の製造方法を説明するために、各工程で形成されていく半導体装置の各部の様子を模式的に示した断面図である。ハッチングは、領域を区別するために適宜加えている（他の図も、同様である）。 図１において、１つのチップが配線回路基板に実装される様子を、拡大して詳細に示した図である。配線回路基板の内部構造は、種々のバリエーションの中の一例である。 本発明によって形成される配線回路基板の内部構造、導体の接続構造の他の態様例を示す図である。 配線回路基板の内部構造の一例をより詳しく示す模式図である。同図では、１つのチップの１つの電極に接続するための１つの接続用導体部と、それに裏面で対応する１つの外部接続用導体部だけを拡大して描いている。図５も同様である。 配線回路基板の形成手順の一例を示す図である。 従来の樹脂封止加工を模式的に示す図である。
以下に、具体例に沿って、本発明による製造方法を説明する。尚、本発明で用いている「上面」、「下面」など、上下を示す語句は、あくまで層の位置関係を説明するためのものであって、配線回路層や半導体装置の実際の上下の姿勢を限定するものではない。
図１は、本発明による製造方法を説明するために、各工程で形成されていく製品の様子を模式的に示した図である。同図における配線回路基板２は、半導体チップ３の電極に接続し得る接続用導体部を上面側に持っており、内部に導体層が設けられた積層構造となっているが、その構造の詳細は図２を用いて後述する。
当該製造方法は、先ず、該配線回路基板２を、金属製支持体層１の上に、該支持体層から剥離可能となるように形成する。同図の例では、剥離層５を介在させることによって、剥離可能な積層状態となっている。剥離層については後述する。
次に、図１（ａ）に示すように、配線回路基板２の接続用導体部と半導体チップ３の電極（図示せず）とを接続して、該配線回路基板に半導体チップを実装する。
次に、図１（ｂ）に示すように、配線回路基板に実装された半導体チップ上に封止用樹脂組成物からなるシート状樹脂組成物Ｔを配置し加熱することによって（必要に応じて加圧をも行って）、図１（ｃ）に示すように、前記シート状樹脂組成物Ｔの材料である封止用樹脂組成物ｔによって半導体チップを封止する。
前記封止の後、図１（ｄ）に示すように、金属製支持体層１を配線回路基板２から剥離する。このとき、図１の態様では、金属製支持体層１と剥離層５とが一体となって、シート状を呈したまま、配線回路基板２から剥離する。
以上の加工工程を有することによって、発明の効果の説明で述べたとおり、チップ実装の後の樹脂封止の工程と、金属製支持体層の剥離の工程とが大きく簡略化され、製造コストを低減することができる。
本発明の製造方法では、図１に示すように、多数のチップを実装し得るように配線回路基板を製造しておき、一枚のシート状樹脂組成物Ｔによってそれらチップを一括して覆い、樹脂組成物ｔによって封止した構造とし、金属製支持体層１を剥離した後、図１（ｅ）のように、下面に露出する導体部分（後述）にバンプ（ハンダボールをも含む）４を形成し、図１（ｆ）のように、個々の半導体装置Ｓへと分断するのが好ましい態様である。
図１の例では、説明のために３つのチップを描いているが、実際の製造では、１枚に集合した配線回路基板上に実装し得るチップの数は、４０〜１００程度であり、その配置パターンは、分断加工が容易なように、行列状の配置パターンとするのが好ましい。
配線回路基板２は、図２（ａ）に断面を拡大して示すように、接続対象である半導体チップ３の電極３１に接続し得る接続用導体部２１を持っている。図２の例では、接続用導体部２１は、半導体チップ３の電極３１を直接的に接続し得るように（即ち、ベアチップ実装が可能なように）、上面（即ち、金属製支持体層１の側の面とは反対側の面）に露出している。
実際の製造工程では、接続用導体部２１が露出している面を、さらに剥離ライナーで覆い、半導体チップとの接続に臨んで該剥離ライナーを剥がして用いてもよい。
図２（ａ）では、接続用導体部２１や電極３１などを実際よりも大きく突き出しているように描いているが、これは位置を明確に示すためである。また、同図では、説明のために１つのチップに２つ電極があるように描いているが、実際には、数個〜数万個など、チップの規模や集積度によって電極の数は様々であり、チップの電極面を見たときの電極の配置パターンも様々である。
チップの電極は、平坦な金属導体パッドである場合や、その上に、金スタッドバンプやアンダーバンプメタル（ＵＢＭ）などが形成される場合もある。該ＵＢＭとしては、無電解めっきにより形成されるＮｉ／Ａｕ層（Ｎｉが下地側である。他も同様であり、積層の下地側を先に記載している）や、スパッタリング法によるＴｉ／Ｃｕ層、Ｔｉ／Ｗ／Ｃｕ層、Ｔｉ／Ｎｉ／Ｃｕ層などが挙げられる。
図２では、配線回路基板２に１つのチップが実装される状態を拡大して描いているが、上記したように、配線回路基板は、多数のチップが実装できるものであってよく、そのままアレイとして、または、個々の半導体装置へと分断し得るものであってよい。
次に、図１（ａ）、または、図２（ｂ）に示すように、金属製支持体層１の上に形成された配線回路基板２に対して、半導体チップ３を実装する（実装工程）。この実装工程において、配線回路基板２の接続用導体部２１と、チップ３の電極３１とが接続される。
尚、図２（ｂ）では、実装後の接続用導体部２１、電極３１のそれぞれの突起を省略して描いている。実際の工程においても、半導体チップ３と配線回路基板２とは加圧によって隙間無く密着する。
本発明でいう半導体素子は、配線回路基板に実装し接続し得る素子構造を有するものであればよく、例えば、単一の発光素子のような単純な構造のものやそれを集合させたアレイ、有機半導体素子、ＩＣ、種々の演算回路を集積したプロセッサ、メモリー、フォトセンサー、イメージセンサーなどの従来公知の素子の他、マルチチップモジュール、ＭＥＭＳ（Micro Electro Mechanical Systems；機械要素部品、センサー、アクチュエータ、電子回路などを基板上に集積化したデバイス）などが挙げられる。
半導体素子を形成するためのウェハ基板は、シリコンなどの半導体結晶基板の他、絶縁性の結晶基板、ガラス基板、有機化合物からなる基板など、半導体素子のためのあらゆる基板であってよい。これらの基板のなかでも、最も汎用的なものはシリコン結晶基板（シリコンウェハ）である。
また、半導体素子は、半導体ウェハの段階で再配線層が形成されたものであってもよく、また、素子の基板を貫通するスルーホールビア（導通路）が形成されて、チップ本来の電極とは反対側の面（素子の基板の裏面）まで電極が延伸している態様であってもよい。
配線回路基板は、半導体チップが実装されることによって、外部導体への接続に介在するインターポーザまたは再配線層として機能するものであってもよい。
また、上記のように、素子の基板にスルーホールビア（導通路）が設けられ、半導体チップの電極が裏面側へと連絡し得る構造となっている場合には、配線回路基板の接続用導体部を該スルーホールビアの端子に接続してもよい。また、その場合には、配線回路基板を、チップ側において、チップの電極とスルーホールビアとを接続するために用いてもよ
く、裏面側およびチップ側の両方に配線回路基板を積層してもよい。
チップの電極と配線回路基板の接続用導体部との接続は、ワイヤーボンディングであってもよいが、フリップチップ実装などのように、チップの電極を接続用導体部に直接的に接合する実装態様が好ましい。
フリップチップ実装の場合の接合方法としては、公知の方法を用いることができ、例えば、Ａｕ−Ａｕ接合、Ａｕスタッドバンプ−はんだ接合、はんだバンプ接合、Ａｇペーストを用いた接合、ＡＣＦ（異方導電性フィルム）やＮＣＦ（非導電性フィルム）を用いた接合が挙げられる。ファインピッチに対応するために、Ａｕスタッドバンプ−はんだ接合が好適に用いられる。また、チップと当該配線回路基板との間に、バンプ高さなどの為に間隙が生じる場合には、アンダーフィル材料などを充填してもよい。
上記したように、配線回路基板は、ダイシングを前提として、複数のチップを実装し得るよう、個々のチップに対応した配線回路基板が１つの平面内に必要数だけ並んで連なり、大面積の配線回路基板となった態様（単品のシート状、ロールから送りだされた帯状の態様など）が量産的であり好ましい。また、チップを多段に積み重ねた態様がパッケージの高密度化には好ましい。また、配線回路基板は複数のチップを実装して１つの半導体装置となるものであってもよい。
配線回路基板の内部構造、導体の接続構造は、特に限定はされないが、有用な基本構造としては、図２（ａ）に示すように、絶縁層の一方の面にチップの電極との接続のための接続用導体部２１を有し、他方の面に外部の導体（当該半導体装置を実装すべき外部回路のパッド等）との接続のための外部接続用導体部が形成され、これらが該絶縁層内に設けられた導体層を通じて互いに接続された構造が挙げられる。
このような典型的な構造例以外に、例えば、図３（ａ）に示すように、特定の接続用導体部２１ａ、２１ｂ同士が互いに接続された構造や、逆に、１つの接続用導体部が複数の外部接続用導体部と接続された構造（図示せず）、また、図３（ｂ）に示すように、特定の接続用導体部２１ａ、２１ｂ同士が層内で互いに接続されているだけで、下面の外部接続用導体部とは接続されていない構造など、その接続構造のパターンは用途に応じて自由に変更し、組合せてよい。
配線回路基板内の配線（層内を横方向に延びる導体層）は、図２、図３、図４（ａ）に示すように単層であってもよいし、図４（ｂ）に示すように多層であってもよい。
図４は、配線回路層の内部構造の例をより詳しく示す模式図である。
図４（ａ）に示す例では、絶縁層２０の内部に導体層２３が所定の接続パターンにて形成されており、該導体層２３から素子側へ延びた導通路（金属柱）２４の先端部が接続用導体部２１となっており、逆に、該導体層２３から金属製支持体層側へ延びた導通路（金属柱）２５の先端部が外部接続用導体部２２となっている。図の例では、それぞれの導通路の先端部には、電気的な接続をより好ましく行い耐食性を高めるための金属膜が形成されている。
図４（ｂ）に示す例では、絶縁層２０の内部に、素子側の導体層２６と、金属製支持体層側の導体層２７とが、上下２段に分離した状態にて設けられている。素子側の導体層２６は、絶縁層内に埋没しており（図の例では、接着剤層２０ｂによって覆われている）、金属製支持体層側の導体層２７は、図の例では、剥離層５に直接隣接して設けられている。これら導体層２６、２７は、それらの間の所定位置に設けられた導通路２８によって互いに接続されている。接着剤層２０ｂの上面には、所定の位置に開口が設けられて導体層２６が露出しており、その開口内の露出部分が、素子との接続用導体部２１となっている。一方、図の例では、金属製支持体層側の導体層２７の下面は、全面的に絶縁層の下面に露出しており、金属製支持体層１の下面の所定位置に開口（貫通孔ｈ）が設けられ、剥離層５が除去されて、導体層２７の下面が露出しており、その開口内の露出部分が、外部接続用導体部２２となっている。それぞれの開口内の露出部分は、単に導体層が露出しただ
けの態様であってもよいが、図の例では、電気的な接続をより好ましく行い耐食性を高めるための金属膜が各露出部分の表面に形成されている。
前記した金属膜の形成方法はメッキが好ましく、該金属膜の材料としては、銅、金、銀、白金、鉛、錫、ニッケル、コバルト、インジウム、ロジウム、クロム、タングステン、ルテニウムなどの単独金属、またはこれら２種類以上からなる合金などが挙げられる。これらの中でも好ましい材料としては、金、錫、ニッケルなどが挙げられ、下地層をＮｉとし、表層をＡｕとする２層構造などが好ましい金属膜の態様として挙げられる。
また、図４（ａ）、（ｂ）に示すように、金属製支持体層に対して、外部接続用導体部２２の位置に開口（貫通孔ｈ）を設けることによって、外部接続用導体部２２の先端部を絶縁層２０ａの下面から突起させることが可能となっている。
配線回路層の絶縁層２０は、同一のポリマーからなる単一層であってもよいが、図４（ａ）、（ｂ）に示すように、金属製支持体層側のベース絶縁層２０ａと、素子に接着するための接着剤層２０ｂとを有する積層構造であってもよい。また、素子の電極と配線回路基板の接続用導体部との接合によって、両者が充分な機械的強度にて一体化する場合は、接着剤層を省略し、接着性の無い公知の絶縁層であってもよい。
ベース絶縁層の材料としては、特に限定はされないが、例えば、ポリイミド樹脂、アクリル樹脂、ポリエーテルニトリル樹脂、ポリエーテルスルホン樹脂、エポキシ樹脂、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリ塩化ビニル樹脂などの公知の合成樹脂や、それらの樹脂と、合成繊維布、ガラス布、ガラス不織布、並びに、ＴｉＯ2 、ＳｉＯ2 、ＺｒＯ2 や鉱物、粘土などの微粒子との複合した樹脂などが挙げられる。特に、金属製支持体層を剥離した後、より薄く、より大きな機械的強度を有し、より好ましい電気的特性（絶縁特性など）を有するフレキシブルな絶縁層となる点からは、ポリイミド樹脂、エポキシ樹脂、ガラス布複合エポキシ樹脂が好ましい材料として挙げられる。
ベース絶縁層の厚さは、３〜５０μｍが好ましい。
接着剤層の材料としては、特に限定はされないが、ポリスルホン、ポリエーテルスルホン、ポリヒダントイン、ポリエーテルイミド、ポリエステル、ポリイミドシロキサン、シロキサン変性ポリアミドイミドなどの熱可塑性樹脂、エポキシ系樹脂、アクリル系樹脂、シリコーン系樹脂、ポリイミド樹脂などが好ましいものとして挙げられ、これらをブレンドして用いてもよい。
尚、エポキシ系樹脂としては、特に限定はされないが、熱可塑性樹脂またはゴムまたはエラストマーなどとブレンドしたエポキシ樹脂や、シリカハイブリッド、ナノ粒子分散型エポキシ樹脂などが挙げられる。
また、アクリル系樹脂としては、特に限定はされないが、例えば、エポキシアクリレート、ウレタンアクリレート、シリコーンアクリレートなどが挙げられる。
接着剤層の厚さは、１〜１００μｍが好ましい。
金属製支持体層上に配線回路基板を形成する方法には、セミアディティブ法や、サブトラクティブ法など、従来公知の回路基板やインターポーザの製造技術を適用してもよい。
金属製支持体層上に配線回路基板を形成することにより、製造工程中、寸法安定性が良好となり、また、薄い配線回路基板の取り扱い性が良好となる。
セミアディティブ法によって配線回路基板内に導体層や導通路を形成する場合には、導体層および導通路となるべき部分の壁面に金属材料を良好に堆積させるための種膜（金属薄膜）を予めスパッタリングによって形成しておくことが好ましい。そのような種膜の材料としては、例えば、銅、金、銀、白金、鉛、錫、ニッケル、コバルト、インジウム、ロジウム、クロム、タングステン、ルテニウムなどの単独金属、またはこれら２種類以上からなる合金などが用いられる。
図４に示す導体層２３、２６、２７および導通路２４、２５、２８の材料としては、例えば、銅、金、銀、白金、鉛、錫、ニッケル、コバルト、インジウム、ロジウム、クロム、タングステン、ルテニウムなどから選ばれる単独金属や、または、これらを成分とする合金（例えば、はんだ、ニッケル−錫、金−コバルトなど）が挙げられる。これらのなかでも、電解メッキまたは無電解メッキ可能な金属が好ましく用いられる。導体層の回路パターンの形成容易性、および、電気的特性が優れている点からは、銅が好ましい材料として挙げられる。
導体層２３の厚さは、特に限定はされないが、１〜５０μｍの範囲で適宜選択すればよい。また、導通路２４、２５は円柱状が好ましい形状であって、その直径は５〜５００μｍ、好ましくは、５〜３００μｍである。
金属製支持体層の材料は、特に限定はされないが、銅または、銅を主体とする銅合金、ニッケルまたはニッケルを主体とするニッケル合金、ニッケルと鉄を主な成分とする合金、ステンレス（ＳＵＳ３０４やＳＵＳ４０３）などが好ましい材料として挙げられる。
半導体チップとの線膨張係数の差を小さくするために、ニッケルと鉄を主な成分とする合金（例えば、４２アロイ）を用いることが好ましい。
金属製支持体層の厚さは、材料の剛性にもよるが、１０〜２００μｍ程度が好ましく、２０〜８０μｍ程度がより好ましい。
金属製支持体層の厚さが１０μｍを下回ると、該金属製支持体層に折れやシワが生じやすくなり、ロールプロセスでの取り扱い性が低下する。また、金属製支持体層の厚さが２００μｍを上回ると、その剛性によって巻き径が大きくなり、ロールプロセスでの取り扱いが困難となり、エッチングによる加工も困難となる。
金属製支持体層と配線回路基板とをよりスムーズに剥離するためには、両者の間に剥離層を介在させる構造が好ましい。剥離層は、配線回路基板からは容易に剥離し、金属製支持体層からは剥離し難いように形成し、該剥離層が金属製支持体層と一体的に配線回路基板から剥がれるようにすることが好ましい。
剥離層の材料としては、有機物（シリコーン樹脂、ポリイミドなど）、無機物（金属、金属酸化物、無機酸化物など）が挙げられる。前記無機物としては、Ａｇ、Ｔｉ、Ｗ、Ｎｉ、ＳｉＯ2 などが例示される。
配線回路基板の製造工程や、チップを配線回路基板に実装する際の高熱条件を考慮すると、シリコーン樹脂は劣化する場合があるので、ポリイミドや前記無機物がより好ましい材料である。
剥離層をポリイミド層とする場合、その厚さは０．１〜１０μｍが好ましく、配線回路基板全体の反りを防止するためには、０．１〜５μｍがより好ましい。
剥離層を前記無機物からなる層とする場合、その厚さは、１〜１００ｎｍが好ましく、配線回路基板全体の反りを防止するためには、１〜５０ｎｍがより好ましい。
剥離層を、ポリイミド層とする場合の該層の形成方法としては、溶液を塗工する方法、電着法やＣＶＤ法によって堆積させる方法、または、別途形成したポリイミドフィルムをラミネートする方法などが挙げられる。また、剥離層を、金属、金属酸化物、無機酸化物などの無機物からなる層とする場合の該層の形成方法としては、電解めっき法、真空蒸着法、スパッタリング法などが挙げられる。
シート状樹脂組成物を構成する樹脂組成物は、チップの封止に利用可能なものであればよく、特に限定するものではないが、例えば、下記のＡ成分〜Ｅ成分を含有するエポキシ樹脂組成物が好ましいものとして挙げられ、これを、シート状に作製して用いることができる。
Ａ成分：エポキシ樹脂
Ｂ成分：フェノール樹脂
Ｃ成分：エラストマー
Ｄ成分：無機質充填剤
Ｅ成分：硬化促進剤
上記Ａ成分のエポキシ樹脂としては、特に限定されるものではなく、例えば、ジシクロペンタジエン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビフェニル型エポキシ樹脂、トリスヒドロキシフェニルメタン型エポキシ樹脂等の各種エポキシ樹脂を用いることができる。これらエポキシ樹脂は単独で用いてもよいし２種以上併用してもよい。中でも、硬化前の柔軟性と、凹凸への追従性の観点から、液状ビスフェノールＡ型エポキシ樹脂が好ましい。
上記Ｂ成分のフェノール樹脂としては、上記Ａ成分のエポキシ樹脂との間で硬化反応を生起するものであれば特に限定するものではないが、例えば、ジシクロペンタジエン型フェノール樹脂、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールアラルキル樹脂等が用いられる。これらフェノール樹脂は単独で用いてもよいし２種以上併用してもよい。そして、上記フェノール樹脂としては、水酸基当量が７０〜２５０、軟化点が５０〜１１０℃のものを用いることが好ましく、中でも、硬化反応性が高いという観点から、フェノールノボラック樹脂が好適に用いられる。
Ａ成分のエポキシ樹脂と、Ｂ成分のフェノール樹脂との配合割合は、一般的には、エポキシ樹脂（Ａ成分）中のエポキシ基１当量に対して、フェノール樹脂（Ｂ成分）中の水酸基の合計が０．７〜１．５当量となるように配合することが好ましい。より好ましくは０．９〜１．２当量である。
Ａ成分およびＢ成分とともに用いられるＣ成分のエラストマーは、エポキシ樹脂組成物に柔軟性および可撓性を付与するものであり、このような作用を奏するものであれば特にその構造を制限するものではないが、例えば、次のようなゴム質重合体があげられる。即ち、ポリアクリル酸エステル等の各種アクリルエステル共重合体、ブタジエンゴム、スチレン−ブタジエンゴム（ＳＢＲ）、エチレン−酢酸ビニルコポリマー（ＥＶＡ）、イソプレンゴム、アクリロニトリルゴム等からなる重合体があげられる。これらは単独でもしくは２種以上併せて用いられる。
上記Ｃ成分のエラストマーの含有量としては、柔軟性および可撓性を付与するという観点から、エポキシ樹脂組成物の全有機成分中の３〜７０重量％の範囲に設定することが好ましく、より好ましくは全有機成分中５〜３０重量％である。
Ｃ成分のエラストマーの含有量が下限値未満では、所望の柔軟性や可撓性を付与することが困難となり、封止用のシート状樹脂組成物として取り扱い作業性が低下する傾向を示し、逆に含有量が上限値を超えると、硬化後の弾性率が低下して、成形物とした際の強度が不足する傾向がみられる。
上記Ａ成分〜Ｃ成分とともに用いられるＤ成分の無機質充填剤としては、特に限定されるものではなく従来公知の各種充填剤が用いられる。例えば、石英ガラス粉末、タルク、シリカ粉末（溶融シリカ粉末や結晶性シリカ粉末等）、アルミナ粉末、窒化アルミニウム、窒化珪素粉末等が挙げられる。これらは単独でもしくは２種以上併せて用いられる。中でも、得られる硬化物の線膨張係数の低減できるという点から、上記シリカ粉末を用いることが好ましく、上記シリカ粉末の中でも溶融シリカ粉末を用いることが、高充填性および高流動性という点から特に好ましい。上記溶融シリカ粉末としては、球状溶融シリカ粉末、破砕溶融シリカ粉末があげられるが、流動性という観点から、球状溶融シリカ粉末を用いることが特に好ましい。中でも、平均粒径が０．２〜３０μｍの範囲のものを用いることが好ましく、特に好ましくは０．５〜１５μｍの範囲のものを用いることである。
上記Ｄ成分の無機質充填剤の含有量は、エポキシ樹脂組成物全体の６０〜９５重量％の範囲に設定することが好ましく、特に好ましくは７５〜９０重量％である。
上記Ａ成分〜Ｄ成分とともに用いられるＥ成分の硬化促進剤としては、上記エポキシ樹脂（Ａ成分）とフェノール樹脂（Ｂ成分）との硬化反応を促進させることができるものであれば特に限定するものではなく、従来公知の各種硬化促進剤があげられ、リン系硬化促進剤、アミン系硬化促進剤、イミダゾール系硬化促進剤等の、既存の硬化促進剤を用いることができるが、特にイミダゾール系硬化促進剤を用いることにより、硬化性に優れた熱硬化型のシート状樹脂組成物を得ることができ好ましい。そして、該シート状樹脂組成物の使用においては、作業性および品質安定性の観点から、常温にて長期間保存できることが好ましく、このような特性が得られるＥ成分の硬化促進剤としては、例えば、２−フェニル−４，５−ジヒドロキシメチルイミダゾールなどが好ましく用いられる。
上記Ｅ成分の硬化促進剤の含有量は、エポキシ樹脂組成物全体の０．１〜５重量％の範囲に設定することが好ましく、さらに好ましくは０．３〜３重量％であり、特に好ましくは０．５〜２重量％である。
なお、本発明において、上記エポキシ樹脂組成物には、上記Ａ成分〜Ｅ成分以外に必要に応じて、難燃剤、カーボンブラックをはじめとする顔料等の他の添加剤を適宜配合することができる。
上記難燃剤としては、例えば、有機リン化合物、酸化アンチモン、水酸化アルミニウムや水酸化マグネシウム等の金属水酸化物等があげられる。これらは単独でもしくは２種以上併せて用いられる。
本発明において用いられるシート状樹脂組成物の好ましい例であるシート状エポキシ樹脂組成物は、例えば、次のようにして製造することができる。
先ず、各配合成分を混合することによりエポキシ樹脂組成物を調製するが、各配合成分が均一に分散混合される方法であれば特に限定するものではない。
次に、必要に応じて各配合成分を溶剤等に溶解しワニス塗工により製膜する。あるいは、各配合成分を直接ニーダー等で混練することにより固形樹脂を調製し、このようにして得られた固形樹脂をシート状に押し出して製膜形成してもよい。中でも、簡便に均一な厚さのシートを得ることができるという点から、上記ワニス塗工法が好適に用いられる。
上記ワニス塗工法によるシート状エポキシ樹脂組成物の作製について述べる。
上記Ａ成分〜Ｅ成分および必要に応じて他の添加剤を常法に準じて適宜混合し、有機溶剤に均一に溶解あるいは分散させ、ワニスを調製する。ついで、上記ワニスをポリエステルフィルム等の基材上に塗布し乾燥させ、ポリエステルフィルム等のフィルムで貼り合わせ、シート状エポキシ樹脂組成物を巻き取る。
上記有機溶剤としては、特に限定するものではなく従来公知の各種有機溶剤、例えば、メチルエチルケトン、アセトン、ジオキサン、ジエチルケトン、トルエン、酢酸エチル等があげられる。これらは単独でもしくは２種以上併せて用いられる。また、有機溶剤における濃度は、通常、３０〜６０重量％の範囲とすることが好ましい。
有機溶剤乾燥後のシート状エポキシ樹脂組成物の厚さは、特に制限されるものではないが、厚さの均一性と残存溶剤量の観点から、通常、５〜１００μｍに設定することが好ましく、より好ましくは２０〜７０μｍである。このようにして得られたシート状エポキシ樹脂組成物は、封止成型の際により多くの樹脂量が必要な場合など、必要に応じて所望の厚さとなるように積層して使用してもよい。即ち、シート状エポキシ樹脂組成物は、単層構造にて使用に供してもよいし、２層以上の多層構造に積層してなる積層体として使用に供してもよい。
実際のチップの封止工程において必要なシート状エポキシ樹脂組成物の厚さは、チップの大きさ、型内に配置される配線回路基板の大きさ、該基板上のチップの実装密度、チップを覆う樹脂層の厚さをどの程度とするかなどによっても異なるが、概ね２００〜１０００μｍ程度、とりわけ４００〜８００μｍが、一般的なチップの封止には有用な厚さである。
上記シート状エポキシ樹脂組成物の加熱硬化条件としては、一般に、１２０〜１９０℃の温度範囲、１〜６０分の加熱時間、０．１〜１０ＭＰａの圧力にて行なわれる。
他の封止用樹脂組成物からなるシート状樹脂組成物の場合にも、それぞれの材料に応じた加熱温度、加熱時間、加圧力を採用すればよい。
シート成型用金型については、封止後のパッケージの外形寸法を与えることができるものであれば、どの様なものであってもよいが、一般的には既存の圧縮成型用金型等を用いることができる。
金型内にチップを実装した基板を配置し、さらに、チップ上にシート状エポキシ樹脂組成物を載せ、金型が設置されているチャンバー内を減圧状態とした後に、前記条件にて加圧、成型を行う。
図１に示すように、配線回路基板が、ダイシング等による分断を前提とした大面積のものであって、その上に複数のチップが整列的に実装されている場合には、剥離工程の後に、分断工程が加えられて、個々の半導体装置となる。
金属製支持体層の剥離によって露出した配線回路基板の下面には、面内に外部接続用導体部が含まれているが、その外部接続用導体部の表面に対して、図１（ｅ）に示すように、バンプやハンダボールを付与する加工を施してもよい。
以下、実際の製造例を挙げて、本発明の製造方法をより具体的かつ詳細に説明する。
実施例１
本実施例では、図５に示すように、ステンレス（ＳＵＳ４０３）からなる金属製支持体層１の上に、チタンからなる剥離層５を形成し、その上に半導体チップにとって再配線層となる配線回路基板２０を形成し、チップとの接続を行ない、シート状エポキシ樹脂組成物を用いて封止した。
配線回路基板は、その面上に、半導体チップを（４×１１）行列状の配置にて実装し得るよう、同じ形状の実装領域が繰り返しパターンにて面上に並んだものである。
半導体チップは、外周形状が一辺１０ｍｍの正方形であって、電極パッドの数が２４０個、各パッドは直径８０μｍの円形であって、各パッド上には直径６０μｍの金バンプが形成されている。
〔剥離層の形成〕
図５（ａ）に示すように、金属製支持体層１として、厚さ２５μｍのＳＵＳ３０４からなる箔を用い、その上に、チタン（Ｔｉ）をターゲットとするスパッタリングによって、厚さ１００ｎｍのチタン層を剥離層として全面に形成した。
〔ベース絶縁層の形成、接点用の金属膜の形成〕
図５（ｂ）に示すように、感光性ポリアミック酸（３，４’，３，４’−ビフェニルテトラカルボン酸二無水物と、４，４’−ジアミノジフェニルエーテル、パラフェニレンジアミンとを反応させて得たもので、感光剤を含有する）を用いて、ポリイミド層（ベース絶縁層）２０ａを形成した。また、外部接続用導体部を形成すべき位置には、開口ｈ１を形成した。該開口の底には剥離層５が露出している。ベース絶縁層の厚さは１０μｍ、開口形状は円形であり、直径１００μｍである。
そして、開口ｈ１内に露出している剥離層５の表面に、電解めっきにより、厚さ０．５μｍの金層２１２、厚さ２μｍのニッケル層２１１を順次形成した。これによって、金属製支持体層を剥離層と共に除去すると、金層２１２が外界に露出することになる。
〔種膜、下側の導通路、導体層の形成〕
図５（ｃ）に示すように、クロム、銅の順にスパッタリングを施して、種膜（クロム層の厚さ５０ｎｍ、銅層の厚さ１００ｎｍ）２３ａを形成し、電解銅めっきにより、所定の配線パターンとされた厚さ１０μｍの導体層２３、導通路２５を形成した。その後、導体層２３の無い部分の種膜を除去した。
図５（ｄ）に示すように、導体層２３の上をめっきレジストｒ１にて覆い（導通路を形成すべき部分は除く）、かつ、金属製支持体層１の下面を全面的にレジストｒ２にて覆い、半田めっきにより、直径８０μｍ、高さ１５μｍの導通路２４を形成した。この導通路の上端部が、半導体チップの電極と接続するための端子となる。
〔接着剤層の形成〕
図５（ｅ）に示すように、めっきレジストｒ１、ｒ２を除去し、露出した導体層２３および導通路２４を埋没させるように、エポキシおよびポリイミドを主成分とする接着剤層２０ｂを形成し、導通路２４の上端面が端子部として接着層上面に露出するように、該接着層をアルカリ性溶液にてエッチングした。
〔実装工程〕
上記で得た配線回路基板（金属製支持体層が剥離可能に付いたもの）の全ての実装領域に、図１（ａ）に示すように、チップを実装した。
イーヴィグループ社製のアライナー、ボンディング装置を用いて、アライメントを行い、真空度３Ｐａ、温度３００℃、圧力１．５ｇ／バンプの圧力にて、チップを実装した後、１８０℃にて２時間、接着剤層のエージングを行った。
〔シート状エポキシ樹脂組成物の形成〕
実施例に用いたシート状エポキシ樹脂組成物を、以下のように形成した。
先ず、下記に示す各成分を、下記混合比率にて混合して、シート塗工用ワニスを作製した。
エポキシ樹脂ａ：ビスフェノールＡ型エポキシ樹脂（ジャパンエポキシレジン社製、ＥＰＯＮ８２５）、８．２重量部
フェノール樹脂：ノボラック型フェノール樹脂（明和高分子社製、ＮＤ−５６４）、５．０重量部
アクリル樹脂：アクリル共重合体（ナガセケムテックス社製、テイサンレジン ＳＧ−Ｐ３）、１．５重量部
硬化促進剤：２−フェニル−４，５−ジヒドロキシメチルイミダゾール（四国化成工業、２ＰＨＺ−ＰＷ）、０．２重量部
シリカ粉末：平均粒径５．５μｍの球状溶融シリカ粉末（電気化学工業社製、ＦＢ−７ＳＤＣ）、６４．３重量部、平均粒径０．５μｍの球状溶融シリカ粉末（アドマテックス社製、ＳＯ−２５Ｒ）、２０重量部、
カーボンブラック：三菱化学社製、＃２０、０．８重量部
有機溶剤：メチルエチルケトン、１００重量部
封止に用いるためのシート状エポキシ樹脂組成物の厚さは６００μｍとした。本実施例では、この厚さの樹脂組成物を良好な品質にて形成するために、以下のとおり、５０μｍのものを作製し、それをロールラミネーターを用いて順次貼り合わせ、１２層積層して６００μｍとした。
先ず、上記のように形成したシート塗工用ワニスを、厚さ５０μｍの第一のポリエステルフィルム上にコンマコーターにて塗工し乾燥させて、厚さ５０μｍのエポキシ樹脂組成物層とし、さらにその上に、厚さ３８μｍの第二のポリエステルフィルムを貼り合わせて、３層の積層体〔第二のポリエステルフィルム（厚さ３８μｍ）／エポキシ樹脂組成物層（厚さ５０μｍ）／第一のポリエステルフィルム（厚さ５０μｍ）〕を形成した。この３層の積層体を、計１２枚形成した。
次に、前記の積層体のそれぞれの第二のポリエステルフィルムを剥がし、エポキシ樹脂組成物層（厚さ５０μｍ）同士を密着させて、第２の積層体〔第一のポリエステルフィルム／エポキシ樹脂組成物層（厚さ１００μｍ）／第一のポリエステルフィルム〕を６枚形成した。
さらに、この６枚の積層体のそれぞれの片側の第一のポリエステルフィルムを剥がして、エポキシ樹脂組成物層（厚さ１００μｍ）同士を密着させ、第３の積層体〔第一のポリエステルフィルム／エポキシ樹脂組成物層（厚さ２００μｍ）／第一のポリエステルフィルム〕を３枚形成した。
さらに、前記の３枚の積層体のうちの２枚の積層体の片側の第一のポリエステルフィルムを剥がして、エポキシ樹脂組成物層（厚さ２００μｍ）同士を密着させ、第４の積層体〔第一のポリエステルフィルム／エポキシ樹脂組成物層（厚さ４００μｍ）／第一のポリエステルフィルム〕を１枚形成した。
さらに、前記で得た１枚の第４の積層体と、前記で残った１枚の第３の積層体とを、上記手順と同様に、第一のポリエステルフィルムを剥がして、エポキシ樹脂組成物層同士を密着させ、第５の積層体〔第一のポリエステルフィルム／エポキシ樹脂組成物層（厚さ６００μｍ）／第一のポリエステルフィルム〕を１枚得た。
最後に、両外側に位置する第一のポリエステルフィルムを剥がして、厚さ６００μｍのシート状エポキシ樹脂組成物を得た。
〔封止工程〕
上記において配線回路基板（金属製支持体層が剥離可能に付いたもの）にチップを実装したもの（図１（ａ））を金型内に配置し、その上に、上記で得たシート状エポキシ樹脂組成物を図１（ｂ）に示すように載せ、金型を包囲しているチャンバー内を真空引きした。
次いで、下記の温度、圧力条件にて、シート状エポキシ樹脂組成物に金型を押し当てることで、該樹脂組成物を軟化させ、各チップをモールドする成型を行った。
シート状エポキシ樹脂組成物にてチップを覆う際の条件は、０．１ｋＰａの真空下において、温度を１３０℃とし、プレスによって３００ｋＰａの圧力がシート状エポキシ樹脂組成物に加わるように荷重をかけ、該シート状エポキシ樹脂組成物を軟化させた。これによって、図１（ｃ）に示すように、エポキシ樹脂組成物がチップを覆った。
その後、大気開放し、型を開いて成型物を取り出した。
さらに、大気圧下において、１５０℃、１時間の加熱条件にて、エポキシ樹脂組成物を完全硬化させた。
〔剥離工程、ダイシング〕
図１（ｄ）に示すように、金属製支持体層１を剥離層５と共に、ベース絶縁層２から剥離した。
さらに、図１（ｅ）に示すように、ベース絶縁層に露出した外部接続用導体部の端面である金層の表面に、半田ボールを形成した。
最後に、図１（ｆ）に示すように、個々の半導体装置へとダイシングした。
〔評価〕
本実施例によって、チップ実装の後の樹脂封止から金属製支持体層の剥離までの工程が、極めて簡単な作業内容にて、短時間で行えることが確認できた。
また、従来、液状の樹脂による樹脂封止の際に生じていたチップのずれや破損による不良率が充分に低減されることもわかった。さらに、回収した金属製支持体層を再使用し得ることもわかった。
本発明の製造方法によれば、金属製支持体層によって支持されたフレキシブルな配線回路基板にチップを実装した後、簡単に樹脂封止を行うことができ、かつ、金属製支持体層を簡単に剥離することができるので、樹脂封止された半導体装置の生産性向上、不良率の低減に寄与する。しかも、該金属製支持体層は再利用可能であり、エッチングも行わないので、経済的であり環境への影響が少なくなる。
１ 金属製支持体層
２ 配線回路基板
３ 半導体チップ
４ バンプ
５ 剥離層
Ｔ シート状樹脂組成物
ｔ チップを封止した樹脂組成物
Ｓ 半導体装置

Claims (2)

  1. 半導体チップが、再配線層に接続されかつ樹脂封止された構造を有する半導体装置の製造方法であって、
    当該製造方法は、
    半導体チップの電極に接続し得る接続用導体部を持った前記の再配線層となる配線回路基板を、金属製支持体層上に、該金属製支持体層から剥離可能となるように、かつ、接続用導体部が該配線回路基板の上面側に位置するように形成する工程を有し、
    前記工程では、金属製支持体層と前記配線回路基板との間に剥離層が形成され、それによって、該金属製支持体層から該配線回路基板が剥離可能となっており、該剥離層は、
    （Ｉ）ポリイミドからなる層であるか、または、
    （II）金属、金属酸化物、無機酸化物から選ばれる１つの材料からなる層であり、
    当該製造方法は、前記工程の後に、
    前記の再配線層となる配線回路基板の接続用導体部と半導体チップの電極とを接続して、該配線回路基板に半導体チップを実装する実装工程と、
    前記配線回路基板に実装されて再配線層が付与された半導体チップ上に封止用樹脂組成物からなるシート状樹脂組成物を配置し加熱することによって、該封止用樹脂組成物によって半導体チップを封止する封止工程と、
    前記封止工程の後、金属製支持体層を配線回路基板から剥離する剥離工程とを、
    有することを特微とする、前記半導体装置の製造方法。
  2. 上記配線回路基板が、複数の半導体チップをダイシング可能なように実装し得るよう、個々の半導体チップに対応した配線回路基板が１つの平面内に必要数だけ並んで連なり、大面積の配線回路基板となったものであって、
    上記実装工程において、前記大面積の配線回路基板中の個々の配線回路基板にそれぞれ半導体チップを実装し、
    上記封止工程において、一枚のシート状樹脂組成物によってそれら半導体チップを一括して覆い、樹脂組成物によって封止した構造とし、
    上記剥離工程において、金属製支持体層を配線回路基板から剥離し、
    前記剥離工程の後にさらに分断工程を設け、該分断工程において個々の半導体装置へと分断する、
    請求項１記載の半導体装置の製造方法。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8927391B2 (en) * 2011-05-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package process for applying molding compound
JP5837381B2 (ja) * 2011-09-28 2015-12-24 日東電工株式会社 半導体装置の製造方法
US8872358B2 (en) * 2012-02-07 2014-10-28 Shin-Etsu Chemical Co., Ltd. Sealant laminated composite, sealed semiconductor devices mounting substrate, sealed semiconductor devices forming wafer, semiconductor apparatus, and method for manufacturing semiconductor apparatus
JP5810958B2 (ja) 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP5810957B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
US20130240141A1 (en) * 2012-03-13 2013-09-19 Nitto Denko Corporation Heat-resistant pressure-sensitive adhesive tape for production of semiconductor device and method for producing semiconductor device using the tape
WO2013150427A1 (en) * 2012-04-05 2013-10-10 Koninklijke Philips N.V. Led thin-film device partial singulation prior to substrate thinning or removal
TWI446842B (zh) 2012-06-18 2014-07-21 Unimicron Technology Corp 承載件及無核心封裝基板之製法
US8907502B2 (en) * 2012-06-29 2014-12-09 Nitto Denko Corporation Encapsulating layer-covered semiconductor element, producing method thereof, and semiconductor device
JP6228732B2 (ja) * 2012-11-19 2017-11-08 日東電工株式会社 樹脂シート
US20150366077A1 (en) * 2013-01-30 2015-12-17 Kyocera Corporation Method for producing mounted structure
JP6277542B2 (ja) * 2013-02-28 2018-02-14 パナソニックＩｐマネジメント株式会社 プリプレグ、金属張積層板
CN105027266A (zh) * 2013-03-04 2015-11-04 日东电工株式会社 半导体装置的制造方法、片状树脂组合物及切割胶带一体型片状树脂组合物
JP5373215B1 (ja) * 2013-03-28 2013-12-18 日東電工株式会社 システム、製造条件決定装置および製造管理装置
JP2014210909A (ja) * 2013-04-02 2014-11-13 日東電工株式会社 半導体装置の製造方法
JP2014204040A (ja) * 2013-04-08 2014-10-27 日東電工株式会社 電子部品装置の製造方法
JP2014201703A (ja) * 2013-04-08 2014-10-27 日東電工株式会社 セパレータ付き樹脂シート、電子部品装置の製造方法及び電子部品装置
JP2014216488A (ja) * 2013-04-25 2014-11-17 日東電工株式会社 接着フィルム、ダイシング・ダイボンドフィルム、半導体装置の製造方法及び半導体装置
TWI515852B (zh) * 2013-05-01 2016-01-01 友達光電股份有限公司 主動元件基板與其之製作方法
JP6125317B2 (ja) * 2013-05-09 2017-05-10 東京応化工業株式会社 モールド材の処理方法及び構造体の製造方法
JP2014239154A (ja) * 2013-06-07 2014-12-18 日東電工株式会社 半導体装置の製造方法
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
JP2015050359A (ja) * 2013-09-02 2015-03-16 日東電工株式会社 封止半導体素子および半導体装置の製造方法
JP2015056511A (ja) * 2013-09-12 2015-03-23 日東電工株式会社 半導体装置の製造方法
JP6408759B2 (ja) 2013-11-08 2018-10-17 デクセリアルズ株式会社 接着剤組成物、及びフィルム巻装体
CN104701270B (zh) * 2013-12-04 2017-12-19 日月光半导体制造股份有限公司 半导体封装结构及半导体工艺
TWI517775B (zh) * 2014-03-06 2016-01-11 相互股份有限公司 印刷電路板及其製法
US10103037B2 (en) 2014-05-09 2018-10-16 Intel Corporation Flexible microelectronic systems and methods of fabricating the same
DE202014103821U1 (de) * 2014-07-09 2014-09-09 Carmen Diegel Flexible elektrische Leiterstruktur
JP5976073B2 (ja) * 2014-11-07 2016-08-23 日東電工株式会社 半導体装置の製造方法
JP2016134497A (ja) * 2015-01-19 2016-07-25 凸版印刷株式会社 配線基板積層体及びこれを用いた半導体装置の製造方法
JP6484133B2 (ja) * 2015-07-09 2019-03-13 日東電工株式会社 配線回路基板の製造方法
JP2017037900A (ja) * 2015-08-07 2017-02-16 ローム株式会社 半導体装置およびその製造方法
WO2017115225A2 (en) * 2015-12-28 2017-07-06 Semiconductor Energy Laboratory Co., Ltd. Flexible device, display device, and manufacturing methods thereof
EP3206229B1 (en) 2016-02-09 2020-10-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Methods of manufacturing flexible electronic devices
JP2018142611A (ja) * 2017-02-27 2018-09-13 信越化学工業株式会社 半導体装置の製造方法
CN110663097B (zh) * 2017-06-29 2023-12-12 X-Vi株式会社 半导体元件基板的制造方法
US10497846B2 (en) * 2017-07-11 2019-12-03 Lg Innotek Co., Ltd. Light emitting device package
US10276487B1 (en) * 2017-10-18 2019-04-30 Micron Technology, Inc. Semiconductor device with flexible circuit for enabling non-destructive attaching and detaching of device to system board
JP6816046B2 (ja) * 2018-02-06 2021-01-20 アオイ電子株式会社 半導体装置の製造方法
WO2020132801A1 (zh) * 2018-12-24 2020-07-02 深圳市柔宇科技有限公司 电子器件及其制作方法
TWI690040B (zh) * 2019-07-11 2020-04-01 晶化科技股份有限公司 保護膜片
US20220199862A1 (en) * 2020-05-28 2022-06-23 Boe Technology Group Co., Ltd. Intermediate substrate and fabrication method of display panel
JP7461229B2 (ja) 2020-06-17 2024-04-03 日東電工株式会社 封止用樹脂シート
CN112652573A (zh) * 2020-12-07 2021-04-13 海光信息技术股份有限公司 一种封装方法及芯片
CN115274475B (zh) * 2022-09-27 2022-12-16 江苏芯德半导体科技有限公司 一种具有高密度连接层的芯片封装方法及其芯片封装结构

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03178152A (ja) * 1989-12-06 1991-08-02 Sony Chem Corp モールドｉｃおよびその製造方法
JP2000349198A (ja) * 1999-04-02 2000-12-15 Nitto Denko Corp チップサイズパッケージ用インターポーザ及びその製造方法と中間部材
JP3277996B2 (ja) * 1999-06-07 2002-04-22 日本電気株式会社 回路装置、その製造方法
WO2001006558A1 (fr) * 1999-07-16 2001-01-25 Matsushita Electric Industrial Co., Ltd. Emballage de dispositifs a semi-conducteurs et leur procede de fabrication
AU7626500A (en) * 1999-07-27 2001-02-13 North Carolina State University Patterned release film between two laminated surfaces
JP2001044589A (ja) 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP3537400B2 (ja) * 2000-03-17 2004-06-14 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
JP2002226794A (ja) * 2001-01-29 2002-08-14 Nitto Denko Corp 耐熱性粘着テープおよび半導体装置の製造方法
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
US7176055B2 (en) * 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
JP3631992B2 (ja) * 2001-11-13 2005-03-23 日東電工株式会社 配線回路基板
JP2003347149A (ja) * 2002-05-23 2003-12-05 Nitto Denko Corp 金属転写シート、金属転写シートの製造方法およびセラミックコンデンサの製造方法
JP2004179388A (ja) * 2002-11-27 2004-06-24 Nitto Denko Corp 金属薄膜付セラミックグリーンシートおよびセラミックコンデンサの製造方法
WO2004086493A1 (ja) * 2003-03-25 2004-10-07 Fujitsu Limited 電子部品搭載基板の製造方法
JP4073830B2 (ja) * 2003-06-20 2008-04-09 松下電器産業株式会社 半導体チップ内蔵モジュールの製造方法
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
JP2005142208A (ja) * 2003-11-04 2005-06-02 Dainippon Printing Co Ltd 半導体装置製造用接着シート
TWI367566B (en) * 2004-05-06 2012-07-01 United Test And Assembly Ct Structurally-enhanced integrated circuit package and method of manufacture
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
JP2006332094A (ja) * 2005-05-23 2006-12-07 Seiko Epson Corp 電子基板の製造方法及び半導体装置の製造方法並びに電子機器の製造方法
JP4395775B2 (ja) * 2005-10-05 2010-01-13 ソニー株式会社 半導体装置及びその製造方法
JP5091600B2 (ja) * 2006-09-29 2012-12-05 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
US7893545B2 (en) * 2007-07-18 2011-02-22 Infineon Technologies Ag Semiconductor device
WO2009022461A1 (ja) * 2007-08-10 2009-02-19 Sanyo Electric Co., Ltd. 回路装置及びその製造方法、携帯機器
JP4972633B2 (ja) * 2008-12-11 2012-07-11 日東電工株式会社 半導体装置の製造方法
JP5300558B2 (ja) * 2009-03-27 2013-09-25 日東電工株式会社 半導体装置の製造方法
FR2943849B1 (fr) * 2009-03-31 2011-08-26 St Microelectronics Grenoble 2 Procede de realisation de boitiers semi-conducteurs et boitier semi-conducteur
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant

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