WO2004086493A1 - 電子部品搭載基板の製造方法 - Google Patents

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layer
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Tomoyuki Abe
Yasuo Yamagishi
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Fujitsu Limited
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Definitions

  • the present invention relates to a method for manufacturing an electronic component mounting board including a wiring board and an electronic component having different coefficients of thermal expansion.
  • a semiconductor chip may be surface-mounted on a spring board via a bump in a bare chip state, that is, flip-chip mounted.
  • wiring boards for mounting semiconductor chips there are cases where a build-up multilayer wiring board suitable for achieving high-density wiring is adopted as the number of terminals of semiconductor chips increases .
  • Such a semiconductor chip or a build-up multilayer wiring board is disclosed, for example, in Japanese Patent Application Laid-Open No. 58-157,146 and "High-Performance Flip-Chip BGA based on Multi-Layer Thin-iulm Packaging Technology.
  • Thermal expansion coefficient in the plane spreading direction of a semiconductor chip made of a general semiconductor base material Is about 3 to 5 ppm / ° C
  • the thermal expansion coefficient in the surface spreading direction of a general wiring board that uses a glass epoxy board as the core board is 10 to 20 pp ⁇ / ° ⁇ .
  • the coefficient of thermal expansion in the surface spreading direction of the build-up multilayer wiring structure is 15 to 25 ppm / ° C. The difference in the coefficient of thermal expansion is considerably large.
  • the wiring board is particularly warped due to the difference in the coefficient of thermal expansion between the chip and the wiring board. Swelling occurs, and stress is generated at the electrical connection between the two. When a predetermined stress or more is generated in the electrical connection portion, cracks and peeling are likely to occur at the interface between the bump electrode of the chip and the electrode pad of the wiring board at the connection portion.
  • a semiconductor chip is flip-chip mounted on a build-up multilayer wiring structure without a core substrate, or on a wiring substrate including a core substrate and a build-up multilayer wiring structure.
  • the chip tends to be particularly noticeable. Disclosure of the invention
  • the present invention has been conceived under such circumstances, and even when electronic components such as a semiconductor chip and a wiring substrate have different coefficients of thermal expansion, the electronic components can be appropriately applied to the wiring substrate. It is intended to provide a method for manufacturing an electronic component mounting substrate by mounting the electronic component mounting substrate on a substrate.
  • a method of manufacturing an electronic component mounting board In this method, an electronic component having a solder bump electrode containing a solder material is heated to a first temperature higher than the melting point of the solder material, and a wiring board having an electrode portion corresponding to the solder bump electrode is heated to a temperature lower than the first temperature.
  • the joining process for Including After the temperature raising step, the bonding step may be performed, or both steps may be performed in parallel.
  • the electronic component and the wiring board are individually heated, and the electronic component is pressed against the wiring board in a state where the bump electrode and the electrode section are in contact with each other.
  • the thermal expansion coefficient of an electronic component and the thermal expansion coefficient of a wiring board are different from each other, and the difference is, for example, when the electronic component is a semiconductor chip and the wiring board is a build-up multilayer wiring board. In many cases, it is considerably larger. Even in the case where the thermal expansion coefficients of the electronic component and the wiring board are relatively different from each other, according to the method according to the first aspect of the present invention, the electronic component can be properly attached to the wiring board. Can be mounted.
  • electronic components for example, semiconductor chips, and wiring boards, for example, build-up multilayer wiring boards, are individually heated to a predetermined temperature.
  • the electronic component and thus the solder bump electrode are heated to a first temperature equal to or higher than the melting point of the solder material in order to temporarily melt the solder material contained in the solder bump electrode.
  • the entire electronic component is in an expanded state corresponding to the first temperature.
  • the wiring board and thus the electrode portion are heated to the second temperature lower than the first temperature.
  • the entire wiring board is in an expanded state corresponding to the second temperature.
  • the degree of expansion of the wiring board at the second temperature is smaller than the degree of expansion when the wiring board is at the first temperature.
  • the wiring board tends to be prevented from being excessively expanded with respect to the electronic component in the heating process.
  • the wiring board at the second temperature expands from a state in which the wiring board is at room temperature without being heated by the wiring board force S.
  • the electrode portion of the wiring substrate and the electron The bump electrode of the component can be soldered. Therefore, when the wiring board is cooled down to room temperature after soldering, undesired warpage and undulation in the wiring board are suppressed, and the electrical connection between the electronic components and the wiring board is suppressed. The stress in the part is suppressed. As a result, it is possible to avoid cracks and peeling at the connection portion.
  • the electronic component can be properly mounted on the wiring board even when the thermal expansion coefficients of the electronic component and the wiring board are relatively different from each other. Therefore, it is possible to appropriately manufacture the electronic component mounting board.
  • the second temperature is lower than the melting point of the solder material.
  • the method further includes, before the temperature raising step, a step of attaching ethylene dalicol, triethylene glycol, or tetraethylene dalicol to the solder bump electrode.
  • a step of attaching ethylene dalicol, triethylene glycol, or tetraethylene dalicol to the solder bump electrode is suitable for preventing oxidation of the bump electrode in the temperature raising step.
  • the wiring board has a laminated structure including a core board and a build-up section.
  • the core substrate has a through-hole for accommodating an electronic component
  • the build-up portion has a laminated structure including a wiring pattern and an insulating layer and has an electrode portion exposed through the through-hole.
  • the wiring board having this configuration has, for example, a build-up multilayer wiring structure including a wiring pattern and an insulating layer.
  • the electronic component is caused to enter the through hole of the core substrate, and the bump electrode and the electrode portion are soldered in a state where the electronic component is present in the through hole.
  • the surface of the build-up multilayer wiring structure on which the electronic component is mounted is not directly supported by the core substrate, and is easily thermally expanded. According to the first aspect of the present invention, it is possible to appropriately mount an electronic component even on such a portion that easily undergoes thermal expansion.
  • a method of manufacturing another electronic component mounting board comprises the steps of: forming an electrode having a laminated structure composed of a wiring pattern and an insulating layer on a spacer layer of a core substrate having a laminated structure including a core layer and a spacer layer and in contact with the spacer layer; Forming a build-up portion having a portion, thereby forming a wiring board; and performing an etching process on the core layer from a side opposite to the build-up portion, thereby forming an electrode portion on the core layer. Process to remove the portion corresponding to the surface, and etching from the side opposite to the build-up part with respect to the spacer layer.
  • the wiring substrate obtained in the second aspect of the present invention has a core substrate including a core layer and a spacer layer, and a build-up portion joined to the spacer layer. Through holes are formed in the core substrate by a plurality of etching processes from the side opposite to the build-up section, where the electrode section of the build-up section faces.
  • the core layer, spacer layer, and, if present, other layers in the core substrate are etched by an appropriate etching technique. In the etching process on the spacer layer, the electrode portion of the build-up portion is exposed, and the spacer remains.
  • the electronic component and the wiring board are heated and the electronic component is pressed against the build-up portion while the electronic component is present in the through-hole of the core substrate, and the bump electrode and the electrode portion are formed. And are soldered.
  • the spacer previously formed is interposed between the electronic component and the build-up portion, the electronic component and the vinore-de-up portion are prevented from excessively approaching.
  • the height of the spacer from the build-up portion that is, the thickness of the spacer layer, is determined according to the size of the bump electrode of the electronic component. Therefore, in the soldering process, it is possible to prevent an improper load from acting on the bump electrode that has undergone the melting state, and to appropriately mount the electronic component on the wiring board.
  • the wiring resistance between the two electronic components can be reduced. This is because the wiring length between the two electronic components can be designed to be short via the build-up multilayer wiring structure. For example, if the electronic component in the through hole is an IC chip and the additional electronic component is a capacitor chip, the signal between the two chips is reduced by reducing the wiring resistance between the two chips. Noise can be sufficiently suppressed.
  • the core substrate has a laminated structure in which an intermediate layer is interposed between the core layer and the spacer layer.
  • the core layer and the spacer layer are made of a metal material, and the intermediate layer is made of a resin material.
  • the two layers immediately adjacent to the core substrate have sufficiently different etching characteristics. Therefore, such a configuration is suitable for appropriately performing a plurality of etching processes on the core substrate. Specifically, it is suitable for forming a through hole for accommodating an electronic component in the core substrate while forming the spacer in the spacer layer.
  • the bump electrode includes a solder material
  • the electronic component in the mounting step, the electronic component is heated to a first temperature higher than the melting point of the solder material, and the wiring substrate is heated to a second temperature lower than the first temperature.
  • the electronic component is pressed against the wiring board while the bump electrode and the electrode portion are in contact with each other.
  • the electronic component can be appropriately mounted on the build-up portion of the wiring board for the same reason as described above with respect to the first aspect of the present invention.
  • the component mounting board can be manufactured appropriately.
  • FIG. 1A to 1D show some steps in a method for manufacturing a chip-mounted substrate according to the present invention.
  • FIG. 3A to FIG. 3C show a step that follows FIG. 2C.
  • FIG. 4A and FIG. 4B show steps that follow FIG. 3C.
  • FIG. 5A and FIG. 5B show a step that follows FIG. 4B.
  • 6A to 6C show a step that follows the step of FIG. 5B.
  • FIG. 7A to 7C show a step that follows FIG. 6C.
  • FIG. 8A and 8B show a step that follows FIG. 7C.
  • FIG. 9A and 9B show a process in which a chip is mounted on a wiring board.
  • FIG. 10 shows a state in which electronic components are further mounted on the chip mounting board according to the present invention.
  • FIG. 11 shows a state in which the chip mounting board according to the present invention includes a heat sink.
  • the core material 11 is a metal substrate, for example, a single metal selected from the group consisting of tungsten, molybdenum, zirconium, chromium, and tantalum, or an alloy containing a metal selected from the group. .
  • the core substrate 11 is made of 42 alloy, stainless steel, Kovar, Invar, or a clad material having a laminated structure of copper / imper Z copper.
  • the coefficient of thermal expansion in the surface spreading direction of the core material 11 is preferably similar to the coefficient of thermal expansion of an electronic component such as a semiconductor chip to be mounted, and is, for example, 2 to 10 ppmZ ° C.
  • the thickness of the core material 11 is, for example, 0.0 :! to 2.0 mm.
  • the spacer material 12 is fortuned to the core material 11 via an adhesive.
  • the adhesive is hardened between the core material 11 and the spacer material 12 to form the intermediate layer 13.
  • a core substrate 10 composed of the core material 11, the intermediate layer 13, and the spacer material 12 and having the first surface 10a and the second surface 10b is formed. It is made.
  • the spacer material 12 is a metal plate material or foil material, for example, made of copper, nickel, or aluminum.
  • the thickness of the spacer material 12 is, for example, 30 to 100 X1.
  • the intermediate layer 13 is made of a thermosetting resin material containing, for example, an epoxy resin as a main component.
  • the thickness of the intermediate layer 13 is, for example, 10 to 30 m. With respect to the thermal expansion coefficient of the core substrate 10 in the surface spreading direction, the thermal expansion coefficient of the core material 11 in the surface spreading direction is dominant.
  • a resist pattern 41 is formed on the spacer material 12 as shown in FIG. 1C.
  • the resist pattern 41 has an opening 41a corresponding to the shape of the electrode pad formed in the next step.
  • a film-shaped photoresist having photosensitivity is laminated on the spacer material 12.
  • an opening 4la is formed in the photoresist film.
  • the resist pattern 41 can be formed. it can. .
  • electrode pads 21 are formed.
  • the electrode pad 21 is formed by depositing a predetermined conductive material inside the opening 41a by an electroplating method using the spacer material 12 as a current-carrying layer.
  • the electrode pad 21 can be formed by sequentially depositing Ni, Au, Ni, and Cu inside the opening 41a.
  • the electrode pad 21 may be formed by sequentially depositing Au, Ni, and Cu.
  • a Ni plating film is previously formed on the exposed surface of the spacer material 11 by an electroplating method.
  • the lowermost Ni plating film when forming the electrode pads 21, or the Ni plating film formed before forming the resist pattern 41, is formed of the spacer material 12 and the electrode pads 21. It functions as a no- ria layer that suppresses diffusion of metal material between the Au plating film.
  • the metal material Au, Cu
  • the metal material diffuses between the Au plating film and the Cu plating film. It functions as a barrier layer that suppresses the formation.
  • the resist pattern 41 is removed from the core substrate 10. Upon removal, a stripping solution according to the composition of the resist pattern 41 is used.
  • an insulating layer 22 is formed on the first surface 10a of the core substrate 10 and an insulating layer 22 'is stacked on the second surface 10b.
  • the film-shaped resin composition is pressed onto the core substrate 10 while heating. Alternatively, the liquid resin composition is applied to the core substrate 10 by spin coating, and then dried.
  • the method of forming the insulating layer 22 ′ is the same as the method of forming the insulating layer 22.
  • Examples of the constituent materials of the insulating layers 22 and 22 include, for example, epoxy, polysulfone, polyethersulfone, polyphenylsulfone, polyphthalamide, polyamideimide, polyketone, polyacetal, polyimide, polycarbonate, and modified polyphenylene.
  • via holes 22a are formed in portions of the insulating layer 22 corresponding to the electrode pads 21.
  • the via hole 22a can be formed by, for example, UV-YAG laser, carbon dioxide gas laser, excimer laser, or dry etching using plasma. Alternatively, the via hole 22 a can be formed by photolithography when the insulating layer 22 has photosensitivity.
  • a predetermined metal material is formed on the exposed surfaces of the insulating layers 22 and 22 ′ by an electroless plating method to form a seed layer (not shown), as shown in FIG.
  • a resist pattern 42 is formed on the layer 22 and a resist pattern 43 is formed on the insulating layer 22 ′.
  • the seed layer is used as a current-carrying layer in accordance with an electroplating method performed later, and is also formed on the inner wall of the via hole 22a.
  • the seed layer is, for example, a copper plating film.
  • Each of the resist patterns 42 and 43 has a predetermined pattern shape corresponding to a wiring pattern formed on the insulating layers 22 and 22 ′.
  • the method for forming the resist patterns 42 and 43 is the same as the method for forming the resist pattern 41.
  • the resist patterns 42 and 43 are peeled off. Thereafter, the seed layer (not shown) not covered by the electroplating film is removed by etching. Thus, a wiring pattern 24 is formed on the insulating layer 22 and a wiring pattern 24 ′ is formed on the insulating layer 22 ′.
  • a series of processes including formation of the insulating layer 22 by such a build-up method, formation of the via hole 22 a, and formation of the via 23 and the wiring pattern 24 Is repeated a predetermined number of times on the first surface 10 a side of the core substrate 10, the formation of the insulating layer 2 2 ′ by the build-up method, the formation of the via hole 22 a, and the formation of the via 23 ′ and By repeating the series of processes including the formation of the wiring pattern 24, the same number of times on the second surface 10b side, as shown in FIG.
  • the build-up sections 20, 20, are formed.
  • the method for forming the via holes 2 2 a ′ and the vias 23 is the same as the method for forming the via holes 22 a and the vias 23.
  • the number of stacked wiring patterns 24 is 5, and the outermost wiring pattern 24 is provided with electrode pads 24a for external connection.
  • an overcoat layer 25 is formed on the surface of the build-up portion 20.
  • the overcoat layer 25 has an opening corresponding to the electrode pad 24a.
  • a photosensitive resin for the overcoat layer is formed on the build-up portion 20 by a printing technique.
  • a predetermined opening is formed by photolithography.
  • a Ni plating film and an Au plating film may be formed on the exposed surface of the electrode pad 24a by an electroless plating method.
  • the build-up portion 20 provided with the overcoat layer 25 is covered with a protective film 44.
  • the protective film 44 removes the build-up portion 20 ′ by mechanical processing such as polishing. Thereby, the core material 11 of the core substrate 10 is exposed.
  • only a portion corresponding to the later-described chip mounting area may be removed from the build-up portion 20 ′ by NC cutting or laser processing.
  • a resist pattern 45 is formed on the core material 11 of the core substrate 10.
  • the resist pattern 45 has an opening at a position corresponding to the electrode pad 21.
  • the method for forming the resist pattern 45 is the same as the method for forming the resist pattern 41.
  • etching is performed on the core material 11 using the resist pattern 45 as a mask until the intermediate layer 13 is exposed.
  • an aqueous solution of ferric chloride, hydrofluoric acid, or Tamsui can be used as the etching liquid, depending on the constituent material of the core material 11.
  • the resist pattern 45 is peeled off.
  • etching is performed on the intermediate layer 13 using the core material 11 as a mask until the spacer material 12 is exposed.
  • This process is a dry etch Doing with Examples of dry etching include reactive ion etching (RIE) and ion milling.
  • RIE reactive ion etching
  • a resist pattern 46 is formed on the spacer material 12.
  • the resist pattern 46 is for masking a portion of the spacer material 12 where the later spacer will be formed.
  • a photosensitive ink type (liquid) photoresist is applied to the exposed surface of the spacer material 12 and dried, for example, at 80 ° C. for 30 minutes. I do.
  • a predetermined pattern is formed on the photoresist film through an exposure process and a development process on the photoresist film.
  • the resist pattern 46 can be formed.
  • etching is performed on spacer material 12 using resist pattern 46 as a mask until electrode pad 21 is sufficiently exposed.
  • a through hole 10c for accommodating a chip is formed in the core substrate 10, and the chip mounting area 20a in the build-up section 20 is exposed.
  • a spacer 12a is formed on the chip mounting area 20a.
  • an aqueous solution of copper chloride or the like can be used as an etching solution depending on the constituent material of the spacer material 12.
  • the resist pattern 46 is peeled off.
  • the substrate is divided into individual pieces, that is, package sizes.
  • the wiring board X is formed.
  • the semiconductor chip 3OA having the bump electrode 31 for external connection is mounted on the wiring board X '. That is, the semiconductor chip 3OA is flip-chip mounted on the wiring board X '.
  • the entire bump electrode 31 is made of a solder material.
  • the bump electrode 31 is made of a core ball such as copper and a solder material covering the core ball.
  • the semiconductor chip 3 OA is fixed to the heat plate 51 and the wiring board X, is fixed to the heat plate 52, and then the heat plate is fixed by the suction collet 53.
  • the heat plate 51 has a heating function capable of adjusting the temperature.
  • the semiconductor chip 3OA is heated to the first temperature.
  • the first temperature is higher than the melting point of the solder material included in the bump electrode 31.
  • the heat plate 52 has a heat generation function capable of adjusting the temperature, and heats the wiring board X, to the second temperature by the heat plate 52.
  • the second temperature is lower than the first temperature and lower than the melting point of the solder material included in the bump electrode 31.
  • an anti-oxidation agent 54 is applied to the bump electrodes 31 of the semiconductor chip 3 OA in advance.
  • the antioxidant 54 ethylene glycol, triethylendalcol, or tetraethylene glycol can be used.
  • the chip mounting process as shown in FIG. 9B, by operating the suction collet 53, the wiring board X is brought into contact with the bump electrodes 31 and the electrode pads 21. Press the semiconductor chip 3 OA against,.
  • the temperature of the semiconductor chip 30A and the bump electrodes 31 is adjusted to pass the first temperature, whereby the solder material of the bump electrodes 31 goes through a molten state. Therefore, the bump electrode 31 and the electrode pad 21 that have undergone this process are soldered. When soldering, adhere to the bump electrode 31! / The antioxidant 54 evaporates.
  • the semiconductor chip 30A and the wiring board X are individually heated.
  • the semiconductor chip 3OA and thus the bump electrode 31 are heated to a first temperature equal to or higher than the melting point of the solder material in order to temporarily melt the solder material contained in the bump electrode 31.
  • the entire semiconductor chip 3OA is in an expanded state corresponding to the first temperature.
  • the wiring board X ′ and thus the electrode pad 21 is heated to a second temperature lower than the first temperature.
  • the entire wiring board X ′ is in an expanded state corresponding to the second temperature. Therefore, in the process of raising the temperature of the semiconductor chip 3OA and the wiring board X ', it is possible to prevent the wiring board X' from expanding excessively with respect to the semiconductor chip 3OA.
  • soldering can be performed in a state where the wiring board X, is appropriately expanded in this way. . Therefore, when the wiring board X 'is cooled to room temperature after the soldering, the undulating warpage of the wiring board X' is suppressed, and the bump electrodes 31 and the bumps between the semiconductor chip 3OA and the wiring board X 'are formed. Electricity consisting of electrode pads 21 The stress that can occur at the electrical connection is suppressed. As a result, it is possible to avoid the occurrence of cracking and peeling at the connection portion, and to obtain a high connection reliability between the semiconductor chip 3OA and the wiring board X '.
  • the spacer 12a is interposed between the semiconductor chip 3OA and the build-up section 20, so the semiconductor chip 30A and the build-up section 20 are excessive. Is prevented from approaching.
  • the height of the spacer 12a from the build-up portion 20, that is, the thickness of the spacer layer 12 is determined according to the size of the bump electrode 31 of the semiconductor chip 3OA. Therefore, in the soldering process, an improper load is prevented from acting on the bump electrode 31 that has passed through the melting state, and the semiconductor chip 3OA is appropriately mounted on the wiring board X '.
  • an underfill agent 55 is filled in the through hole 10c of the core substrate 10.
  • the underfill agent 55 fills the space between the semiconductor chip 30A and the build-up section 20 and seals the semiconductor chip 3OA.
  • Such an underfill agent 55 has a function of alleviating a stress that can be generated in an electrical connection portion including the bump electrode 31 and the electrode pad 21. This stress relaxation function ensures connection reliability in the flip chip mounting.
  • the wiring board X and the chip mounting board X composed of the semiconductor chip 30A are manufactured.
  • the semiconductor chip 30B is mounted on the chip mounting board X.
  • the semiconductor chip 30B has a bump electrode 32 for external connection.
  • the entire bump electrode 32 is made of a solder material.
  • the bump electrode 32 is made of a core ball such as copper and a solder material covering the core ball.
  • the semiconductor chip 30B can be mounted on the chip mounting substrate X by the same method as described above as the method of mounting the semiconductor chip 30A. In the mounted state, the bump electrode 32 and the electrode pad 24a are melt-bonded or soldered.
  • the wiring resistance between the two chips can be reduced when the semiconductor chip 30B and the semiconductor chip 30A are electrically connected. Can be.
  • the wiring length between both chips is very small in the build-up section 20. This is because it is possible to make the design short through the fine wiring structure.
  • the semiconductor chip 30A is an IC chip and the semiconductor chip 30B is a capacitor chip, the signal noise between the two chips is sufficiently suppressed by reducing the wiring resistance between the two chips. Is possible.
  • a heat sink 56 may be attached to the chip mounting board X as shown in FIG.
  • the heat sink 56 is for dissipating heat generated in the semiconductor chip 30A, and is bonded to the core substrate 10 and the semiconductor chip 30A via a predetermined adhesive 57.
  • the configuration in which the chip mounting substrate X includes such a heat sink 56 has a particularly high profit when the semiconductor chip 3OA is an IC chip. IC chips tend to generate a large amount of heat when driven.
  • a core substrate was manufactured.
  • a 42 alloy plate (planar size: 15 O mm X 15 O mm, thickness: 0.5 mm), which is a core material, is put on a spacer material.
  • This foil (thickness: 7 cm) was attached via an epoxy resin sheet (trade name: ABF, manufactured by Ajinomoto Fine Techno) as an adhesive that constitutes the intermediate layer.
  • 42 alloy has a composition of F e -42 wt% N i.
  • a Ni plating film was formed on the electrolytic copper foil by the electroplating method.
  • a resist pattern was formed on the electrolytic copper foil via the Ni plating film. This resist pattern is used for the electrode pads formed in the next process. Has a plurality of openings corresponding to the shape of.
  • a photosensitive dry film resist (trade name: NIT_240, manufactured by Nichigo Morton) is attached to the electrolytic copper foil.
  • an opening is formed in the photoresist film through an exposure process and a development process on the photoresist film.
  • electrode pads are formed at each opening of the resist pattern. Specifically, Au plating film (thickness: 1 ⁇ ), Ni plating film (thickness: 5 ⁇ m), Cu plating film (thickness) : 15 Mm) to form electrode pads. After forming the electrode pad, the resist pattern was stripped from the electrolytic copper foil by applying a 3 wt% aqueous sodium hydroxide solution as a stripping solution.
  • the surface of the core substrate on which the electrode pads are formed is referred to as a first surface, and the surface opposite to the first surface is referred to as a second surface.
  • insulating layers were formed on both surfaces of the core substrate. Specifically, first, an epoxy resin sheet (plane size: 20 Omm X 20 Omm, thickness: 50 ⁇ m, product name: ABF, manufactured by Ajinomoto Fine Techno) is vacuum-laminated. Crimped. The crimping temperature was set to 130 ° C and the crimping time was set to 2 minutes. Thereafter, the epoxy resin was heated at 170 ° C. for 30 minutes to harden the epoxy resin.
  • an epoxy resin sheet plane size: 20 Omm X 20 Omm, thickness: 50 ⁇ m, product name: ABF, manufactured by Ajinomoto Fine Techno
  • a plurality of via holes (diameter: 60 im) were formed by a carbon dioxide gas laser at a portion corresponding to the above-mentioned electrode pad in the insulating layer on the first surface side so that a part of each electrode pad was exposed.
  • a via was also formed in the via hole by depositing copper on the surface of the via hole in the insulating layer on the first surface side.
  • an electroless copper plating film was formed on the surface of the insulating layer and the via hole by an electroless plating method.
  • an aqueous solution containing permanganate was used for desmear treatment.
  • a photoresist was formed on the electroless copper plating film, and then exposed and developed to form a resist pattern. The resist pattern corresponds to the wiring pattern to be formed.
  • an overcoat layer was formed on the surface of the build-up portion on the first surface side by screen printing and photolithography. An opening was provided at a predetermined position of the overcoat layer so that a part of the uppermost wiring pattern in the build-up portion was exposed as an electrode pad.
  • a Ni plating film thinness: 5 ⁇
  • an Au plating film thinness: 0.1 ⁇ ⁇
  • the build-up portion on the first surface was covered with a dry film resist as a protective film, and then the build-up portion on the second surface was polished and removed.
  • the core material (42 alloy plate) of the core substrate was exposed.
  • a resist pattern was formed on the exposed surface of the core material.
  • the resist pattern has openings at locations corresponding to the above-mentioned electrode pads formed in contact with the core substrate, that is, at locations corresponding to the chip mounting area.
  • etching was performed on the core material until the intermediate layer was exposed.
  • An aqueous ferric chloride solution was used as an etchant.
  • the intermediate layer was etched by RI using oxygen gas, using the core material as a mask, until the spacer material (electrolytic copper foil) was exposed.
  • a resist pattern was formed on the exposed surface of the spacer material. This resist pattern is for masking a portion of the spacer material where the spacer is formed.
  • the resist pattern As a mask, the lowermost insulating layer on the first surface side and the And etching the spacer material until the electrode pad embedded in the insulating layer is sufficiently exposed.
  • An aqueous solution of copper chloride was used as an etching solution.
  • a through hole for accommodating chips was formed in the core substrate, and the chip mounting area was exposed on the core substrate side of the build-up portion.
  • a spacer was formed on the chip mounting area.
  • the resist pattern for forming the spacer was peeled off. Thereafter, the substrate was divided into individual pieces, that is, package sizes. As described above, a plurality of wiring boards for mounting chips were formed.
  • the semiconductor chip has a bump electrode for external connection.
  • This bump electrode is provided corresponding to the electrode pad of the wiring board, and has a solder ′ (composition: Sn-3wt% Ag-0.5wt% Cu, melting point: 220 ° C). Consisting of
  • the semiconductor chip is fixed to the first heat plate, then the first heat plate is adsorbed by the adsorption collet, and ethylene glycol as an antioxidant is applied to the bump electrode of the semiconductor chip.
  • the wiring board was fixed to the second heat plate.
  • the first and second heat plates have an exothermic function capable of adjusting the temperature.
  • the semiconductor chip was heated to 255 ° C. by the first heat plate, and the wiring board was heated to 150 by the second heat plate.
  • the semiconductor chip was pressed against the wiring board while the bump electrode of the semiconductor chip and the electrode pad of the wiring board were in contact with each other by manipulating the suction wick.
  • the heating by the first and second heat plates was stopped, the temperature of the semiconductor chip and the wiring board was lowered, and the semiconductor chip and the wiring board were sufficiently cooled. As a result, the bump electrodes of the semiconductor chip and the electrode pads of the wiring board were soldered.
  • the through hole of the core substrate was filled with an underfill agent to seal the semiconductor chip.
  • the underfill agent was also filled between the semiconductor chip and the build-up section. As described above, the chip mounting board of this example was manufactured.

Abstract

電子部品搭載基板（Ｘ）の製造方法は、ハンダ材料を含むハンダバンプ電極（３１）を有する電子部品（３０Ａ）を、ハンダ材料の融点より高い第１温度に加熱し、且つ、ハンダバンプ電極（３１）に対応する電極部（２１）を有する配線基板（Ｘ'）を、第１温度より低い第２温度に加熱するための、昇温工程と、ハンダバンプ電極（３１）および電極部（２１）を当接させつつ配線基板（Ｘ'）に対して電子部品（３０Ａ）を押圧することにより、ハンダバンプ電極（３１）および電極部（２１）を接合するための接合工程と、を含む。

Description

明細書 電子部品搭載基板の製造方法 技術分野
本発明は、 熱膨張率の異なる配線基板と電子部品とを含む電子部品搭載基板の 製造方法に関する。 背景技術
近年、 電子機器に対する高性能化おょぴ小型ィヒなどの要求に伴い、 電子機器に 組み込まれる電子部品の高密度実装化が急速に進んでいる。 そのような高密度実 装ィ匕に対応すべく、 半導体チップについては、 ベアチップの状態でバンプを介し て酉 a泉基板に面実装される場合、 即ち、 フリップチップ実装される場合がある。 半導体チップを搭載するための配線基板にっレヽては、 半導体チップの多端子化に 伴つて、 配線の高密度化を達成するうえで好適なビルドアップ多層配線基板が採 用される場合がある。 このような半導体チップまたはビルドアップ多層配線基板 は、 例えば、 特開昭 5 8 - 1 5 7 1 4 6号公報、 および、 "High- Performance Flip - Chip BGA based on Multi-Layer Thin - iulm Packaging Technology
(Tadanori SHIM0T0 et al.， Proceedings of the 2002 International
Microelectronics and Packaging Society, pp. 10— 15. ) こ S已载されてレヽる。 配線基板に半導体チップをフリツプチップ実装するための従来の方法では、 ま ず、 チップの所定面上に複数のハンダバンプ電極を形成する。 一方、 配線基板の 有する外部接続用の電極パッドの上には、 ハンダペーストを印刷する。 次に、 配 線基板における電極パッド上のハンダペーストとチップのハンダバンプ電極とが 当接するように、 配線基板上にチップを載置する。 次に、 リフロー炉にて、 半導 体チップおょぴ配線基板を、 ハンダ材料の融点以上の温度まで昇温し、 その後、 冷却する。 この冷却過程にてハンダ材料が凝固し、 チップと電極パッドがハンダ 付けされることとなる。
一般的な半導体母材料よりなる半導体チップにおける面広がり方向の熱膨張率 は 3〜 5 p p m/°C程度であり、 コァ基板としてガラスエポキシ基板を採用する 一般的な配線基板における面広がり方向の熱膨張率は 1 0〜 2 0 p p ΧΆ/°ΟΜ . であり、 両者の熱膨張率の差は比較的大きい。 カロえて、 配線基板がビルドアップ 多層配線構造を有する場合、 当該ビルドアップ多層配線構造の面広がり方向にお ける熱膨張率は 1 5〜 2 5 p p m/°Cであり、 当該多層配線構造とチップとの熱 膨張率の差は相当程度に大きレ、。
そのため、 チップぉよぴ配線基板が、 フリップチップ実装過程において同一ピ ーク温度を経て常温に至る後には、 チップおよび配線基板の熱膨張率の差に起因 して、 特に配線基板において不当な反りやうねりが生じ、 両者の間における電気 的接続部には応力が発生しゃす ヽ。 電気的接続部にて所定以上の応力が発生する と、 当該接続部におけるチップのバンプ電極と配線基板の電極パッドとの界面な どにて、 クラックや剥がれが生じやすくなる。 このような不具合は、 コア基板を 有していないビルドアップ多層配線構造に対して半導体チップをフリツプチップ 実装する場合、 或は、 コア基板およびビルドアップ多層配線構造を含む配線基板 にお!/、て、 ビルドアップ多層配線構造におけるコァ基板に接してレ、な!/、部位に対 して半導体チップをフリップチップ実装する場合に、 特に顕著に現れる傾向にあ る。 発明の開示
本発明は、 このような事情の下で考え出されたものであり、 半導体チップなど の電子部品と配線基板の熱膨張率が相違する場合であつても、 配線基板に対して 電子部品を適切に搭載して電子部品搭載基板を製造する方法を提供することを目 的とする。
本発明の第 1の側面によると電子部品搭載基板の製造方法が提供される。 この 方法は、 ハンダ材料を含むハンダバンプ電極を有する電子部品を、 ハンダ材料の 融点より高い第 1温度に加熱し、 且つ、 ハンダバンプ電極に対応する電極部を有 する配線基板を、 第 1温度より低い第 2温度に加熱するための、 昇温工程と、 ノヽ ンダバンプ電極およぴ電極部を当接させつつ配線'基板に対して電子部品を押圧す ることにより、 ハンダバンプ電極および電極部を接合するための接合工程と、 を 含む。 昇温工程を終えた後に接合工程を行ってもよいし、 両工程を並行して行つ てもよレ、。 両ェ程を並行して行う場合、 電子部品おょぴ配線基板を個別に加熱し ながら、 バンプ電極およぴ電極部が当接している状態で配線基板に対して電子部 品を押圧する。
電子部品の熱膨張率および配線基板の熱膨張率は一般に相違し、 その差は、 例 えば電子部品が半導体チップであり且つ配線基板がビルドアップ多層配線基板で ある場合のように、 配線基板の方が相当程度に大きい場合が多い。 電子部品およ ぴ配線基板の熱膨張率がこのように比較的大きく相違する場合であっても、 本発 明の第 1の側面に係る方法によると、 配線基板に対して電子部品を適切に搭載す ることができる。
本発明の第 1の側面における昇温工程では、 例えば半導体チップである電子部 品、 および、 例えばビルドアップ多層配線基板である配線基板は、 個別に所定の 温度に加熱される。 電子部品したがってそのハンダバンプ電極は、 当該ハンダバ ンプ電極に含まれるハンダ材料を一旦溶融すべく、 当該ハンダ材料の融点以上の 第 1温度に加熱される。 このとき、 電子部品の全体は、 第 1温度に対応する膨張 状態にある。 一方、 配線基板したがってその電極部は、 第 1温度より低い第 2温 度に加熱される。 このとき、 配線基板の全体は、 第 2温度に対応する膨張状態に ある。 第 2温度における配線基板の膨張の程度は、 仮に配線基板が第 1温度にあ る場合における膨張の程度よりも、 小さい。 したがって、 配線基板が電子部品よ りも大きな熱膨張率を有する場合であっても、 昇温工程においては、 電子部品に 対して配線基板が過剰に膨張してしまうことが抑制される傾向にある。 また、 第 2温度における配線基板は、 配線基板力 S加熱されずに常温にある状態から、 膨張 している。 第 1温度および第 2温度を適切に決定することにより、 電子部品に対 する配線基板の熱膨張の程度は適切に調整することができる。
このような昇温工程を終えた後に行われる接合工程では、 或はこのような昇温 工程と共に行われる接合工程では、 配線基板が適度に膨張している状態で、 配線 基板の電極部と電子部品のバンプ電極とをハンダ付けすることができる。 したが つて、 ハンダ付けの後に常温に冷却された状態にあっては、 配線基板における不 当な反りやうねりは抑制され、 電子部品および配線基板の間における電気的接続 部における応力は抑制される。 その結果、 当該接続部におけるクラックや剥れの 発生を回避することが可能となる。
このように、 本発明の第 1の側面によると、 電子部品および配線基板の熱膨張 率が比較的大きく相違する場合であっても、 配線基板に対して電子部品を適切に 搭載することができ、 従って、 電子部品搭載基板を適切に製造することが可能で ある。
本発明の第 1の側面において、 好ましくは、 第 2温度は、 ハンダ材料の融点よ り低い。配線基板を不当に膨張させなレ、ためには、このような構成は好適である。 好ましくは、昇温工程の前に、ハンダバンプ電極に対してエチレンダリコール、 トリエチレングリコール、 またはテトラエチレンダリコールを付着させる工程を 更に含む。 このような構成は、 昇温工程におけるバンプ電極の酸化を防止するう えで好適である。
好ましくは、 配線基板は、 コア基板およびビルドアップ部よりなる積層構造を 有する。 当該コア基板は、 電子部品収容用の貫通孔を有し、 当該ビルドアップ部 は、 配線パターンおよび絶縁層よりなる積層構造を有し且つ貫通孔にて露出して いる電極部を有する。 本構成の配線基板は、 配線パターンおよび絶縁層よりなる 例えばビルドアップ多層配線構造を有する。 接合工程では、 コア基板の貫通孔に 電子部品を進入させ、 当該貫通孔内に電子部品が存在する状態で、 バンプ電極と 電極部とのハンダ付けを行う。 当該ビルドアップ多層配線構造における当該電子 部品が搭載される面は、 コア基板により直接には支持されておらず、 熱膨張しや すい。本発明の第 1の側面によると、このように熱膨張しやすい部位に対しても、 適切に電子部品を搭載することが可能である。
本発明の第 2の側面によると他の電子部品搭載基板の製造方法が提供される。 この方法は、 コア層およぴスぺ一サ層を含む積層構造を有するコア基板における スぺーサ層上に、 配線パターンおよび絶縁層よりなる積層構造を有し且つスぺー サ層に接する電極部を有するビルドアップ部を形成することにより、 配線基板を 作製するための工程と、 コア層に対してビルドアップ部とは反対の側からエッチ ング処理を施すことにより、 当該コア層における電極部に対応する箇所を除去す るための工程と、 スぺーサ層に対してビルドアップ部とは反対の側からエツチン グ処理を施すことにより、 電極部を露出させ、 且つ、 ビルドアップ部における電 子部品搭載面上にスぺーサを残存形成するための工程と、 バンプ電極を有する電 子部品を、 当該電子部品おょぴビルドアップ部の間にスぺーサを介在させつつバ ンプ電極および電極部を接合することにより、配線基板に搭载するための工程と、 を含む。
このような方法によると、 所定の電子部品がコア基板内に収容されている電子 部品搭載基板を適切に製造することができる。 本発明の第 2の側面において得ら れる配線基板は、 コア層およびスぺーサ層を含むコア基板と、 スぺーサ層に接合 しているビルドアップ部とを有する。 コア基板には、 ビルドアップ部とは反対の 側からの複数のェツチング処理により、 ビルドアップ部の電極部が臨む貫通孔が 形成される。 コア基板におけるコア層、 スぺーサ層、 および、 存在する.場合には 他の層は、 各々に応じたエッチング技術によりエッチング処理される。 スぺーサ 層に対するエッチング処理では、 ビルドアップ部の電極部が露出され、 且つ、 ス ぺーサが残存形成される。 電子部品の接合工程では、 コア基板の貫通孔内に電子 部品が存在する状態で、 電子部品おょぴ配線基板は加熱され且つビルドアップ部 に対して電子部品が押圧され、 バンプ電極と電極部とがハンダ付けされる。 この とき、 電子部品およびビルドアップ部の間には先に形成されたスぺーサが介在し ているので、電子部品およびビノレドアップ部が過度に接近することは防止される。 ビルドアップ部からのスぺーサの高さ即ちスぺーサ層の厚さは、 電子部品のバン プ電極のサイズに応じて決定されている。そのため、ハンダ付けの過程において、 溶融状態を経るバンプ電極に不当な負荷が作用するのを防止して、 .配線基板に対 して電子部品を適切に搭載することが可能となる。
このようにして得られた電子部品搭載基板のビルドアップ部すなわちビルドア ップ多層配線構造における、 コア基板とは反対側の露出面に対して更に電子部品 を搭載すると、 当該追加電子部品と貫通孔内の電子部品とを電気的に接続する場 合に両電子部品間の配線抵抗を低減することができる。両電子部品間の配線長は、 ビルドアップ多層配線構造を介して短く設計することが可能だからである。 例え ば、 貫通孔内の電子部品が I Cチップであり、 且つ、 追加電子部品がキャパシタ チップである場合には、 両チップ間の配線抵抗の低減により、 両チップ間の信号 ノィズは充分に抑制され得る。
本発明の第 2の側面において、 好ましくは、 コア基板は、 コア層およぴスぺ一 サ層の間に中間層が介在する積層構造を有する。 この場合、 好ましくは、 コア層 およぴスぺ一サ層は金属材料よりなり、 中間層は樹脂材料よりなる。 このような 構成では、 コァ基板にぉレヽて隣接する 2つの層は充分に異なるエッチング特性を 有する。 したがって、 このような構成は、 コア基板に対する複数のエッチング処 理を適切に行ううえで好適である。 具体的には、 スぺーサ層においてスぺーサを 残存形成しつつ、 コア基板において電子部品収容用の貫通孔を開設するうえで、 好適である。
好ましくは、 バンプ電極はハンダ材料を含み、 搭載工程では、 ハンダ材料の融 点より高い第 1温度に電子部品を加熱し、 且つ、 第 1温度より低い第 2温度に配 線基板を加熱し、 バンプ電極およぴ電極部を当接させつつ配線基板に対して電子 部品を押圧する。 このような構成によると、 本発明の第 1の側面に関して上述し たのと同様の理由に基づき、 配線基板のビルドアップ部に対して電子部品を適切 に搭載することができ、 従つて、 電子部品搭載基板を適切に製造することが可能 である。 図面の簡単な説明
図 1 Aから図 1 D、 本発明に係るチップ搭載基板製造方法における一部の工程 を表す。
図 2 Aから図 2 Cは、 図 1 Dの後に続く工程を表す。
図 3 Aから図 3 Cは、 図 2 Cの後に続く工程を表す。
図 4 Aおよび図 4 Bは、 図 3 Cの後に続く工程を表す。
図 5 Aおよび図 5 Bは、 図 4 Bの後に続く工程を表す。
図 6 Aから図 6 Cは、 図 5 Bの後に続く工程を表す。
図 7 Aから図 7 Cは、 図 6 Cの後に続く工程を表す。
図 8 Aおよぴ図 8 Bは、 図 7 Cの後に続く工程を表す。
図 9 Aおよび図 9 Bは、 配線基板に対してチップが搭載される過程を表す。 図 1 0は、本発明に係るチップ搭載基板に電子部品を更に搭載した状態を表す。 図 1 1は、本発明に係るチップ搭載基板がヒートシンクを具備する状態を表す。 発明を実施するための最良の形態
本発明に係るチップ搭載基板 Xの製造においては、 まず、 図 1 Aに示すような コア材 1 1を用意する。 コア材 1 1は、 金属製の基板であり、例えば、 タンダス テン、 モリブデン、 ジルコニウム、 クロム、 およびタンタルよりなる群より選択 される単体金属、 若しくは、 当該群より選択される金属を含む合金よりなる。 或 は、 コア基板 1 1は、 4 2ァロイ、 ステンレス、 コバール、 ィンバー、 または、 銅/ィンパー Z銅の積層構成を有するクラッド材ょりなる。 コア材 1 1における 面広がり方向の熱膨張率は、 搭載される半導体チップなどの電子部品の熱膨張率 と近似しているのが好ましく、 例えば 2〜1 0 p p mZ°Cである。 また、 コア材 1 1の厚さは、 例えば 0 . ：!〜 2 . 0 mmである。
次に、 図 1 Bに示すように、 コア材 1 1に対して接着剤を介してスぺーサ材 1 2を貝占り付ける。 接着剤は、 コア材 1 1およぴスぺーサ材 1 2の間で硬ィ匕して中 間層 1 3を構成する。 このようにして、 コア材 1 1、 中間層 1 3、 およぴスぺ一 サ材 1 2よりなり、 第 1面 1 0 aおよぴ第 2面 1 0 bを有するコア基板 1 0が作 製される。 スぺーサ材 1 2は、 金属製の板材または箔材であり、 例えば、 銅、 二 ッケル、 またはアルミニゥムよりなる。 スぺーサ材 1 2の厚さは例えば 3 0〜 1 0 0 1X1である。 中間層 1 3は、 主用成分として例えばエポキシ樹脂などを含む 熱硬化性樹脂材料よりなる。 中間層 1 3の厚さは例えば 1 0〜 3 0 mである。 コア基板 1 0の面広がり方向の熱膨張率においては、 コア材 1 1における面広が り方向の熱膨張率が支配的である。
本発明のチップ搭載基板 Xの製造においては、 次に、 図 1 Cに示すように、 ス ぺーサ材 1 2上にレジストパターン 4 1を形成する。 レジストパターン 4 1は、 次の工程で形成される電極パッドの形状に対応する開口部 4 1 aを有する。 レジ ストパターン 4 1の形成においては、 まず、 感光性を有するフィルム状のフォト レジストをスぺーサ材 1 2に対してラミネートする。 次に、 当該フォトレジスト 膜に対する露光処理および現像処理を経て、 当該フォトレジスト膜において開口 部 4 l aを形成する。 このようにして、 レジストパターン 4 1を形成することが できる。 .
チップ搭載基板 Xの製造においては、 次に、 図 1 Dに示すように、 電極パッド 2 1を形成する。 電極パッド 2 1は、 スぺーサ材 1 2を通電層として利用して行 う電気めつき法により、 開口部 4 1 aの内部に所定の導電材料を堆積させること により形成する。 例えば、 開口部 4 1 aの内部に N i， A u， N i , C uを順次 堆積させることにより、電極パッド 2 1を形成することができる。これに代えて、 A u , N i， C uを順次堆積させることにより、 電極パッド 2 1を形成してもよ い。 この場合、 図 1 Cを参照して上述したレジストパターン 4 1の形成工程の前 に、 電気めつき法によりスぺーサ材 1 1の露出面に N iめっき膜を予め形成して おく。 電極パッド 2 1を形成する際の最下層の N iめっき膜は、 或は、 レジスト パターン 4 1を形成する前に形成される N iめっき膜は、 スぺーサ材 1 2と電極 パッド 2 1の A uめっき膜と間において金属材料が拡散してしまうのを抑制する ノ リア層として機能する。 電極パッド 2 1における A uめっき膜と C uめっき月莫 の間の N iめっき膜は、 当該 A uめっき膜と C uめっき膜との間において金属材 料 （A u , C u ) が拡散してしまうのを抑制するバリア層として機能する。
次に、 図 2 Aに示すように、 レジストパターン 4 1をコア基板 1 0から除去す る。 除去に際しては、 レジストパターン 4 1の組成に応じた剥離液を使用する。 次に、 図 2 Bに示すように、 コア基板 1 0の第 1面 1 0 a上に絶縁層 2 2を積 層形成するとともに、 第 2面 1 0 b上に絶縁層 2 2 ' を積層形成する。 絶縁層 2 2の形成にぉレ、ては、 フィルム状樹脂組成物を、 加熱しつつ、 コァ基板 1 0に圧 着する。或は、液状樹脂組成物を、スピンコート法によりコア基板 1 0に塗布し、 その後、 乾燥する。 絶縁層 2 2 ' の形成手法は、 絶縁層 2 2の形成手法と同様で ある。 絶縁層 2 2 , 2 2， の構成材料としては、 例えば、 エポキシ、 ポリサルホ ン、 ポリエーテルサルホン、 ポリフエニルサルホン、 ポリフタルァミ ド、 ポリア ミドイミド、 ポリケトン、 ポリアセタール、 ポリイミド、 ポリカーボネート、 変 性ポリフエユレンエーテル、 ポリフヱニレンオキサイ ド、 ポリプチレンテレフタ レート、 ポリアタリレート、 ポリスノレホン、 ポリフエ二レンスノレフイ ド、 ポリエ ーテノレエーテノレケトン、 テトラフルォロエチレン、 シァネートエステノレ、 ビスマ レイミ ドなどが挙げられる。 次に、 図 2 Cに示すように、 絶縁層 2 2における電極パッド 2 1に対応する箇 所にビアホール 2 2 aを形成する。 ビアホール 2 2 aは、 例えば、 UV— YAG レーザ、 炭酸ガスレーザ、 エキシマレーザ、 または、 プラズマを利用するドライ エッチングにより、 形成することができる。 或は、 ビアホール 2 2 aは、 絶縁層 2 2が感光性を有する場合にはフォトリソグラフィにより形成することができる。 次に、 無電解めつき法により絶縁層 2 2， 2 2 ' の露出面に所定の金属材料を 成膜してシード層 (図示略) を形成した後、 図 3 Aに示すように、 絶縁層 2 2に 対してレジストパターン 4 2を積層形成するとともに、 絶縁層 2 2 ' に対してレ ジストパターン 4 3を積層形成する。 シード層は、 後に行う電気めつき法にぉレ、 て通電層として利用されるものであり、 ビアホール 2 2 aの内壁上にも形成され る。シード層は、例えば銅めつき膜である。 レジストパターン 4 2， 4 3は、各々、 絶縁層 2 2， 2 2 ' 上に形成される配線パターンに対応する所定のパターン形状 を有する。 レジストパターン 4 2 , 4 3の形成手法は、 レジストパターン 4 1の 形成手法と同様である。
次に、 図 3 Bに示すように、 レジストパターン 4 2， 4 3をマスクとして、 電 気めつき法により、 先に形成したシード層 （図示略） の上に銅を堆積させる。 こ れにより、 ビアホール 2 2 aには、銅よりなるビア 2 3が形成され、絶縁層 2 2 , 2 2， においてレジストパターン 4 2， 4 3にマスクされていない部位には、 電 気銅めつき膜が形成される。
次に、 図 3 Cに示すように、 レジストパターン 4 2 , 4 3を剥離する。 この後、 電気鲖めっき膜により覆われていないシード層（図示略）をエッチング除去する。 これにより、 絶縁層 2 2上に配線パターン 2 4が形成されるとともに、 絶縁層 2 2 ' の上に配線パターン 2 4 ' が形成される。
チップ搭載基板 Xの製造にぉ 、ては、 このようなビルドアップ法による絶縁層 2 2の形成、 ビアホール 2 2 aの形成、 並びに、 ビア 2 3および配線パターン 2 4の形成を含む一連の過程を、 コァ基板 1 0の第 1面 1 0 aの側にて所定の回数 繰り返すとともに、 ビルドアップ法による絶縁層 2 2 ' の形成、 ビアホール 2 2 a， の形成、 並びに、 ビア 2 3 ' および配線パターン 2 4， の形成を含む一連の 過程を、 第 2面 1 0 bの側にて同回数繰り返すことにより、 図 4 Aに示すような ビルドアップ部 2 0， 2 0， を形成する。 ビアホール 2 2 a ' およびビア 2 3， の形成手法は、 ビアホール 2 2 aおよびビア 2 3の形成手法と同様である。 本実 施形態では、 配線パターン 2 4の積層数は 5であり、 最外の配線パターン 2 4に は、 外部接続用の電極パッド 2 4 aが設けられている。
次に、 図 4 Bに示すように、 ビルドアップ部 2 0の表面にオーバーコート層 2 5を形成する。 オーバーコート層 2 5は、 電極パッド 2 4 aに対応して開口して いる。 オーバーコート層 2 5の形成においては、 まず、 印刷技術により、 オーバ 一コート層用の感光性樹脂をビルドアップ部 2 0の上に成膜する。 次に、 フォト リソグラフィにより、 所定の開口部を形成する。 オーバコート層 2 5を形成した 後、 電極パッド 2 4 aの露出面上に、 無電解めつき法により、 例えば N iめっき 膜とその上に A uめっき膜とを形成してもよい。
チップ搭载基板 Xの製造においては、 次に、 図 5 Aに示すように、 オーバーコ ート層 2 5を設けたビルドアップ部 2 0を保護膜 4 4で被覆する。保護膜 4 4は、 次に、 図 5 Bに示すように、 ビルドアップ部 2 0 ' を、 例えば研磨などの機械 加工により除去する。 これにより、 コア基板 1 0のコア材 1 1を露出させる。 本 発明では、 これに代えて、 ビルドアップ部 2 0 ' に対して、 後出のチップ実装ェ リァに相当する箇所のみを、 N C切削やレーザ加工により除去してもよい。
次に、 図 6 Aに示すように、 コア基板 1 0のコア材 1 1上にレジストパターン 4 5を形成する。 レジストパターン 4 5は、 電極パッド 2 1に対応する箇所に開 口部を有する。 レジストパターン 4 5の形成手法は、 レジストパターン 4 1の形 成手法と同様である。
次に、 図 6 Bに示すように、 レジストパターン 4 5をマスクとして、 中間層 1 3が露出するまでコア材 1 1に対してエッチング処理を行う。 本工程では、 エツ チング液としては、 コア材 1 1の構成材料に応じて、例えば、塩化第二鉄水溶液、 フッ酸、 または玉水などを使用することができる。 エッチング処理の後、 レジス トパターン 4 5は剥離する。
次に、 図 6 Cに示すように、 コア材 1 1をマスクとして、 スぺーサ材 1 2が露 出するまで中間層 1 3に対してエッチング処理を行う。 本工程は、 ドライエッチ ングで行う。 ドライエッチングとしては、 例えば、 リアックティブイオンエッチ ング （R I E ) やイオンミリングが挙げられる。
次に、 図 7 Aに示すように、 スぺーサ材 1 2上にレジストパターン 4 6を形成 する。 レジストパターン 4 6は、 スぺーサ材 1 2において後出のスぺーサが形成 される箇所をマスクするためのものである。 レジストパターン 4 6の形成におい ては、 まず、 感光性を有するインクタイプ (液体) のフォトレジストをスぺーサ 材 1 2の露出面に対して塗布し、 例えば 8 0 °Cで 3 0分間乾燥する。 次に、 当該 フォトレジスト膜に対する露光処理および現像処理を経て、 当該フォトレジスト 膜において所定のパターンを形成する。 このようにして、 レジストパターン 4 6 を形成することができる。
次に、 図 7 Bに示すように、 レジストパターン 4 6をマスクとして、 電極パッ ド 2 1が充分に露出するまでスぺーサ材 1 2に対してエッチング処理を行う。 こ れにより、 コア基板 1 0において、 チップ収容用の貫通孔 1 0 cが形成されて、 ビルドアップ部 2 0におけるチップ搭載ェリア 2 0 aが露出することとなる。 こ れとともに、 チップ搭載エリア 2 0 a上にスぺーサ 1 2 aが形成されることとな る。 本工程では、 エッチング液としては、 スぺーサ材 1 2の構成材料に応じて、 例えば塩化銅水溶液などを使用することができる。この後、図 7 Cに示すように、 レジストパターン 4 6を剥離する。 この後、 当該基板を個片すなわちパッケージ サイズに分割する。 以上のようにして、 配線基板 X， が形成される。
次に、 図 8 Aに示すように、 外部接続用のバンプ電極 3 1を有する半導体チッ プ 3 O Aを、 配線基板 X ' に搭載する。 すなわち、 半導体チップ 3 O Aを、 配線 基板 X ' にフリップチップ実装する。 バンプ電極 3 1は、 その全体がハンダ材料 よりなる。 或は、 バンプ電極 3 1は、 例えば銅などのコアボールと、 当該コアボ 一ルを覆うハンダ材料よりなる。
チップ搭載工程では、 まず、 図 9 Aに示すように、 半導体チップ 3 O Aをヒー トプレート 5 1に固定し且つ配線基板 X， をヒートプレート 5 2に固定した後、 吸着コレツト 5 3によりヒートプレート 5 1を吸着し且つ当該吸着コレット 5 3 を操作することにより、 配線基板 X ' に対して半導体チップ 3 O Aを位置合せす る。 ヒートプレート 5 1は温度調節可能な発熱機能を有し、 当該ヒートプレート 5 1により半導体チップ 3 O Aを第 1温度に加熱する。 第 1温度は、 バンプ電極 3 1に含まれるハンダ材料の融点より高い。 ヒートプレート 5 2は、 温度調節可 能な発熱機能を有し、 当該ヒートプレート 5 2により配線基板 X， を第 2温度に 加熱する。 第 2温度は、 第 1温度より低く、 且つ、 バンプ電極 3 1に含まれるハ ンダ材料の融点より低い。 また、 半導体チップ 3 O Aのバンプ電極 3 1には、 ヒ ートプレート 5 1により半導体チップ 3 O Aを加熱する前に、 予め酸ィ匕防止剤 5 4が塗布されている。 酸化防止剤 5 4としては、 エチレングリコール、 トリェチ レンダリコール、 またはテトラエチレングリコールを使用することができる。 チップ搭載工程では、 次に、 図 9 Bに示すように、 吸着コレツト 5 3を操作す ることにより、 バンプ電極 3 1およぴ電極パッド 2 1が当接している状態で、 配 線基板 X， に対して半導体チップ 3 O Aを押圧する。 押圧状態において、 半導体 チップ 3 0 Aおよびバンプ電極 3 1は第 1温度を経るように温度調節され、 これ により、 バンプ電極 3 1のハンダ材料はー且溶融状態を経る。 したがって、 本ェ 程を経たバンプ電極 3 1と電極パッド 2 1は、 ハンダ付けされる。 ハンダ付け時 におレ、て、 バンプ電極 3 1に付着して！/、た酸化防止剤 5 4は蒸発する。
このようなチップ搭載工程では、 半導体チップ 3 0 Aおよぴ配線基板 X， は、 個別に加熱される。 半導体チップ 3 O Aしたがってそのバンプ電極 3 1は、 当該 バンプ電極 3 1に含まれるハンダ材料を一旦溶融すべく、 当該ノヽンダ材料の融点 以上の第 1温度に加熱される。 このとき、 半導体チップ 3 O Aの全体は、 第 1温 度に対応する膨張状態にある。 一方、 配線基板 X ' したがってその電極パッド 2 1は、 第 1温度より低い第 2温度に加熱される。 このとき、 配線基板 X ' ,の全体 は、 第 2温度に対応する膨張状態にある。 したがって、 半導体チップ 3 O Aおよ び配線基板 X ' の昇温の過程においては、 半導体チップ 3 O Aに対して配線基板 X ' が過剰に膨張してしまうことを防止することができる。
チップ搭載工程にぉ 、て、 パンプ電極 3 1と電極パッド 2 1とを接合する際に は、 配線基板 X， がこのように適度に膨張している状態で、 ハンダ付けを行うこ とができる。 したがって、 ハンダ付けの後に常温に冷却された状態にあっては、 配線基板 X ' における不当な反りゃうねりは抑制され、 半導体チップ 3 O Aおよ ぴ配線基板 X ' の間におけるバンプ電極 3 1および電極パッド 2 1よりなる電気 的接続部にて生じ得る応力は抑制される。 その結果、 当該接続部におけるクラッ クゃ剥れの発生を回避して、半導体チップ 3 O Aと配線基板 X ' との間において、 高 1,、接続信頼性を得ることができる。
カロえて、 チップ搭載工程では、 半導体チップ 3 O Aおよびビルドアップ部 2 0 の間にはスぺーサ 1 2 aが介在しているので、 半導体チップ 3 0 Aおよびビルド 了ップ部 2 0が過度に接近することは防止される。 ビルドアップ部 2 0からのス ぺーサ 1 2 aの高さ即ちスぺーサ層 1 2の厚さは、 半導体チップ 3 O Aのバンプ 電極 3 1のサイズに応じて決定されている。 そのため、 ハンダ付けの過程におい て、 溶融状態を経るバンプ電極 3 1に不当な負荷が作用するのを防止して、 配線 基板 X ' に対して半導体チップ 3 O Aは適切に搭載される。
チップ搭載基板 Xの製造においては、 次に、 図 8 Bに示すように、 コア基板 1 0の貫通孔 1 0 cにァンダーフィル剤 5 5を充填する。ァンダーフィノレ剤 5 5は、 半導体チップ 3 0 Aとビルドアップ部 2 0の間を充たすとともに、 半導体チップ 3 O Aを封止する。 このようなアンダーフィル剤 5 5は、 バンプ電極 3 1および 電極パッド 2 1よりなる電気的接続部に発生し得る応力を緩和する機能を有する。 この応力緩和機能により、 当該フリップチップ実装における接続信頼性の確保が 図られる。
以上のようにして、 配線基板 X， およぴ半導体チップ 3 0 Aよりなるチップ搭 載基板 Xが製造される。
チップ搭載基板 Xには、 図 1 0に示すように、 半導体チップ 3 0 Bが搭載され る。 半導体チップ 3 0 Bは、 外部接続用のバンプ電極 3 2を有する。 バンプ電極 3 2は、 その全体がハンダ材料よりなる。 或は、 バンプ電極 3 2は、 例えば銅な どのコアボールと、 当該コアボールを覆うハンダ材料よりなる。 半導体チップ 3 0 Bは、 半導体チップ 3 0 Aの搭載手法として上述したのと同様の手法により、 チップ搭載基板 Xに搭載することができる。 搭載状態において、 バンプ電極 3 2 および電極パッド 2 4 aは溶融接合ないしハンダ付けされている。
このように、 チップ搭載基板 Xに半導体チップ 3 0 Bを搭載すると、 半導体チ ップ 3 0 Bと半導体チップ 3 0 Aとを電気的に接続する場合に両チップ間の配線 抵抗を低減することができる。 両チップ間の配線長は、 ビルドアップ部 2 0の微 細配線構造を介して短く設計することが可能であるからである。 例えば、 半導体 チップ 3 O Aが I Cチップであり、 且つ、 半導体チップ 3 0 Bがキャパシタチッ プである場合には、 両チップ間の配線抵抗の低減により両チップ間の信号ノィズ を充分に抑制することが可能である。
チップ搭載基板 Xには、 図 1 1に示すように、 ヒートシンク 5 6を取り付けて もよい。 ヒートシンク 5 6は、 半導体チップ 3 0 Aにて生ずる熱を放散するため のものであり、 所定の接着剤 5 7を介してコァ基板 1 0および半導体チップ 3 0 Aに接合されている。 チップ搭載基板 Xがこのようなヒートシンク 5 6を具備す る構成は、 半導体チップ 3 O Aが I Cチップである場合に、 特に実益が高い。 I Cチップは、 その駆動時における発熱量が多い傾向にある。
本実施形態においては、 コア材 1 1に対するエッチング処理の前にビルドアッ プ部 2 0 'の全てがダミービルドアップ部として機械研磨により除去されている。 本発明では、 これに代えて、 ビルドアップ部 2 0， の一部をコァ基板 1 0上に残 し、 当該残存部に含まれる配線構造を、 形成されるチップ搭載基板 Xの配線構造 の一部として利用してもよい。 この場合、 図 5 Bを参照して上述した工程におい て、 ビルドアップ部 2 0， の全てを除去せずに、 チップ搭載ェリア 2 0 aに相当 する一部のみを除去する。 ビルドアップ部 2 0 ' の部分除去手法としては、 例え ば、 N C切削やレーザ加工を採用することができる。 〔実施例〕
本実施例のチップ搭載基板の作製においては、 まず、 コア基板を作製した。 コ ァ基板の作製においては、具体的には、コア材である 4 2ァロイ板（平面サイズ： 1 5 O mm X 1 5 O mm、 厚さ： 0 . 5 mm) に対し、 スぺーサ材である電角 同 箔 （厚さ： 7 C m) を、 中間層を構成する接着剤としてのエポキシ樹脂シート (商品名： A B F、 味の素ファインテクノ製) を介して貼り付けた。 4 2ァロイ は、 F e - 4 2 w t %N iの組成を有する。
チップ搭載基板の作製においては、 次に、 電気めつき法により、 電解銅箔上に N iめっき膜を形成した。 次に、 N iめっき膜を介して電解銅箔上にレジストパ ターンを形成した。 このレジストパターンは、 次の工程で形成される電極パッド の形状に対応する複数の開口部を有する。 レジストパターンの形成においては、 まず、 感光性を有するドライフィルムレジスト （商品名： N I T _ 2 4 0、 日合 モートン製） を電解銅箔に対して貼り合わせる。 次に、 当該フォトレジスト膜に 対する露光処理おょぴ現像処理を経て、 当該フォトレジスト膜において開口部を 形成する。
チップ搭載基板の製造においては、 次に、 レジストパターンの各開口部にて電 極パッドを形成する。 具体的には、 電気めつき法により、 各開口部の内部に A u めっき膜（厚さ： 1 μ πι)、 N iめっき膜（厚さ： 5 μ m) , C uめっき膜（厚さ： 1 5 M m) を順次形成することにより、 電極パッドを形成した。 電極パッドを-形 成した後、 剥離液としての 3 w t %水酸化ナトリゥム水溶液を作用させることに より、 レジストパターンを電解銅箔から剥離した。 以下、 コア基板において当該 電極パッドを形成,した側の面を第 1面とし、 当該第 1面とは反対の側の面を第 2 面とする。
次に、 コア基板の両面に絶縁層を形成した。 具体的には、 まず、 エポキシ樹脂 シート （平面サイズ： 2 0 O mm X 2 0 O mm, 厚さ： 5 0 μ m、 商品名： A B F、 味の素ファインテクノ製） を、 真空ラミネータを使用して圧着した。 圧着温 度は 1 3 0 °Cとし、 圧着時間は 2分間とした。 この後、 1 7 0 °Cで 3 0分間加熱 することにより、 エポキシ樹脂を硬ィ匕させた。
次に、 第 1面側の絶縁層における上述の電極パッドに対応する箇所に対して、 各電極パッドの一部が露出するように炭酸ガスレーザにより複数のビアホール (直径： 6 0 i m) を形成した。
次に、 セミアディティブ法により、 両面の絶縁層上に銅配線パターンを形成し た。 このとき、 第 1面側の絶縁層におけるビアホールの表面にも銅を堆積させる ことにより、 当該ビアホールにてビアも形成した。 具体的には、 まず、 各絶縁層 表面おょぴビアホール表面にデスミァ処理を施した後、 無電解めつき法により、 絶縁層およびビアホールの表面に無電解銅めつき膜を形成した。 デスミァ処理に は、 過マンガン酸塩を含む水溶液を使用した。 次に、 無電解銅めつき膜上にフォ トレジストを成膜した後、 これを露光および現像することにより、 レジストパタ ーンを形成した。 当該レジストパターンは、 形成を目的とする配線パターンに対 応するパターン形状を有する。 次に、 電気めつき法により、 レジストパターンに よりマスクされていない無電解めつき膜上に、 無電解銅めつき膜をシード層とし て利用して電気鲖めっきを堆積させた。 次に、 レジストパターンを除去した後、 それまでレジストパターンで被覆されて 、た無電解銅めっき膜をエツチング除去 した。 このようなセミアディティプ法により、 両側の絶縁層上にぉレヽて配線パタ ーンを形成するとともに、 第 1面側の絶縁層のビアホールにてビアを形成した。 この後、 絶縁層の積層形成から配線パターンぉよびビアの形成までの以上のよ うな一連の工程を、 コァ基板の両面側にて更に 4回繰り返すことにより、 コア基 板の両面にぉレ、て 5層配線構造のビルドアップ部を形成した。
次に、 スクリーン印刷おょぴフォトリソグラフィにより、 第 1面側のビルドア ップ部の表面にオーバーコート層を形成した。オーバーコート層の所定箇所には、 ビルドアップ部における最上位の配線パターンの一部が電極パッドとして露出す るように開口部を設けた。 次に、 無電解めつき法により、 電極パッドの露出面上 に、 N iめっき膜 （厚さ： 5 μ πι) およびその上に A uめっき膜 （厚さ： 0. 1 β ΐη) を順次形成した。
次に、 保護膜としてのドライフィルムレジストにより第 1面側のビルドアップ 部を被覆した後、 第 2面側のビルドアップ部を研磨して除去した。 これにより、 コア基板のコア材 （4 2ァロイ板） を露出させた。 次に、 コア材において露出さ れた面の上にレジストパターンを形成した。 このレジストパターンは、 コア基板 に接して形成された上述の電極パッドに対応する箇所、 即ちチップ搭載エリアに 対応する箇所に開口部を有する。
次に、 当該レジストパターンをマスクとして、 中間層が露出するまでコア材に 対してエッチング処理を行った。 エッチング液としては、 塩化第二鉄水溶液を使 用した。 次に、 酸素ガスを用いた R I Εにより、 コア材をマスクとして、 スぺー サ材（電解銅箔） が露出するまで中間層に対してエッチング処理を行った。次に、 スぺーサ材において露出された面の上にレジストパターンを形成した。 このレジ ストパターンは、 スぺーサ材においてスぺーサが形成される箇所をマスクするた めのものである。
次に、 当該レジストパターンをマスクとして、 第 1面側の最下層の絶縁層およ び当該絶縁層に埋設されている電極パッドが充分に露出するまでスぺーサ材に対 してエッチング処理を行う。 エッチング液としては、 塩化銅水溶液を使用した。 これにより、 コァ基板にぉレ、てチップ収容用の貫通孔が形成され、 ビルドアップ 部のコア基板側にチップ搭載ェリァが露出した。 これとともに、 チップ搭載ェリ ァ上にスぺーサが形成された。 次に、 スぺーサ形成用のレジストパターンを剥離 した。 この後、 当該基板を個片すなわちパッケージサイズに分割した。 以上のよ うにして、 チップ搭載用の複数の配線基板を形成した。
次に、別途用意した半導体チップを配線基板に対してフリップチップ実装した。 当該半導体チップは、 外部接続用のバンプ電極を有する。 このバンプ電極は、 配 線基板の電極パッドに対応して設けられており、 ハンダ ' (組成： S n - 3 w t % A g - 0 . 5 w t %C u、 融点： 2 2 0 °C) よりなる。
. チップ搭載工程では、まず、半導体チップを第 1ヒートプレートに固定した後、 吸着コレットにより第 1ヒートプレートを吸着し、 且つ、 当該半導体チップのバ ンプ電極に、 酸化防止剤としてのェチレングリコールを塗布した。 一方、 配線基 板は、 第 2ヒートプレートに固定しておいた。 第 1およぴ第 2ヒートプレートは 温度調節可能な発熱機能を有する。 次に、 第 1ヒートプレートにより半導体チッ プを 2 5 5 °Cに加熱し、 且つ、 第 2ヒートプレートにより配線基板を 1 5 0 に カロ熱した。 次に、 吸着コレツ小を操作することにより、 半導体チップのバンプ電 極および配線基板の電極パッドが当接している状態で、 配線基板に対して半導体 チップを押圧した。 押圧状態において、 第 1および第 2ヒートプレートによる加 熱を停止して、半導体チップおよび配線基板の温度を低下させ、充分に冷却した。 これにより、 半導体チップのバンプ電極と配線基板の電極パッドとが、 ハンダ付 けされた。
次に、 コア基板の貫通孔にアンダーフィル剤を充填し、 半導体チップを封止し た。 このとき、 アンダーフィル剤は、 半導体チップとビルドアップ部の間にも充 填された。 以上のようにして、 本実施例のチップ搭載基板を作製した。

Claims

請求の範囲
1 . ハンダ材料を含むハンダバンプ電極を有する電子部品を、 前記ハンダ材料の 融点より高い第 1温度に加熱し、 且つ、 前記ハンダバンプ電極に対応する電極部
) を有する配線基板を、 前記第 1温度より低い第 2温度に加熱するための、 昇温ェ 程と、
前記ハンダバンプ電極および前記電極部を当接させつつ前記配線基板に対し て前記電子部品を押圧することにより、 前記ハンダバンプ電極および前記電極部 を接合するための接合工程と、 を含む、 電子部品搭載基板の製造方法。
2 . 前記第 2温度は、 前記ハンダ材料の融点より低い、 請求項 1に記載の電子部 品搭載基板の製造方法。
3 . 前記昇温工程の前に、 前記ハンダバンプ電極に対してエチレングリコール、 トリエチレングリコール、 またはテトラエチレンダリコールを付着させる工程を 更に含む、 請求項 1に記載の電子部品搭載基板の製造方法。
4 . 前記配線基板は、 コア基板おょぴビルドアップ部よりなる積層構造を有し、 前記コア基板は、 電子部品収容用の貫通孔を有し、 前記ビルドアップ部は、 配線 パターンおよび,絶縁層よりなる積層構造を有し且つ前記貫通孔にて露出している 前記電極部を有する、 請求項 1に記載の電子部品搭載基板の製造方法。
5 . コア層およびスぺーサ層を含む積層構造を有するコア基板における前記スぺ ーサ層上に、 配線パターンおよび絶縁層よりなる積層構造を有し且つ前記スぺー サ層に接する電極部を有するビルドアップ部を形成することにより、 配線基板を 作製するための工程と、
前記コァ層に対して前記ビルドアップ部とは反対の側からエツチング処理を 施すことにより、 当該コア層における前記電極部に対応する箇所を除去するため の工程と、 前記スぺーサ層に対して前記ビルドアップ部とは反対の側からエッチング処 理を施すことにより、 前記電極部を露出させ、 且つ、 前記ビルドアップ部におけ る電子部品搭載面上にスぺーサを残存形成するための工程と、
バンプ電極を有する電子部品を、 当該電子部品おょぴ前記ビルドアップ部の 間に前記スぺーサを介在させつつ前記バンプ電極および前記電極部を接合するこ とにより、 前記配線基板に搭載するための工程と、 を含む、 電子部品搭載基板の 製造方法。
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