KR100633850B1 - 캐비티가 형성된 기판 제조 방법 - Google Patents

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Abstract

(a) 내부 회로가 형성된 동박 적층 원판에서 미리 설정된 캐비티가 형성될 주위에 베리어를 형성하는 단계, (b) 캐비티가 형성될 영역에 열 경화 소재를 도포하는 단계, (c) 열 경화 소재가 도포된 동박 적층 원판에 절연층 및 동박층을 적층하는 단계, (d) 적층된 절연층 및 동박층을 캐비티가 형성될 영역에 상응하는 돌출부가 형성된 프레스 판을 이용하여 프레스를 가하는 단계, (e) 적층된 절연층의 상부에 외부 회로 패턴을 형성하는 단계, (f) 도포된 열 경화 소재를 용해제를 이용하여 용해시켜서 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법이 제시된다. 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지에서 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 효과가 있다.
패키지 온 패키지, 캐비티, 동박 적층 원판, 절연층.

Description

캐비티가 형성된 기판 제조 방법{Method for manufacturing a substrate with cavity}
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면을 개괄적으로 도시한 도면.
도 3은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면도.
도 4 내지 도 11은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지에 사용되는 캐비티가 형성된 기판 제조 방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
310 : 코어층
320 : 내부 회로
330 : 절연층
335 : 이너 비아홀(IVH : Interstitial Via Hole)
340 : 외부 회로
350 : 솔더 레지스트
355 : 블라인드 비아홀(BVH : Blind Via Hole)
360 : 베리어(barrier)
370 : 본딩 패드
본 발명은 적층형 반도체 패키지 모듈에 관한 것으로, 특히 캐비티가 형성된 기판 제조 방법에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 기판에 하나의 집적회로를 실장하는 추세에서 하나의 기판에 여러 개의 집적회로들을 실장하는 적층형 반도체 패키지 기술로 진화하고 있다. 또한, 전자 산업의 발달에 따라서 고성능, 고밀도 패키지를 실현하기 위한 방안과 그에 대한 수요가 증가하면서 패키지를 제조하는 여러 방법 중에서 패키지 위에 패키지를 쌓는 패키지 온 패키지(POP : Package on package, 이하 '패키지 온 패키지'라고 지칭함)가 좋은 대안으로 떠오르게 되었다. 패키지 온 패키지를 구현하기 위해서는 전체 패키지의 두께를 최소화하는 것이 현재 극복해야 할 문제 중 하나이다.
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도이다. 도 1을 참조하면, 하층 패키지(110), 상층 패키지(120), 상층 솔더볼(103) 및 하층 솔더볼(140)이 도시되어 있다.
종래의 볼그리드 어레이(BGA) 반도체 패키지에는 기판 몸체가 있고, 그 기판몸체의 내부에는 패턴화된 복수의 도전성 배선들이 내설되어 있다. 기판 몸체의 상면에 복수의 칩패드들이 있으며, 반도체 칩들은 이러한 복수의 칩패드들과 와이어 본딩되어 있다. 또한, 반도체 칩과 금속와이어를 감싸도록 기판몸체 상부의 일정면적을 에폭시(EPOXY) 몰딩화합물로 몰딩한 몰딩부가 형성되어 있다. 또한, 기판의 하면에는 그 기판에 내설된 도전성 배선들의 다른 일단에 각각 연결되도록 복수개의 솔더볼들이 부착되어 있다. 이와 같이 구성된 종래의 볼그리드 어레이 반도체 패키지는 그 구조의 특성상 얇게 적층할 수 없기 때문에 제한된 면적 내에서 고집적화된 메모리모듈을 제작할 수 없는 단점이 있었다.
또한, 종래 패키지 온 패키지의 구조에서 보면 하층에 위치하고 있는 하층 패키지(110)는 2층 구조되어 있으며 집적회로가 기판의 표면에 실장되어 있다. 이때 하층 패키지(110)의 기판은 일반적인 인쇄회로기판을 제작하는 공법으로 제작된다. 점점 고밀도화되는 반도체 패키지 모듈에 위해 현재 복수의 집적회로의 실장이 요구하고 있는 실정이다. 패키지 온 패키지의 전체 높이를 유지하며 하층 패키지(110)의 실장을 늘리기 위해 기존 방식으로는 높이를 맞추기가 어려운 문제점이 있다. 이를 위해 반도체 칩 자체의 두께를 줄이는 방법(die-Thinning)을 통해 높이 문제를 해결하는 것도 하나의 해결 방안이 될 수 있다. 그러나 반도체 칩 자체의 두께를 줄이는 경우 반도체 칩의 장시간 작동 시 발생하는 기능 에러(Funtion-error) 문제가 대두되어 반도체 칩 자체보다는 기판의 두께를 줄여서 패키지 온 패키지의 실장 능력의 향상을 시도하고 있다.
또한, 종래 기술에 따르면, 기판의 두께를 줄이는데 한계가 있으므로, 하층 반도체 패키지에 실장할 수 있는 집적회로의 개수가 제한되는 문제점이 있다. 또한, 반도체 패키지를 기판내에 임베디드 형식으로 내장하기 위해서는 별도의 드릴 공정을 수행하여야 하기 때문에 공정이 복잡하고, 추가적인 비용이 소모되는 문제점이 있다.
본 발명은 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 패키지 온 패키지용 기판을 제조하는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 집적회로를 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 별도의 드릴 공정을 이용하지 않고, 집적회로를 기판에 형성된 캐비티에 실장함으로써, 공정을 단순화할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 기판에 형성된 캐비티에 집적회로를 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 상대적으로 작게 할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 별도의 드릴 공정을 이용하지 않고 캐비티를 형성함으로써 종래의 캐비티 형성 공정보다 마무리 공정이 우수한 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 패키지 온 패키지의 하층 패키지에 복수의 집적회로를 층별로 실장할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 추가적으로 캐비티 형성 공정을 필요로 하지 않기 때문에 추가적인 비용을 감소시킬 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
본 발명의 일 측면에 따르면, (a) 내부 회로가 형성된 동박 적층 원판에서 미리 설정된 캐비티가 형성될 주위에 베리어를 형성하는 단계, (b) 캐비티가 형성될 영역에 열 경화 소재를 도포하는 단계, (c) 열 경화 소재가 도포된 동박 적층 원판에 절연층 및 동박층을 적층하는 단계, (d) 적층된 절연층 및 동박층을 캐비티가 형성될 영역에 상응하는 돌출부가 형성된 프레스 판을 이용하여 프레스를 가하는 단계, (e) 적층된 절연층의 상부에 외부 회로 패턴을 형성하는 단계, (f) 도포된 열 경화 소재를 용해제를 이용하여 용해시켜서 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법을 제시할 수 있다.
여기서, 절연층 및 동박층은 레진코팅동박이거나 또는 절연층은 프리프레그일 수 있다.
여기서, 베리어는 스크린 방식에 의해 인쇄되거나 또는 열경화 필름에 대하여 노광 공정을 수행하여 인쇄될 수 있다.
여기서, 열 경화 소재의 유리 전이 온도(Tg)는 절연층의 유리 전이 온도(Tg)보다 높을 수 있다.
여기서, 열 경화 소재는 절연층과 서로 섞이지 않는 소재일 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 (g) 형성된 캐비티 내에 소자와 상기 기판을 전기적으로 연결하기 위한 본딩 패드를 전해금도금 또는 무전해금도금으로 증착하는 단계를 더 포함할 수 있다.
이하, 본 발명에 따른 캐비티가 형성된 기판 제조 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 일반적인 기판의 제조 방법에 대해서 먼저 설명하기로 한다. 여기서는, 다층 기판의 제조 방법을 중심으로 설명하지만, 본 발명은 다층 기판의 제조 방법에 국한되지 않는다.
먼저, 코어층 외부에 내부 회로 패턴을 형성한다. 여기서, 제품 사양에 맞는 내층 원자재를 절단하고, 드라이 필름(dry film) 및 작업용 필름(working film)을 이용하여 미리 설정된 내부 회로 패턴을 형성한다. 여기서, 내부층을 스크러빙(scrubbing, 정면)하고, 내층 사진 인쇄막을 도포하며, 내층 노광/현상 공정이 수행될 수 있다.
이후, 회로 패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 강화처리 를 하는 공정(Brown(Black) Oxide)을 수행한다. 즉, 화학적인 방법을 사용하여 동박의 표면을 산화 시켜서 표면에 조도를 강화하여 적층에서의 접착이 잘되도록 표면처리를 하는 공정을 수행한다. 이후, 내층 기판과 프리프레그(prepreg)를 적층함으로써, 예비 적층 및 적층 공정을 수행한다.
이후, 적층된 내층 기판과 프리프레그를 진공 가압(vacuum press)한다. 여기서, 진공 가압 대신 고온에서 일정 기간 압력을 가하는 hot press 및 고온의 작업을 수행한 기판에 대해 cool press를 할 수도 있다.
판넬의 모서리 등으로부터 레진 및 동박 등을 다듬어 주는 트리밍(trimming) 공정을 수행하고, 드릴링(drilling) 공정을 위해 기준점, 즉, 내층 회로상의 기준점(target guide mark)에 홀을 가공하는 X-Ray 타겟 드릴 공정을 수행한다.
이후, 기판의 각 층간 전기 전도를 위해서 홀 가공을 하는 드릴 공정을 수행한다. 여기서, 드릴 공정은 CNC(Computer Numerical Control) 방식으로 기판상에 필요한 홀을 가공하는 공정이 될 수 있다.
이후, 외층(outer layer)에 대해서 회로 패턴을 형성할 드라이 필름과 작업용 필름을 도포하고, 소정의 세기와 시간동안 광을 조사하여 외층 노광 작업을 수행하고, 조사되지 않은 부분을 현상하는 에칭 공정을 수행한다. 외층 검사 및 스케일 측정 후 솔더 레지스트 노광 필름을 설계 및 제조한다. 이후, 브러쉬 연마와 같이 솔더 레지스트 잉크가 기판과 잘 밀착되도록 동벽면에 조도를 형성시키는 등의 솔더 레지스트 공정에 대한 전처리 공정을 수행한다. 이후, 솔더 레지스트를 도포 하고, 전 단계에서 적응적으로 설계된 솔더 레지스트 노광 필름을 이용하여 솔더 레지스트 노광 공정을 수행하고, 솔더 레지스트 잉크를 제거하는 현상 공정을 수행하며, 표면처리, 전기/최종 검사를 포함하는 다양한 후공정이 수행된다.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지를 구성하는 반도체 패키지의 단면을 개괄적으로 도시한 도면이다. 도 2를 참조하면, 본 발명에 따른 반도체 패키지는 코어층(210), 도전성 배선(220), 금속 패드(230), 집적회로(240), 금속 와이어(250), 몰딩부(260) 및 솔더볼(270)을 포함한다.
본 발명에 따르면, 반도체 패키지의 두께를 감소시키기 위해서 적어도 하나의 집적회로(240)가 기판에 형성된 캐비티에 수용되어 위치한다. 즉, 패키지 온 패키지에 있어서, 전체 반도체 패키지의 두께를 감소시키기 위해서 코어층(210)의 상부에 절연층을 이용하여 캐비티를 형성하고, 형성된 캐비티에 집적회로(240)를 넣는다. 이후 집적회로(240)를 도전성 배선(220) 및 금속 패드(230)에 금속 와이어(250)를 이용하여 전기적으로 접속시킨다. 이후 에폭시 수지와 같은 보호 물질을 이용하여 집적회로(240)의 주위 및 상부에 몰딩부(260)를 형성한다.
도 3은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면도이다. 도 3을 참조하면, 본 발명에 따른 기판은 코어층(310), 내부 회로(320), 절연층(330), 이너 비아홀(IVH : Interstitial Via Hole)(335), 외부 회로(340), 솔더 레지스트(350), 블라인드 비아홀(BVH : Blind Via Hole)(355), 베리어(barrier)(360) 및 본딩 패드(370)를 포함할 수 있다.
코어층(310)은 내부 회로(320)가 형성된 동박 적층 원판일 수 있고, 절연층(330)은 프리프레그(PPG) 또는 레진코팅동박(RCC : Resin Coated Copper Foil)과 같은 절연 물질로 구성될 수 있다.
내부 회로(320)와 외부 회로(340)는 이너 비아홀(IVH : Interstitial Via Hole)(335) 또는 블라인드 비아홀(BVH : Blind Via Hole)(355)에 의해 서로 전기적으로 연결될 수 있다. 여기서, 플레티드 스루홀(PTH : Plated Through Hole)(미도시)에 의해 내부 회로(320)와 외부 회로(340)간에 전기적으로 접속될 수도 있다.
베리어(360)는 캐비티를 형성하기 위해 미리 준비된 열 경화 소재의 흐름을 방지하기 위해서 마련되며, 내부 회로가 형성된 동박 적층 원판에서 미리 설정된 캐비티가 형성될 주위에 베리어는 절연 페이스트일 수 있다.
본딩 패드(370)는 캐비티에 수용되어 기판에 접속될 반도체 칩과 기판을 서로 연결하기 위한 역할을 하며, 이경우 반도체 칩과 기판은 서로 플립칩 본딩 또는 와이어 본딩에 의해 접속될 수 있다.
도 4 내지 도 11은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지에 사용되는 캐비티가 형성된 기판 제조 방법을 도시한 도면이다.
도 4를 참조하면, 동박 적층 원판(310)에 내부 회로(320)를 형성한다. 여기서, 이너 비아홀, 도금, 드라이 필름을 이용한 노광, 현상, 에칭 등의 제작 공정이 이용된다.
도 5를 참조하면, 캐비티가 형성될 영역을 둘러싸고 베리어(360)를 형성한다. 여기서, 베리어(360)는 스크린 방식에 의해 인쇄되거나 또는 열경화 필름에 대하여 노광 공정을 수행하여 인쇄될 수 있다. 베리어(360)는 캐비티를 형성하기 위해 마련된 열 경화 소재가 절연층(330)과 섞이지 않도록 그 흐름을 막는 역할을 한다. 따라서, 베리어(360)는 캐비티가 형성될 영역을 경계지어야 하므로, 높은 정합도를 필요로 한다.
도 6을 참조하면, 캐비티가 형성될 위치에 열 경화 소재(610)를 도포한다. 여기서, 열 경화 소재는 액상 상태일 수 있다. 이때 사용되는 액상 열 경화 소재는 캐비티를 형성할 정도의 양이 베리어(360)가 둘러싸고 있는 영역에 도포되며, 상온에서 시간이 지난 후 고체상태로 굳게 된다. 여기서, 열 경화 소재는 절연층(330)과 서로 섞이지 않는 소재일 수 있다. 즉, 열 경화 소재가 절연층(330)과 섞이지 않는 경우 캐비티가 형성될 영역에만 열 경화 소재가 도포되어 열 경화 소재를 에칭하는 경우 선명한 캐비티가 형성될 수 있다.
도 7을 참조하면, 코어층(또는 내부 회로가 인쇄된 동박 적층 원판)의 상층 및 하층에 절연층 회로를 형성하기 위해 레진코팅동박(RCC)(330, 340) 또는 프리프레그(PPG)(330)와 동박(340)을 적층한다. 여기서, 코어층(또는 내부 회로가 인쇄된 동박 적층 원판)에 절연층을 적층하기 위해서 프리프레그 또는 본딩 시트를 사용할 수도 있다. 이때 적층시 사용되는 프레스 판(또는 Sus 판)(710, 720)에 볼록한 형태의 돌출부를 만들어 돌출부에 의해 캐비티가 형성 될 수 있도록 한다. 여기서 프레스 판(710)에 형성된 돌출부는 열 경화 소재(610)에 의해 형성될 캐비티에 상응 하는 형태를 가진다. 즉, 프레스 판(710)에 형성된 돌출부는 베리어(360)가 둘러싸고 있는 영역에 맞게 형성된다.
도 8을 참조하면, 소정의 온도에서 프레스 판(또는 Sus 판)(710, 720)에 의해 프레스를 가한다. 여기서, 적층시 기판에 사용되는 자재는 다음과 같은 스펙(specification)을 가진다. 즉 액상 상태의 열 경화 소재는 적층시 절연층 소재 보다 높은 온도의 유리 전이 온도(Tg) 값을 가지며 온도가 상승 함에 따라 점도를 가지는 액체 상태로 된다. 적층시 액상 열경화 소재보다 낮은 온도에서 점도가 높아진 절연층 소재는 돌출부 밖 주변으로 흘러 나가게 된다.
도 9를 참조하면, 적층을 완료한 후 상층 및 하층을 전기적으로 연결시켜주기 위해 레이저 드릴(laser drill)을 이용하여 블라인드 비아홀(BVH : Blind Via Hole)(355)을 형성한다.
도 10을 참조하면, 블라인드 비아홀(BVH : Blind Via Hole)(355)에 도금을 해주고 소정의 회로 패턴을 형성시켜준다. 이때 캐비티 부분의 동박을 에칭한다. 도 11을 참조하면, 회로 형성후 캐비티 부분에 남아 있는 액상 상태의 열 경화 소재를 용해제를 통해 용해 시켜 없애 줌으로써, 캐비티를 형성한다. 이후, 솔더 레지스트(solder resist) 공정을 수행하고, 무전해금 도금 또는 전해금도금으로 본딩 패드(370)를 형성함으로써, 기판 제작을 완료한다. 이후 형성된 캐비티가 형성된 기판은 도 3에 도시된 기판과 같다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내 에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지에서 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 집적회로를 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 별도의 드릴 공정을 이용하지 않고, 캐비티를 형성된 기판에서 집적회로를 캐비티에 실장함으로써, 공정을 단순화할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 기판에 형성된 캐비티에 집적회로를 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 작게 할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 별도의 드릴 공정을 이용하지 않고 캐비티를 형성함으로써 종래의 캐비티 형성 공정보다 마무리 공정이 우수한 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지의 하층 패키지에 복수의 집적회로를 층별로 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 3층 이상의 구조 를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 추가적으로 캐비티 형성 공정을 필요로 하지 않기 때문에 추가적인 비용을 감소시킬 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명 및 그 균등물의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. (a) 내부 회로가 형성된 동박 적층 원판에서 미리 설정된 캐비티가 형성될 주위에 베리어를 형성하는 단계;
    (b) 상기 캐비티가 형성될 영역에 열 경화 소재를 도포하는 단계;
    (c) 상기 열 경화 소재가 도포된 상기 동박 적층 원판에 절연층 및 동박층을 적층하는 단계;
    (d) 상기 적층된 절연층 및 동박층을 상기 캐비티가 형성될 영역에 상응하는 돌출부가 형성된 프레스 판을 이용하여 프레스를 가하는 단계;
    (e) 상기 적층된 절연층의 상부에 외부 회로 패턴을 형성하는 단계; 및
    (f) 상기 도포된 열 경화 소재를 용해제를 이용하여 용해시켜서 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법.
  2. 제1항에 있어서,
    상기 절연층 및 동박층은 레진코팅동박이거나 또는 상기 절연층은 프리프레그인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  3. 제1항에 있어서,
    상기 베리어는 스크린 방식에 의해 인쇄되거나 또는 열경화 필름에 대하여 노광 공정을 수행하여 인쇄되는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  4. 제1항에 있어서,
    상기 열 경화 소재의 유리 전이 온도(Tg)는 상기 절연층의 유리 전이 온도(Tg)보다 높은 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  5. 제1항에 있어서,
    상기 열 경화 소재는 상기 절연층과 서로 섞이지 않는 소재인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  6. 제1항에 있어서,
    (g) 상기 형성된 캐비티 내에 소자와 상기 기판을 전기적으로 연결하기 위한 본딩 패드를 전해금도금 또는 무전해금도금으로 증착하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
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