KR100633855B1 - 캐비티가 형성된 기판 제조 방법 - Google Patents

캐비티가 형성된 기판 제조 방법 Download PDF

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KR100633855B1
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substrate
package
layer
dry film
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정회구
강명삼
박정현
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Abstract

(a) 시드층(seed layer)의 일면에 제1 드라이 필름을 이용하여 제1 회로 패턴을 형성하는 단계, (b) 제1 드라이 필름 상에서 캐비티가 형성될 영역에 캐비티가 형성될 두께만큼 제2 드라이 필름을 증착하는 단계, (c) 캐비티가 형성될 영역을 제외한 영역에 캐비티가 형성될 두께만큼 절연층을 증착하는 단계, (d) 절연층 상에 제2 회로 패턴이 형성된 동박 적층 원판을 증착하는 단계, (e) 시드층을 에칭하여 제거한 후 제1 및 제2 드라이 필름을 박리하여 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법이 제시된다. 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지에서 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 효과가 있다.
패키지 온 패키지, 캐비티, 동박 적층 원판, 절연층.

Description

캐비티가 형성된 기판 제조 방법{Method for manufacturing a substrate with cavity}
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면을 개괄적으로 도시한 도면.
도 3은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면도.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지에 사용되는 캐비티가 형성된 기판 제조 방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
310 : 코어층
320 : 내부 회로
330 : 절연층
335 : 이너 비아홀(IVH : Interstitial Via Hole)
340 : 외부 회로
350 : 솔더 레지스트
360 : 본딩 패드
본 발명은 적층형 반도체 패키지 모듈에 관한 것으로, 특히 캐비티가 형성된 기판 제조 방법에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 기판에 하나의 집적회로를 실장하는 추세에서 하나의 기판에 여러 개의 집적회로들을 실장하는 적층형 반도체 패키지 기술로 진화하고 있다. 또한, 전자 산업의 발달에 따라서 고성능, 고밀도 패키지를 실현하기 위한 방안과 그에 대한 수요가 증가하면서 패키지를 제조하는 여러 방법 중에서 패키지 위에 패키지를 쌓는 패키지 온 패키지(POP : Package on package, 이하 '패키지 온 패키지'라고 지칭함)가 좋은 대안으로 떠오르게 되었다. 패키지 온 패키지를 구현하기 위해서는 전체 패키지의 두께를 최소화하는 것이 현재 극복해야 할 문제 중 하나이다.
도 1은 종래 기술에 따른 패키지 온 패키지의 단면도이다. 도 1을 참조하면, 하층 패키지(110), 상층 패키지(120), 상층 솔더볼(103) 및 하층 솔더볼(140)이 도시되어 있다.
종래의 볼그리드 어레이(BGA) 반도체 패키지에는 기판 몸체가 있고, 그 기 판몸체의 내부에는 패턴화된 복수의 도전성 배선들이 내설되어 있다. 기판 몸체의 상면에 복수의 칩패드들이 있으며, 반도체 칩들은 이러한 복수의 칩패드들과 와이어 본딩되어 있다. 또한, 반도체 칩과 금속와이어를 감싸도록 기판몸체 상부의 일정면적을 에폭시(EPOXY) 몰딩화합물로 몰딩한 몰딩부가 형성되어 있다. 또한, 기판의 하면에는 그 기판에 내설된 도전성 배선들의 다른 일단에 각각 연결되도록 복수개의 솔더볼들이 부착되어 있다. 이와 같이 구성된 종래의 볼그리드 어레이 반도체 패키지는 그 구조의 특성상 얇게 적층할 수 없기 때문에 제한된 면적 내에서 고집적화된 메모리모듈을 제작할 수 없는 단점이 있었다.
또한, 종래 패키지 온 패키지의 구조에서 보면 하층에 위치하고 있는 하층 패키지(110)는 2층 구조되어 있으며 집적회로가 기판의 표면에 실장되어 있다. 이때 하층 패키지(110)의 기판은 일반적인 인쇄회로기판을 제작하는 공법으로 제작된다. 점점 고밀도화되는 반도체 패키지 모듈에 위해 현재 복수의 집적회로의 실장이 요구하고 있는 실정이다. 패키지 온 패키지의 전체 높이를 유지하며 하층 패키지(110)의 실장을 늘리기 위해 기존 방식으로는 높이를 맞추기가 어려운 문제점이 있다. 이를 위해 반도체 칩 자체의 두께를 줄이는 방법(die-Thinning)을 통해 높이 문제를 해결하는 것도 하나의 해결 방안이 될 수 있다. 그러나 반도체 칩 자체의 두께를 줄이는 경우 반도체 칩의 장시간 작동 시 발생하는 기능 에러(Funtion-error) 문제가 대두되어 반도체 칩 자체보다는 기판의 두께를 줄여서 패키지 온 패키지의 실장 능력의 향상을 시도하고 있다.
또한, 종래 기술에 따르면, 기판의 두께를 줄이는데 한계가 있으므로, 하층 반도체 패키지에 실장할 수 있는 집적회로의 개수가 제한되는 문제점이 있다. 또한, 반도체 패키지를 기판내에 임베디드 형식으로 내장하기 위해서는 별도의 드릴 공정을 수행하여야 하기 때문에 공정이 복잡하고, 추가적인 비용이 소모되는 문제점이 있다.
본 발명은 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 패키지 온 패키지용 기판을 제조하는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 집적회로를 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 별도의 드릴 공정을 이용하지 않고, 집적회로를 기판에 형성된 캐비티에 실장함으로써, 공정을 단순화할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 기판에 형성된 캐비티에 집적회로를 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 상대적으로 작게 할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 별도의 드릴 공정을 이용하지 않고 캐비티를 형성함으로써 종래의 캐비티 형성 공정보다 마무리 공정이 우수한 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 패키지 온 패키지의 하층 패키지에 복수의 집적회로를 층 별로 실장할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 추가적으로 캐비티 형성 공정을 필요로 하지 않기 때문에 추가적인 비용을 감소시킬 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
또한, 본 발명은 수정된 세미 어디티브 공정(MSAP)을 이용하여 패턴 플레이팅을 수행함으로써, 미세 회로를 형성할 수 있는 캐비티가 형성된 기판 제조 방법을 제공한다.
본 발명의 일 측면에 따르면, (a) 시드층(seed layer)의 일면에 제1 드라이 필름을 이용하여 제1 회로 패턴을 형성하는 단계, (b) 제1 드라이 필름 상에서 캐비티가 형성될 영역에 캐비티가 형성될 두께만큼 제2 드라이 필름을 증착하는 단계, (c) 캐비티가 형성될 영역을 제외한 영역에 캐비티가 형성될 두께만큼 절연층을 증착하는 단계, (d) 절연층 상에 제2 회로 패턴이 형성된 동박 적층 원판을 증착하는 단계, (e) 시드층을 에칭하여 제거한 후 제1 및 제2 드라이 필름을 박리하여 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법을 제시할 수 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 형성된 캐비티 내에 소자와 기판을 전기적으로 연결하기 위한 본딩 패드를 전해금도금 또는 무전해 금도금으로 증착하는 단계를 더 포함할 수 있다.
여기서, 시드층은 Al 또는 Ni일 수 있다.
또한, 단계 (a)는 (f) 수정된 세미 어디티브 공정(MSAP)을 이용하여 제1 회로 패턴을 형성하는 단계를 더 포함할 수 있다.
여기서, 단계 (b)는 제2 드라이 필름이 증착된 영역을 제외하고 드라이 필름 노광 및 현상 공정을 수행하는 단계를 더 포함할 수 있다.
또한, 단계 (c)에서 상기 절연층은 프리프레그일 수 있다.
또한, 또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 (g) 제1 회로 패턴과 제2 회로 패턴을 전기적으로 연결하기 위한 비아 홀을 형성하는 단계를 더 포함할 수 있다.
이하, 본 발명에 따른 캐비티가 형성된 기판 제조 방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 발명의 바람직한 실시예들을 상세히 설명하기에 앞서 일반적인 기판의 제조 방법에 대해서 먼저 설명하기로 한다. 여기서는, 다층 기판의 제조 방법을 중심으로 설명하지만, 본 발명은 다층 기판의 제조 방법에 국한되지 않는다.
먼저, 코어층 외부에 내부 회로 패턴을 형성한다. 여기서, 제품 사양에 맞 는 내층 원자재를 절단하고, 드라이 필름(dry film) 및 작업용 필름(working film)을 이용하여 미리 설정된 내부 회로 패턴을 형성한다. 여기서, 내부층을 스크러빙(scrubbing, 정면)하고, 내층 사진 인쇄막을 도포하며, 내층 노광/현상 공정이 수행될 수 있다.
이후, 회로 패턴이 형성된 내층을 외층과 접착시키기 전에 접착력 강화처리를 하는 공정(Brown(Black) Oxide)을 수행한다. 즉, 화학적인 방법을 사용하여 동박의 표면을 산화 시켜서 표면에 조도를 강화하여 적층에서의 접착이 잘되도록 표면처리를 하는 공정을 수행한다. 이후, 내층 기판과 프리프레그(prepreg)를 적층함으로써, 예비 적층 및 적층 공정을 수행한다.
이후, 적층된 내층 기판과 프리프레그를 진공 가압(vacuum press)한다. 여기서, 진공 가압 대신 고온에서 일정 기간 압력을 가하는 hot press 및 고온의 작업을 수행한 기판에 대해 cool press를 할 수도 있다.
판넬의 모서리 등으로부터 레진 및 동박 등을 다듬어 주는 트리밍(trimming) 공정을 수행하고, 드릴링(drilling) 공정을 위해 기준점, 즉, 내층 회로상의 기준점(target guide mark)에 홀을 가공하는 X-Ray 타겟 드릴 공정을 수행한다.
이후, 기판의 각 층간 전기 전도를 위해서 홀 가공을 하는 드릴 공정을 수행한다. 여기서, 드릴 공정은 CNC(Computer Numerical Control) 방식으로 기판상에 필요한 홀을 가공하는 공정이 될 수 있다.
이후, 외층(outer layer)에 대해서 회로 패턴을 형성할 드라이 필름과 작업 용 필름을 도포하고, 소정의 세기와 시간동안 광을 조사하여 외층 노광 작업을 수행하고, 조사되지 않은 부분을 현상하는 에칭 공정을 수행한다. 외층 검사 및 스케일 측정 후 솔더 레지스트 노광 필름을 설계 및 제조한다. 이후, 브러쉬 연마와 같이 솔더 레지스트 잉크가 기판과 잘 밀착되도록 동벽면에 조도를 형성시키는 등의 솔더 레지스트 공정에 대한 전처리 공정을 수행한다. 이후, 솔더 레지스트를 도포하고, 전 단계에서 적응적으로 설계된 솔더 레지스트 노광 필름을 이용하여 솔더 레지스트 노광 공정을 수행하고, 솔더 레지스트 잉크를 제거하는 현상 공정을 수행하며, 표면처리, 전기/최종 검사를 포함하는 다양한 후공정이 수행된다.
도 2는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지를 구성하는 반도체 패키지의 단면을 개괄적으로 도시한 도면이다. 도 2를 참조하면, 본 발명에 따른 반도체 패키지는 코어층(210), 도전성 배선(220), 금속 패드(230), 집적회로(240), 금속 와이어(250), 몰딩부(260) 및 솔더볼(270)을 포함한다.
본 발명에 따르면, 반도체 패키지의 두께를 감소시키기 위해서 적어도 하나의 집적회로(240)가 기판에 형성된 캐비티에 수용되어 위치한다. 즉, 패키지 온 패키지에 있어서, 전체 반도체 패키지의 두께를 감소시키기 위해서 코어층(210)의 상부에 절연층을 이용하여 캐비티를 형성하고, 형성된 캐비티에 집적회로(240)를 넣는다. 이후 집적회로(240)를 도전성 배선(220) 및 금속 패드(230)에 금속 와이어(250)를 이용하여 전기적으로 접속시킨다. 이후 에폭시 수지와 같은 보호 물질을 이용하여 집적회로(240)의 주위 및 상부에 몰딩부(260)를 형성한다.
도 3은 본 발명의 바람직한 실시예에 따른 패키지 온 패키지의 단면도이다. 도 3을 참조하면, 본 발명에 따른 기판은 코어층(310), 내부 회로(320), 절연층(330), 이너 비아홀(IVH : Interstitial Via Hole)(335), 외부 회로(340), 솔더 레지스트(350) 및 본딩 패드(360)를 포함할 수 있다.
코어층(310)은 내부 회로(320)가 형성된 동박 적층 원판일 수 있고, 절연층(330)은 프리프레그(PPG) 또는 레진코팅동박(RCC : Resin Coated Copper Foil)과 같은 절연 물질로 구성될 수 있다.
내부 회로(320)와 외부 회로(340)는 이너 비아홀(IVH : Interstitial Via Hole)(335) 또는 블라인드 비아홀(BVH : Blind Via Hole)에 의해 서로 전기적으로 연결될 수 있다. 여기서, 플레티드 스루홀(PTH : Plated Through Hole)(미도시)에 의해 내부 회로(320)와 외부 회로(340)간에 전기적으로 접속될 수도 있다.
본딩 패드(360)는 캐비티에 수용되어 기판에 접속될 반도체 칩과 기판을 서로 연결하기 위한 역할을 하며, 이경우 반도체 칩과 기판은 서로 플립칩 본딩 또는 와이어 본딩에 의해 접속될 수 있다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 패키지 온 패키지에 사용되는 캐비티가 형성된 기판 제조 방법을 도시한 도면이다.
도 4를 참조하면, 절연층의 회로를 만들기 위해 시드층(seed layer)(410)에 드라이 필름(또는 제1 드라이 필름)(420)을 도포하고, 소정의 회로 패턴(또는 제1 회로 패턴)(340)을 형성한다. 여기서, 시드층(seed layer)(410)은 Al또는 Ni일 될 수 있다. 여기서, 캐비티가 형성될 영역(a)는 미리 설정된다. 회로 패턴을 형성한 후 세미 어디티브 공정(SAP : semi additive Process) 또는 수정된 세미 어디티브 공정(MSAP : Modified semi additive Process)을 통해 패턴 플레이팅(pattern plating)을 해준다.
여기서, 세미 어디티브 공정은 시드층(seed layer)이 없는 원자재를 사용하여 무전해 도금을 통해 동(Cu) 시드층을 형성한 후 회로 패턴을 형성하는 공법이다. 즉, 세미 어디티브법은 동 클래드적층판의 바깥층에 위치하는 동박의 표면에, 도금레지스트(plating resist)를 사용하고, 노광(露光), 현상(現像)의 프로세스를 거쳐서, 회로를 형성하는 부위의 도금레지스트를 박리제거하여 바깥층 동박의 표면을 노출시키며, 회로를 형성하지 않는 부위의 도금레지스트만을 바깥층 동박 상에 잔류시킨다. 그리고, 그 표면에 동도금함으로써, 도금레지스트를 박리제거하여 노출된 바깥층 동박의 표면에 동도금 회로층을 형성하여, 회로형상을 형성한다. 도금이 종료되면, 잔류되어 있는 도금레지스트를 박리하여, 형성한 회로 사이의 바닥부에 존재하고 있는 동박을, 플러시 에칭(flush etching)에 의해 용해 제거하여, 프린트 배선판을 완성한다. 이렇게 하여, 화인 피치회로를 형성한 프린트배선판을 시장에 공급하는 것이 가능하다. 또한, 동박층을 플러시 에칭으로 제거하고자 할 때에, 동도금 회로층의 상단 에지(edge)부도 동시에 침식되어, 최종제품인 프린트배선판의 회로형상이 악화되고, 회로의 단면형상의 어스펙트비가 악화되는 것을 회피하기 위해 다음과 같은 공정도 수행할 수 있다. 즉, 이러한 문제점을 해결하기 위 해서, 세미 어디티브(semi-additive)법으로 프린트배선판을 제조하기 위한 동도금 회로층을 구비한 동도금 회로층이 부착된 동 클래드적층판은 특정한 에칭액을 사용한 경우에 동도금 회로층을 구성하는 석출동의 용해속도(Vsp)와 바깥층 동박층을 구성하는 동의 용해속도(Vsc)의 비인 Rv 값 = (Vsc / Vsp) 이 1.0 이상으로 되는 관계를 만족하는 동도금 회로층과 바깥층 동박층을 포함할 수도 있다. 또한, 수정된 세미 어디티브 공정(MSAP)은 처음부터 동(Cu)이 적층된 상태에서, 즉, 시드층(seed layer)이 있는 원자재를 사용하여 회로 패턴을 형성하는 공법이다. 이후 공정은 상술한 세미 어디티브 공정과 같다. 본 발명은 시드층으로 니켈(Ni) 또는 알루미늄(Al)을 사용할 수 있다. 따라서, 시드층과 회로 배선의 재료가 서로 다르므로, 시드층을 선택적을 식각할 수 있는 효과가 있다.
도 5를 참조하면, 패턴 플레이팅(pattern plating) 후 패턴 플레이팅(pattern plating) 시 사용된 드라이 필름 보다 두꺼운(형성될 캐비티 높이에 상응하는 두께) 드라이 필름(또는 제2 드라이 필름)(510)을 라미네이트(laminate) 한 후 캐비티가 형성될 영역(a)만 남겨 놓고 나머지 부분은 현상한다.
도 6을 참조하면, 절연층(610)을 형성 시키기 위해 캐비티가 형성될 영역(a)에 도포된 드라이 필름(510)의 높이만큼 프리프레그 또는 본딩 시트(bonding sheet)를 증착하여 예비 레이업(lay up)을 해준다. 이때 도금된 패턴과 절연층(610)의 접착력을 높이기 위해 전처리를 해줄 수 있다.
도 7을 참조하면, 소정의 회로 패턴(또는 제2 회로 패턴)(320)이 형성된 동박 적층 원판(310)을 절연층(610)에 증착한다. 여기서, 증착된 동박 적층 원판 (310)은 절연층(610)과 제1 및 제2 드라이 필름(420, 510) 상에 증착된다. 즉, 제1 및 제2 드라이 필름(420, 510)을 게재하여 시드층(410)과 결합하도록 제2 회로 패턴이 형성된 동박 적층 원판을 증착한다. 여기서, 이너 비아홀(IVH)(335)에서 절연층(610)이 흘러 나오는 것을 막기 위해 플러깅(plugging) 작업 후 제2 회로 패턴이 형성된 동박 적층 원판을 절연층(610)에 적층한다.
도 8을 참조하면, 소정의 회로 패턴(또는 제2 회로 패턴)(320)이 형성된 동박 적층 원판(310)을 절연층(610)에 증착한 후 시드층(seed layer)(410) 역할을 했던 Al또는 Ni을 에칭액을 이용하여 에칭 시킨 후 드라이 필름을 박리함으로써 캐비티를 형성한다. 여기서, 드라이 필름은 염기용액(NaOH)을 이용해서 박리할 수 있다.
도 9를 참조하면, 적층을 완료한 후 상층 및 하층(제1 회로 패턴 및 제2 회로 패턴)을 전기적으로 연결시켜주기 위해 레이저 드릴(laser drill)을 이용하여 블라인드 비아홀(BVH : Blind Via Hole)을 형성한다. 이후 전기적 도통을 위해 도금을 한다. 이후 회로의 보호를 위해 포토 레지스터 공정을 수행할 수 있다. 또한, 무전해금 도금 또는 전해금도금으로 본딩 패드(360)를 형성함으로써, 기판 제작을 완료한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지에서 기판의 두께를 줄여 복수의 집적회로를 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 집적회로를 캐비티에 실장하여 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 별도의 드릴 공정을 이용하지 않고, 캐비티를 형성된 기판에서 집적회로를 캐비티에 실장함으로써, 공정을 단순화할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 기판에 형성된 캐비티에 집적회로를 수용함으로써, 동일한 수의 집적회로를 탑재하는 패키지의 두께를 작게 할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 별도의 드릴 공정을 이용하지 않고 캐비티를 형성함으로써 종래의 캐비티 형성 공정보다 마무리 공정이 우수한 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 패키지 온 패키지의 하층 패키지에 복수의 집적회로를 층별로 실장할 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 3층 이상의 구조를 가지는 패키지 온 패키지용 기판의 두께를 줄일 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 추가적으로 캐비 티 형성 공정을 필요로 하지 않기 때문에 추가적인 비용을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 캐비티가 형성된 기판 제조 방법은 수정된 세미 어디티브 공정(MSAP)을 이용하여 패턴 플레이팅을 수행함으로써, 미세 회로를 형성할 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명 및 그 균등물의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. (a) 시드층(seed layer)의 일면에 제1 드라이 필름을 이용하여 제1 회로 패턴을 형성하는 단계;
    (b) 상기 제1 드라이 필름 상에서 캐비티가 형성될 영역에 캐비티가 형성될 두께만큼 제2 드라이 필름을 증착하는 단계;
    (c) 상기 캐비티가 형성될 영역을 제외한 영역에 상기 캐비티가 형성될 두께만큼 절연층을 증착하는 단계;
    (d) 상기 절연층 상에 제2 회로 패턴이 형성된 동박 적층 원판을 증착하는 단계; 및
    (e) 상기 시드층을 에칭하여 제거한 후 상기 제1 및 제2 드라이 필름을 박리하여 캐비티를 형성하는 단계를 포함하는 캐비티가 형성된 기판 제조 방법.
  2. 제1항에 있어서,
    상기 형성된 캐비티 내에 소자와 상기 기판을 전기적으로 연결하기 위한 본딩 패드를 전해금도금 또는 무전해금도금으로 증착하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  3. 제1항에 있어서,
    상기 시드층은 Al 또는 Ni인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  4. 제1항에 있어서,
    상기 단계 (a)는
    (f) 수정된 세미 어디티브 공정(MSAP)을 이용하여 제1 회로 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  5. 제1항에 있어서,
    상기 단계 (b)는
    상기 제2 드라이 필름이 증착된 영역을 제외하고 드라이 필름 노광 및 현상 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  6. 제1항에 있어서,
    상기 단계 (c)에서
    상기 절연층은 프리프레그인 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
  7. 제1항에 있어서,
    (g) 상기 제1 회로 패턴과 상기 제2 회로 패턴을 전기적으로 연결하기 위한 비아 홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐비티가 형성된 기판 제조 방법.
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