JP2003209366A - フレキシブル多層配線基板およびその製造方法 - Google Patents

フレキシブル多層配線基板およびその製造方法

Info

Publication number
JP2003209366A
JP2003209366A JP2002005675A JP2002005675A JP2003209366A JP 2003209366 A JP2003209366 A JP 2003209366A JP 2002005675 A JP2002005675 A JP 2002005675A JP 2002005675 A JP2002005675 A JP 2002005675A JP 2003209366 A JP2003209366 A JP 2003209366A
Authority
JP
Japan
Prior art keywords
layer
circuit wiring
conductive substrate
flexible multilayer
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002005675A
Other languages
English (en)
Inventor
Hidetoshi Kusano
英俊 草野
Shinji Kumon
慎児 久門
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Sony Corp
Original Assignee
Dai Nippon Printing Co Ltd
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd, Sony Corp filed Critical Dai Nippon Printing Co Ltd
Priority to JP2002005675A priority Critical patent/JP2003209366A/ja
Priority to KR1020030002013A priority patent/KR101014228B1/ko
Priority to US10/341,466 priority patent/US7115818B2/en
Priority to TW092100689A priority patent/TWI271136B/zh
Publication of JP2003209366A publication Critical patent/JP2003209366A/ja
Priority to US11/350,032 priority patent/US7185429B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0038—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material combined with laser drilling through a metal layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/688—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers
    • H05K2203/1383—Temporary protective insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 高密度配線を備えた信頼性の高いフレキシブ
ル多層配線基板と、このようなフレキシブル多層配線基
板を簡便に製造することができる新規なビルドアップ法
による製造方法を提供する。 【解決手段】 導電性基板上に形成した１層目回路配線
を覆うように絶縁層を介して金属箔を積層し、該金属箔
をパターンエッチングして形成した２層目回路配線を覆
うようレジスト層を設け、これにレーザーを照射して形
成した層間ビアホールに、導電性基板を給電層として電
解めっきにより導電材料を充填して１層目と２層目の回
路配線の層間接続を行い、上記レジスト層を除去した
後、２層目回路配線を覆うように設けた絶縁層の開孔部
に、導電性基板を給電層として電解めっきにより導電材
料を充填して外部接続端子を形成し、導電性基板の全
て、あるいは、一部を除去して１層目回路配線を露出さ
せてフレキシブル多層配線基板を製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップを搭
載するための多層配線基板、特に高密度配線がなされた
フレキシブル多層配線基板（ビルドアップフレキシブル
多層配線基板）と、これを簡便に製造するための製造方
法に関する。
【０００２】
【従来の技術】近年、半導体素子は、ますます高集積
化、高性能化の一途をたどってきており、その端子数の
増加も著しい。例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外
部端子ピッチを狭めることにより、パッケージサイズを
大きくすることなく多端子化に対応してきた。しかし、
外部端子の狭ピッチ化に伴い、外部端子自体の幅が細く
なって強度が低下するため、フォーミング等の後工程に
おける外部端子のスキュー対応や、平坦性維持が難しく
なり、実装に際しては、半導体パッケージの搭載精度の
維持が難しくなるという問題があった。
【０００３】これに対応するために、ＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）に代表される多層配線基板を
インターポーザとするパッケージが開発されてきた。こ
のＢＧＡは、通常、基板の片面に半導体チップを搭載
し、他方の面に球状の半田ボールを外部接続端子として
備え、半導体チップの端子と外部接続端子（半田ボー
ル）との導通をとったものであり、実装性の向上を図っ
たパッケージである。
【０００４】また、最近では、パッケージを持たないチ
ップ（ベアチップ）を直接に多層配線基板上の実装する
ベアチップ実装法が提案されている。ベアチップ実装法
では、予め多層配線基板上に形成された配線の接続パッ
ド部に半導体デバイス・チップが実装され、チップがパ
ッケージに封入されていないので、多層配線基板上の配
線とチップとの間の接続経路を単純化かつ短縮すること
ができる。また、実装密度が向上するため、他のチップ
との間の距離も短縮することができる。したがって、小
型軽量化はもちろん、信号処理の高速化も期待すること
ができる。このようなベアチップ実装法に使用する多層
配線基板は、通常、サブトラクティブ法等で作製した低
密度配線を有する両面基板をコア基板とし、このコア基
板の両面にビルドアップ法により高密度配線を形成して
作製されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ビルド
アップ法による高密度配線の形成には複雑な工程が必要
であり、また、ラインアンドスペースが２５μｍ／２５
μｍ以下であるような高密度配線を作製することは困難
であった。すなわち、従来のビルドアップ法では、粗化
した樹脂層表面への無電解めっきによる給電層の形成、
この給電層上にめっきレジストを設けて電解めっきによ
り配線パターンを形成した後のフラッシュエッチング
（無電解めっき層除去処理）等の複雑な工程が必要であ
った。また、ラインアンドスペースが２５μｍ／２５μ
ｍ以下の微細配線形成では、フラッシュエッチングによ
る無電解めっき層除去時に残渣による短絡が生じ易く、
信頼性を確保することが困難であるという問題があっ
た。
【０００６】ここで、銅基板上に電解めっきにより回路
配線を形成し、この回路配線を覆うように絶縁層を形成
し、この絶縁層に外部端子形成用の開孔部を設け、銅基
板を給電層として電解めっきにより上記の開孔部に端子
を形成した後、銅基板を選択的にエッチングすることに
よりリードフレームを製造する方法が開示されている
（特開平９−２４６４４５号等）。この製造方法では、
上記のビルドアップ法と異なり、無電解めっき工程と、
フラッシュエッチングによる無電解めっき層除去工程が
不要であるため、ラインアンドスペースが２５μｍ／２
５μｍ以下である高密度配線が可能となる。しかし、こ
の製造方法で得られるリードフレームは単層構造である
ため、得られる多ピンＬＳＩはパッケージサイズが大き
いものとなり、小型軽量化の要請が高い電子機器への採
用は困難であるとともに、上記製造方法による多層配線
基板の製造は不可能である。
【０００７】一方、上記の従来の多層配線基板は、コア
基板を使用しているため軽薄短小化に限界があり、例え
ば、小型通信機器等における軽薄短小化の要請に応えら
れないという問題があった。そこで、コア基板を使用す
ることなく、ポリイミド等の絶縁層を介して回路配線を
多層に形成したフレキシブル多層配線基板が考えられ
る。しかし、従来のビルドアップ法による回路配線の積
層では、上述の無電解めっき工程と、フラッシュエッチ
ング工程に関わる問題点の他に、ポリイミドに対して良
好な密着性をもつ給電層を無電解めっきにより形成する
ことができないという問題がある。このため、実用に供
し得るようなフレキシブル多層配線基板、特に高密度配
線を備えたフレキシブル多層配線基板は未だ得られてお
らず、小型通信機器等における更なる小型軽量化を実現
するために、フレキシブル多層配線基板の実用化が望ま
れている。
【０００８】本発明は、上記のような実情に鑑みてなさ
れたものであり、高密度配線を備えた信頼性の高いフレ
キシブル多層配線基板（ビルドアップフレキシブル多層
配線基板）と、このようなフレキシブル多層配線基板を
簡便に製造することができる新規なビルドアップ法によ
る製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明のフレキシブル多層配線基板は、絶縁
層を介してＮ（Ｎは２以上の整数）層目回路配線までを
積層して備え、１層目回路配線は最表面に位置し、各層
の回路配線はビア部により層間接続がなされ、Ｎ層目回
路配線の（Ｎ−１）層目回路配線と反対側は絶縁層に覆
われているとともに、該絶縁層表面よりも突出するよう
に形成された外部接続端子と接続されており、前記回路
配線の最密部のラインアンドスペースが５μｍ／５μｍ
〜２５μｍ／２５μｍの範囲であるような構成とした。
【００１０】本発明の好ましい態様として、前記１層目
回路配線は、表面に金層を有する多層構造であり、１層
目回路配線を除く回路配線は１種の導電材料からなる単
層構造であるような構成とした。本発明の好ましい態様
として、各層の回路配線の積層方向において前記ビア部
が同一位置に設けられているスタックドビア構造である
ような構成とした。本発明の好ましい態様として、前記
絶縁層はポリイミドであるような構成とした。
【００１１】本発明のフレキシブル多層配線基板の製造
方法は、導電性基板上にレジストパターンを形成し、該
レジストパターンをマスクとして電解めっきにより導電
材料を導電性基板上に析出させて１層目回路配線を形成
する第１の工程、前記１層目回路配線を覆うように前記
導電性基板上に絶縁層を介して金属箔を積層し、該金属
箔をパターンエッチングすることにより２層目回路配線
を形成する第２の工程、前記２層目回路配線を覆うよう
に前記導電性基板上にレジスト層を設け、前記１層目回
路配線と前記２層目回路配線とが絶縁層を介して重なる
部位の所定個所に相当する前記レジスト層にレーザーを
照射して前記１層目回路配線が露出するように層間ビア
ホールを形成する第３の工程、前記導電性基板を給電層
として電解めっきにより前記層間ビアホールに導電材料
を充填してビア部を形成することにより、前記１層目回
路配線と前記２層目回路配線との層間接続を行う第４の
工程、前記レジスト層を除去し、前記２層目回路配線を
覆うように前記導電性基板上に絶縁層を設け、該絶縁層
の所定個所に前記２層目回路配線が露出するように絶縁
層開孔部を形成し、前記導電性基板を給電層として電解
めっきにより前記絶縁層開孔部に導電材料を充填して外
部接続端子を形成する第５の工程、前記導電性基板の全
てを除去することにより、あるいは、前記導電性基板の
一部を残すように除去することにより、前記１層目回路
配線を露出させる第６の工程、とを有するような構成と
した。
【００１２】本発明の好ましい態様として、前記第２の
工程から前記第４の工程をｎ（ｎは２以上の整数）回繰
り返すことにより、（ｎ＋１）層目回路配線までの形成
と各層間接続を行い、該（ｎ＋１）層目回路配線に対し
て前記第５の工程を施すような構成とした。本発明の好
ましい態様として、前記１層目回路配線は、導電性基板
側からニッケル層、金層、ニッケル層、銅層の順に積層
された４層構造を有し、前記導電性基板は銅基板である
ような構成、あるいは、前記１層目回路配線は、導電性
基板側から金層、ニッケル層、銅層の順に積層された３
層構造を有し、前記導電性基板はステンレス基板である
ような構成とし、前記第６の工程において、エッチング
により前記導電性基板を除去するような構成とした。本
発明の好ましい態様として、前記１層目回路配線は、金
あるいは銅からなる単層構造であり、前記導電性基板は
ステンレス基板であるような構成とし、前記第６の工程
において、物理的に剥離することにより前記導電性基板
を除去するような構成とした。本発明の好ましい態様と
して、前記第２の工程において、絶縁性樹脂層を一方の
面に備えた金属箔を、前記絶縁性樹脂層が前記１層目回
路配線を覆うように前記導電性基板上にラミネートする
ような構成とした。本発明の好ましい態様として、前記
第２の工程において、前記金属箔は銅箔であるような構
成とした。また、本発明の好ましい態様として、前記第
３の工程において、前記レーザーはＹＡＧレーザーであ
るような構成とした。
【００１３】上記のように、絶縁層を介した金属箔の積
層と、この金属箔のパターンエッチングにより回路配線
の多層化がなされ、無電解めっき工程、および、無電解
めっき層の除去するためのフラッシュエッチング工程は
不要となる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。フレキシブル多層配線基板 図１は、本発明のフレキシブル多層配線基板の一実施形
態を示す概略断面図である。図１において、本発明のフ
レキシブル多層配線基板１は、１層目回路配線２を最表
面に備え、この１層目回路配線２に対し絶縁層３を介し
て２層目回路配線４を備えた２層構造となっている。１
層目回路配線２と２層目回路配線４はビア部７により層
間接続がなされている。また、２層目回路配線４は絶縁
層８に覆われており、この絶縁層８の表面から突出する
ように形成された外部接続端子１０が２層目回路配線４
に接続されている。そして、このようなフレキシブル多
層配線基板１の１層目回路配線２あるいは２層目回路配
線４は、その最密部のラインアンドスペースが５μｍ／
５μｍ〜２５μｍ／２５μｍの範囲である高密度配線と
なっている。
【００１５】また、図２は、本発明のフレキシブル多層
配線基板の他の実施形態を示す概略断面図である。図２
において、本発明のフレキシブル多層配線基板１１は、
１層目回路配線１２を最表面に備え、この１層目回路配
線１２に対し絶縁層１３ａを介して２層目回路配線１４
ａを備え、さらに、絶縁層１３ｂを介して３層目回路配
線１４ｂを備えた３層構造となっている。このフレキシ
ブル多層配線基板１１では、１層目回路配線１２と２層
目回路配線１４ａはビア部１７ａにより層間接続がなさ
れ、２層目回路配線１４ａと３層目回路配線１４ｂはビ
ア部１７ｂにより層間接続がなされている。また、３層
目回路配線１４ｂは絶縁層１８に覆われており、この絶
縁層１８の表面から突出するように形成された外部接続
端子２０が３層目回路配線１４ｂに接続されている。そ
して、このようなフレキシブル多層配線基板１１の１層
目回路配線１２、２層目回路配線１４ａ、３層目回路配
線１４ｂは、その最密部のラインアンドスペースが５μ
ｍ／５μｍ〜２５μｍ／２５μｍの範囲である高密度配
線となっている。
【００１６】さらに、図３は、本発明のフレキシブル多
層配線基板の他の実施形態を示す概略断面図である。図
３において、本発明のフレキシブル多層配線基板２１
は、１層目回路配線２２を最表面に備え、この１層目回
路配線２２に対し絶縁層２３ａを介して２層目回路配線
２４ａを備え、さらに、絶縁層２３ｂを介して３層目回
路配線２４ｂを備えた３層構造となっており、この点で
上記のフレキシブル多層配線基板１１と同様である。そ
して、フレキシブル多層配線基板２１では、１層目回路
配線２２と２層目回路配線２４ａを層間接続するための
ビア部２７ａ、および、２層目回路配線２４ａと３層目
回路配線２４ｂを層間接続するためのビア部２７ｂが、
積層方向において同一位置であるスタックドビア構造を
有している点で上記のフレキシブル多層配線基板１１と
は異なっている。このようなスタックドビア構造を採用
することにより、より高密度な回路配線の形成が可能と
なる。また、フレキシブル多層配線基板２１も、３層目
回路配線２４ｂは絶縁層２８に覆われており、この絶縁
層２８の表面から突出するように形成された外部接続端
子３０が３層目回路配線２４ｂに接続されている。そし
て、このようなフレキシブル多層配線基板２１の１層目
回路配線２２、２層目回路配線２４ａ、３層目回路配線
２４ｂは、その最密部のラインアンドスペースが５μｍ
／５μｍ〜２５μｍ／２５μｍの範囲である高密度配線
となっている。
【００１７】上述のようなフレキシブル多層配線基板
１，１１，２１では、最表面に位置する１層目回路配線
２，１２，２２に半田等の金属バンプ１０２を介して半
導体チップ１０１（図１〜図３に２点鎖線で示す）を搭
載することができる。このように半導体チップを搭載し
たフレキシブル多層配線基板１，１１，２１は、上記の
外部接続端子１０，２０，３０を介してプリント配線板
（マザーボード）に実装することができる。
【００１８】このように、本発明のフレキシブル多層配
線基板は、従来の多層配線基板と異なりコア基板を使用
していないため、回路配線の積層数が同じであっても、
厚みを大幅に減少することができ、かつ、回路配線の最
密部のラインアンドスペースが５μｍ／５μｍ〜２５μ
ｍ／２５μｍの範囲内であるため、電子機器、特に小型
電子機器の更なる軽薄短小化を可能とする。尚、上述の
各実施形態では、封止用樹脂の流動範囲規制を目的とし
た外形フレーム５２が最表面の設けられているが、この
外形フレーム５２を備えないものであってもよい。ま
た、上述の実施形態は回路配線が２層構造、３層構造の
例であるが、４層構造以上の多層構造であってもよい。
【００１９】本発明のフレキシブル多層配線基板を構成
する１層目回路配線２，１２，２２は、銅、ニッケル、
金等の中から選ばれた１種の導電性材料からなる単層構
造であってよく、また、表面（半導体チップ搭載面）に
金層を有する多層構造であってもよい。この多層構造の
場合、例えば、表面側から金層、ニッケル層、銅層が積
層されてなる３層構造等とすることができる。このよう
な１層目回路配線２，１２，２２の厚みは５〜３０μｍ
の範囲で設定することができる。
【００２０】また、本発明のフレキシブル多層配線基板
を構成する２層目回路配線４，１４ａ，２４ａ、およ
び、３層目回路配線１４ｂ，２４ｂは、銅、ニッケル、
金等の中から選ばれた１種の導電性材料からなる単層構
造とすることができ、厚みは３〜１８μｍの範囲で設定
することができる。さらに、本発明のフレキシブル多層
配線基板を構成する絶縁層３，８，１３ａ，１３ｂ，１
８，２３ａ，２３ｂ，２８は、優れた電気絶縁性ととも
に適度の柔軟性、強度を有するものが好ましく、例え
ば、ポリイミド、アラミド樹脂、エポキシ樹脂、アクリ
ル樹脂等の電気絶縁性材料からなるものあってよい。ま
た、これらの絶縁層は、各層の回路配線を完全に被覆で
きるものであればよく、厚みは、例えば、１２〜５０μ
ｍの範囲で設定することができる。
【００２１】また、本発明のフレキシブル多層配線基板
を構成するビア部７，１７ａ、１７ｂ、２７ａ，２７ｂ
の材質は、銅、ニッケル、銀等のいずれかとすることが
できる。また、外部接続端子１０，２０，３０の材質
は、半田合金、Ｎｉ−Ａｕ、Ｃｕ−Ｎｉ−Ａｕ等のいず
れかとすることができる。さらに、上述の各実施形態で
最表面に設けられている外形フレーム５２は、その材質
に制限はなく、例えば、銅、ステンレス、ニッケル合金
等の材質であってよい。
【００２２】フレキシブル多層配線基板の製造方法 次に、本発明のフレキシブル多層配線基板の製造方法を
説明する。図４および図５は、上述のフレキシブル多層
配線基板１を例とした本発明の製造方法の一実施形態を
示す工程図である。
【００２３】［第１の工程］本発明では、まず、第１の
工程において、導電性基板５１上に所定の形状でレジス
トパターンを形成し、このレジストパターンをマスクと
して電解めっきにより導電材料を導電性基板５１上に析
出させることにより、１層目回路配線２を形成する（図
４（Ａ））。使用する導電性基板５１としては、銅基
板、ステンレス基板、ニッケル合金基板等を挙げること
ができる。また、導電性基板５１の厚みは、後述する導
電性基板５１の除去工程、および、各工程におけるハン
ドリング性等を考慮して設定することができ、例えば、
０．１〜０．３ｍｍの範囲とすることができる。
【００２４】上記のレジストパターンは、ドライフィル
ムレジストあるいは液状レジストにより成膜処理を行
い、所定のパターン露光、現像を行うことにより形成す
ることができる。形成する１層目回路配線２は、導電性
基板５１の材質、後述する導電性基板５１の除去方法等
を考慮して、例えば、銅、金、ニッケル等からなる単層
構造、導電性基板５１側からニッケル層、金層、ニッケ
ル層、銅層が積層されてなる４層構造、金層、ニッケル
層、銅層が積層されてなる３層構造等とすることができ
る。また、１層目回路配線２の厚みは、５〜３０μｍの
範囲で設定することができる。このような１層目回路配
線２は、ラインアンドスペースが２５μｍ／２５μｍ以
下の微細配線とすることができる。
【００２５】［第２の工程］次に、第２の工程におい
て、上述のように形成した１層目回路配線２を覆うよう
に導電性基板５１上に絶縁層３を介して金属箔４′を積
層する（図４（Ｂ））。そして、金属箔４′上に所定の
形状でレジストパターンを形成し、このレジストパター
ンをマスクとして金属箔４′をパターンエッチングする
ことにより、２層目回路配線４を形成する（図４
（Ｃ））。上記の絶縁層３は、優れた電気絶縁性ととも
に適度の柔軟性、強度を有するものが好ましく、例え
ば、ポリイミド系絶縁樹脂、アクリル系絶縁樹脂等の材
料を用いて形成することができる。この絶縁層３の厚み
は、１層目回路配線２を完全に被覆できるものであれば
よく、例えば、２５〜５０μｍの範囲で設定することが
できる。また、金属箔４′としては、例えば、電解銅
箔、圧延銅箔等を用いることができ、厚みは３〜１８μ
ｍの範囲で設定することができる。
【００２６】導電性基板５１上への絶縁層３を介した金
属箔４′の積層は、真空ラミネートまたは熱プレスを使
用し、導電性基板５１と絶縁層３と金属箔４′とを接着
する方法を用いて行うことができる。また、絶縁性樹脂
層を予め一方の面に備えた金属箔４′を使用し、絶縁性
樹脂層が１層目回路配線２を覆うように導電性基板上５
１にラミネートすることにより、絶縁層３と金属箔４′
とを導電性基板５１上に積層してもよい。金属箔４′の
パターンエッチングは、ドライフィルムレジストあるい
は液状レジストにより成膜処理を行い、所定のパターン
露光、現像を行うことにより金属箔４′上にレジストパ
ターンを形成し、このレジストパターンをマスクとして
エッチング液により金属箔４′をエッチングする。使用
するエッチング液は、金属箔４′の材料に対応して適宜
選択することができ、例えば、塩化鉄溶液、塩化銅溶
液、銅選択エッチング液等を用いることができる。エッ
チング条件は特に制限はないが、例えば、スプレーエッ
チングの場合、エッチング液温度：３０〜７５℃、スプ
レー圧：０．０５〜０．５ＭＰａ程度とすることができ
る。
【００２７】このような２層目回路配線４の形成では、
従来のビルドアップ法における無電解めっき工程、およ
び、回路配線形成後に無電解めっき層を除去するための
フラッシュエッチング工程が不要であり、微細配線部で
の無電解めっき層の残渣による短絡等が発生しないの
で、例えば、ラインアンドスペースが２５μｍ／２５μ
ｍ以下であるような高密度配線を形成することができ
る。
【００２８】［第３の工程］次いで、第３の工程におい
て、２層目回路配線４を覆うように導電性基板５１上に
レジスト層５を設け、１層目回路配線２と２層目回路配
線４とが絶縁層３を介して重なる部位の所定個所に相当
するレジスト層５にレーザーを照射して１層目回路配線
が露出するように層間ビアホール６を形成する（図４
（Ｄ））。層間ビアホール６は、通常、直径が４０〜１
２０μｍ程度であり、深さは２層目回路配線４を貫通し
て１層目回路配線２が露出する程度である。このような
層間ビアホール６の形成に使用するレーザーは、レジス
ト層５、２層目回路配線４の材質等を考慮しつつ、レー
ザーの種類、レーザー波長、レーザーパワー等を適宜設
定することができ、例えば、ＵＶ−ＹＡＧレーザー等の
パルス励起固体レーザー、あるいは連続励起固体レーザ
ーを使用することができる。
【００２９】［第４の工程］次に、導電性基板５１を給
電層とし、上記のレジスト層５をマスクとして、電解め
っきにより層間ビアホール６に導電材料を充填してビア
部７を形成することにより、１層目回路配線２と２層目
回路配線４との層間接続を行う（図５（Ａ））。ビア部
７を形成するための導電材料としては、銅等を用いるこ
とができる。
【００３０】［第５の工程］次に、第５の工程におい
て、上記のレジスト層５を除去し、２層目回路配線４を
覆うように導電性基板５１上に絶縁層８を設け、この絶
縁層８の所定個所に２層目回路配線４が露出するように
絶縁層開孔部９を形成する（図５（Ｂ））。次いで、導
電性基板５１を給電層とし、絶縁層８をマスクとして、
電解めっきにより絶縁層開孔部９に導電材料を充填して
外部接続端子１０を形成する（図５（Ｃ））。
【００３１】絶縁層８は、例えば、ポリイミド系絶縁樹
脂、アクリル系絶縁樹脂、ソルダーレジスト等を使用す
ることができる。絶縁層８の厚みは、２層目回路配線４
を完全に被覆できるものであればよく、例えば、２５〜
５０μｍの範囲で設定することができる。絶縁層８に形
成する絶縁層開孔部９は、通常、直径が１００〜５００
μｍ程度であり、レーザー、または、樹脂エッチング液
を使用して形成することができる。また、外部接続端子
１０は電解めっきで半田合金、ニッケル、銅、金等によ
り形成することができる。
【００３２】［第６の工程］最後に、第６の工程におい
て、外形フレーム５２を残すように導電性基板５１を選
択エッチングにより除去して、１層目回路配線２を露出
させる（図５（Ｄ））。導電性基板５１の選択エッチン
グは、導電性基板５１上にドライフィルムレジストある
いは液状レジストにより成膜処理を行い、所定のパター
ン露光、現像を行うことによりレジストパターンを形成
し、このレジストパターンをマスクとしてエッチング液
により導電性基板５１をエッチングして行うことができ
る。使用するエッチング液は、導電性基板５１の材料に
対応して適宜選択することができ、例えば、塩化鉄溶
液、塩化銅溶液、銅選択エッチング液等を用いることが
できる。エッチング条件は特に制限はないが、例えば、
スプレーエッチングの場合、エッチング液温度：３０〜
７５℃、スプレー圧：０．０５〜０．５ＭＰａ程度とす
ることができる。また、外形フレーム５２を形成する必
要がない場合には、導電性基板５１をエッチングにより
全て除去する。
【００３３】このようなエッチングによる導電性基板５
１の除去では、使用するエッチング液が１層目回路配線
２も溶解する場合、１層目回路配線２が露出した時点で
エッチング処理を停止するように制御する必要がある。
ここで、上述のように、１層目回路配線２の構造を、導
電性基板５１側からニッケル層、金層、ニッケル層、銅
層が積層されてなる４層構造等とすることにより、エッ
チング処理の制御を不要とすることができる。すなわ
ち、導電性基板５１が銅基板であり、エッチング液とし
て銅選択エッチング液を用いる場合、導電性基板５１に
密着しているニッケル層がエッチングストッパとして作
用し、エッチング液による１層目回路配線２の溶解を防
止することができる。また、導電性基板５１がステンレ
ス基板の場合、１層目回路配線２の構造を、導電性基板
５１側から金層、ニッケル層、銅層が積層されてなる３
層構造とすることにより、導電性基板５１に密着してい
る金層がエッチングストッパとして作用して、エッチン
グ液による１層目回路配線２の溶解を防止することがで
きる。
【００３４】また、本発明では、外形フレーム５２を形
成する必要がない場合には、上述のようなエッチングに
よる導電性基板５１の除去の他に、物理的な剥離によっ
て導電性基板５１を除去するようにしてもよい。この場
合、導電性基板５１と１層目回路配線２を、密着力の弱
い材質で構成する必要があり、例えば、導電性基板５１
をステンレス基板とし、１層目回路配線２の表層を金あ
るいは銅からなる構造とする。以上の各工程により、図
１に示されるような２層構造のフレキシブル多層配線基
板１が得られる。
【００３５】また、図２あるいは図３に示されるような
３層構造のフレキシブル多層配線基板１１，２１の製造
では、上述の第２の工程から第４の工程を２回繰り返す
ことにより、２層目回路配線１４ａ，２４ａと３層目回
路配線１４ｂ，２４ｂを形成するとともに、各層の層間
接続を行うことができる。その後、３層目回路配線１４
ｂ，２４ｂに対して第５の工程を施すことにより、外部
接続端子２０，３０を形成することができる。さらに、
上述の第２の工程から第４の工程の繰り返し回数を増や
すことにより、４層構造以上の任意の積層構造のフレキ
シブル多層配線基板を製造することができる。
【００３６】
【実施例】次に、具体的実施例を挙げて本発明を更に詳
細に説明する。
【００３７】［実施例１］導電性基板として、厚み０．
１２５ｍｍの銅基板（古河電工（株）製ＥＦＴＥＣ６４
Ｔ）を準備し、この銅基板上にレジスト（ＪＳＲ（株）
製ＨＴＢ−１２０Ｎ）を塗布し、所定のレジストパター
ンを形成した。次に、銅基板を給電層とし、上記のレジ
ストパターンをマスクとして、電解めっきによりニッケ
ルめっき層（厚み２μｍ）、金めっき層（厚み１μ
ｍ）、ニッケルめっき層（厚み２μｍ）、銅めっき層
（厚み５μｍ）の順に積層して、４層構造の１層目回路
配線を形成し、その後、レジストパターンを除去した。
この１層目回路配線は、ラインアンドスペースが１０μ
ｍ／１０μｍであった。（以上、第１の工程）
【００３８】次に、１層目回路配線を覆うように、導電
性基板５１上に絶縁性シート（新日鉄化学（株）製ボン
ディングシート（厚み３５μｍ））と、銅箔（三井金属
（株）製（厚み３μｍ））を重ね、熱プレスにて銅基板
と絶縁性シートと銅箔を熱圧着（１８０℃、６０分間）
した。これにより、銅基板上に絶縁層と銅箔を積層し
た。次に、銅箔上にレジスト（ＪＳＲ（株）製ＨＴＢ−
１２０Ｎ）を塗布し、所定のレジストパターンを形成し
た。そして、このレジストパターンをマスクとして、塩
化鉄溶液（４０℃）を用いたスプレーエッチング（０．
１０ＭＰａ）にて銅箔をパターンエッチングして２層目
回路配線を形成し、その後、レジストパターンを除去し
た。この２層目回路配線は、ラインアンドスペースが１
５μｍ／１５μｍであった。（以上、第２の工程）
【００３９】次いで、２層目回路配線を覆うように銅基
板上にレジスト（ニチゴーモートン（株）製ＮＩＴ−２
２５）をラミネートしてレジスト層を形成した。その
後、１層目回路配線と２層目回路配線とが絶縁層を介し
て重なる部位の所定個所に相当するレジスト層にＵＶ−
ＹＡＧレーザーを照射して、１層目回路配線が露出する
ように層間ビアホール（直径７０μｍ、１００μｍの２
種）を形成した。（以上、第３の工程） 次に、銅基板を給電層とし、上記のレジスト層をマスク
として、硫酸銅めっき浴（Ｄｋ＝１）を用いて電解めっ
きにより層間ビアホールに銅めっきを施して、ビア部を
形成した。これにより、１層目回路配線と２層目回路配
線との層間接続を行った。（以上、第４の工程）
【００４０】次に、上記のレジスト層を除去し、２層目
回路配線を覆うように銅基板上に厚み２５μｍの絶縁樹
脂シート（新日鉄化学（株）製ポリアミック酸シート
（ＳＦＰ））をラミネートして絶縁層とした。次いで、
この絶縁層上にレジスト（新日鉄化学（株）製ＳＦＰ感
光層）を塗布し、所定のレジストパターンを形成した。
そして、このレジストパターンをマスクとして、水酸化
カリウム水溶液（ポリアミック酸シート用エッチング
液）を用いて絶縁層をパターンエッチングして、絶縁層
開孔部（直径１３０μｍ、１５０μｍ、２５０μｍの３
種）を形成した。次いで、銅基板を給電層とし、絶縁層
をマスクとして、電解めっきにより絶縁層開孔部にニッ
ケルめっき層、金めっき層の順に導電材料を充填して外
部接続端子（厚み３０μｍ）を形成した。（以上、第５
の工程）。
【００４１】次に、銅基板上にレジスト（東京応化工業
（株）製α３４０）により成膜処理を行い、所定のパタ
ーン露光、現像を行うことによりレジストパターン（厚
み４０μｍ）を形成した。次いで、このレジストパター
ンをマスクとして、銅選択エッチング液（メルテックス
（株）製エープロセス）によりスプレーエッチング（液
温度：５０℃、スプレー圧：０．２ＭＰａ）を行って銅
基板をエッチングし、さらに、ニッケルエッチング液に
てニッケルを選択エッチングして１層目回路配線を構成
する金めっき層を露出させるとともに、外形フレームを
形成した。（以上、第６の工程） 以上により、図１に示されるような２層構造であり、ラ
インアンドスペースが５μｍ／５μｍ〜２５μｍ／２５
μｍの範囲であるフレキシブル多層配線基板が得られ
た。
【００４２】［実施例２］実施例１と同様の第１の工程
を経て、ラインアンドスペースが１０μｍ／１０μｍで
ある１層目回路配線を銅基板上に形成した。次に、実施
例１の第２の工程から第４の工程を２回繰り返すことに
より、２層目回路配線および３層目回路配線を形成する
とともに、各層間接続を行った。ここで形成した２層目
および３層目の回路配線は、ラインアンドスペースが１
５μｍ／１５μｍであった。その後、実施例１の第５の
工程と同様にして、３層目回路配線上に絶縁層と外部接
続端子を形成した。次いで、実施例１の第６の工程と同
様にして、銅基板をエッチングして外形フレームを形成
した。以上により、図２に示されるような３層構造であ
り、ラインアンドスペースが５μｍ／５μｍ〜２５μｍ
／２５μｍの範囲であるフレキシブル多層配線基板が得
られた。
【００４３】
【発明の効果】以上詳述したように、本発明によればフ
レキシブル多層配線基板は、従来の多層配線基板と異な
りコア基板を使用していないため、同じ積層数であって
も厚みの大幅な減少が可能で、かつ、回路配線の最密部
のラインアンドスペースが５μｍ／５μｍ〜２５μｍ／
２５μｍの範囲であるため、更なる軽薄短小化が可能と
なる。また、本発明のフレキシブル多層配線基板の製造
方法では、絶縁層を介して金属箔を積層し、この金属箔
をパターンエッチングして上層の回路配線を形成するた
め、無電解めっき層の密着性確保が困難なポリイミド等
の絶縁層上においても回路配線を形成することができ、
フレキシブル配線基板での多層化が可能となり、また、
電解めっきによるビアホールへの導電材料の充填による
ビア部の形成によって層間接続が行なわれるので、いわ
ゆるスタックドビア構造が可能で、配線の高密度化が図
れ、さらに、無電解めっき工程、および、無電解めっき
層を除去するためのフラッシュエッチング工程が不要で
あるため、製造コストの低減が可能になるとともに、微
細配線部での無電解めっき層の残渣による短絡等が発生
しないので、例えば、ラインアンドスペースが２５μｍ
／２５μｍ以下であるような高密度配線を形成すること
ができ、これにより、高密度配線がなされた信頼性の高
いフレキシブル多層配線基板（ビルドアップフレキシブ
ル多層配線基板）の製造が可能となる。
【図面の簡単な説明】
【図１】本発明のフレキシブル多層配線基板の一実施形
態を示す概略断面図である。
【図２】本発明のフレキシブル多層配線基板の他の実施
形態を示す概略断面図である。
【図３】本発明のフレキシブル多層配線基板の他の実施
形態を示す概略断面図である。
【図４】本発明のフレキシブル多層配線基板の製造方法
の一実施形態を示す工程図である。
【図５】本発明のフレキシブル多層配線基板の製造方法
の一実施形態を示す工程図である。
【符号の説明】
１，１１，２１…フレキシブル多層配線基板 ２，１２，２２…１層目回路配線 ３，１３ａ，１３ｂ，２３ａ，２３ｂ…絶縁層 ４，１４ａ，２４ａ…２層目回路配線 １４ｂ，２４ｂ…３層目回路配線 ５…レジスト層 ６…層間ビアホール ７…ビア部 ８，１８，２８…絶縁層 ９…絶縁層開孔部 １０，２０，３０…外部接続端子 ５１…導電性基板 １０１…半導体チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久門 慎児 東京都新宿区市谷加賀町一丁目１番１号 大日本印刷株式会社内 Ｆターム(参考） 5E346 AA43 BB02 BB06 CC10 CC32 CC37 CC38 DD24 HH25 HH33

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層を介してＮ（Ｎは２以上の整数）
    層目回路配線までを積層して備え、１層目回路配線は最
    表面に位置し、各層の回路配線はビア部により層間接続
    がなされ、Ｎ層目回路配線の（Ｎ−１）層目回路配線と
    反対側は絶縁層に覆われているとともに、該絶縁層表面
    よりも突出するように形成された外部接続端子と接続さ
    れており、前記回路配線の最密部のラインアンドスペー
    スが５μｍ／５μｍ〜２５μｍ／２５μｍの範囲である
    ことを特徴とするフレキシブル多層配線基板。
  2. 【請求項２】 前記１層目回路配線は、少なくとも最表
    面に金層を有する多層構造であり、１層目回路配線を除
    く回路配線は１種の導電材料からなる単層構造であるこ
    とを特徴とする請求項１に記載のフレキシブル多層配線
    基板。
  3. 【請求項３】 各層の回路配線の積層方向において前記
    ビア部が同一位置に設けられているスタックドビア構造
    であることを特徴とする請求項１または請求項２に記載
    のフレキシブル多層配線基板。
  4. 【請求項４】 前記絶縁層はポリイミドであることを特
    徴とする請求項１乃至請求項３のいずれかに記載のフレ
    キシブル多層配線基板。
  5. 【請求項５】 導電性基板上にレジストパターンを形成
    し、該レジストパターンをマスクとして電解めっきによ
    り導電材料を導電性基板上に析出させて１層目回路配線
    を形成する第１の工程、前記１層目回路配線を覆うよう
    に前記導電性基板上に絶縁層を介して金属箔を積層し、
    該金属箔をパターンエッチングすることにより２層目回
    路配線を形成する第２の工程、前記２層目回路配線を覆
    うように前記導電性基板上にレジスト層を設け、前記１
    層目回路配線と前記２層目回路配線とが絶縁層を介して
    重なる部位の所定個所に相当する前記レジスト層にレー
    ザーを照射して前記１層目回路配線が露出するように層
    間ビアホールを形成する第３の工程、前記導電性基板を
    給電層として電解めっきにより前記層間ビアホールに導
    電材料を充填してビア部を形成することにより、前記１
    層目回路配線と前記２層目回路配線との層間接続を行う
    第４の工程、前記レジスト層を除去し、前記２層目回路
    配線を覆うように前記導電性基板上に絶縁層を設け、該
    絶縁層の所定個所に前記２層目回路配線が露出するよう
    に絶縁層開孔部を形成し、前記導電性基板を給電層とし
    て電解めっきにより前記絶縁層開孔部に導電材料を充填
    して外部接続端子を形成する第５の工程、前記導電性基
    板の全てを除去することにより、あるいは、前記導電性
    基板の一部を残すように除去することにより、前記１層
    目回路配線を露出させる第６の工程、とを有することを
    特徴とするフレキシブル多層配線基板の製造方法。
  6. 【請求項６】 前記第２の工程から前記第４の工程をｎ
    （ｎは２以上の整数）回繰り返すことにより、（ｎ＋
    １）層目回路配線までの形成と各層間接続を行い、該
    （ｎ＋１）層目回路配線に対して前記第５の工程を施す
    ことを特徴とする請求項５に記載のフレキシブル多層配
    線基板の製造方法。
  7. 【請求項７】 前記１層目回路配線は、導電性基板側か
    らニッケル層、金層、ニッケル層、銅層の順に積層され
    た４層構造を有し、前記導電性基板は銅基板であること
    を特徴とする請求項５または請求項６に記載のフレキシ
    ブル多層配線基板の製造方法。
  8. 【請求項８】 前記１層目回路配線は、導電性基板側か
    ら金層、ニッケル層、銅層の順に積層された３層構造を
    有し、前記導電性基板はステンレス基板であることを特
    徴とする請求項５または請求項６に記載のフレキシブル
    多層配線基板の製造方法。
  9. 【請求項９】 前記第６の工程において、エッチングに
    より前記導電性基板を除去することを特徴とする請求項
    ７または請求項８に記載のフレキシブル多層配線基板の
    製造方法。
  10. 【請求項１０】 前記１層目回路配線は、金あるいは銅
    からなる単層構造であり、前記導電性基板はステンレス
    基板であることを特徴とする請求項５または請求項６に
    記載のフレキシブル多層配線基板の製造方法。
  11. 【請求項１１】 前記第６の工程において、物理的に剥
    離することにより前記導電性基板を除去することを特徴
    とする請求項１０に記載のフレキシブル多層配線基板の
    製造方法。
  12. 【請求項１２】 前記第２の工程において、絶縁性樹脂
    層を一方の面に備えた金属箔を、前記絶縁性樹脂層が前
    記１層目回路配線を覆うように前記導電性基板上にラミ
    ネートすることを特徴とする請求項５乃至請求項１１の
    いずれかに記載のフレキシブル多層配線基板の製造方
    法。
  13. 【請求項１３】 前記第２の工程において、前記金属箔
    は銅箔であることを特徴とする請求項５乃至請求項１２
    のいずれかに記載のフレキシブル多層配線基板の製造方
    法。
  14. 【請求項１４】 前記第３の工程において、前記レーザ
    ーはＹＡＧレーザーであることを特徴とする請求項５乃
    至請求項１３のいずれかに記載のフレキシブル多層配線
    基板の製造方法。
JP2002005675A 2002-01-15 2002-01-15 フレキシブル多層配線基板およびその製造方法 Pending JP2003209366A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002005675A JP2003209366A (ja) 2002-01-15 2002-01-15 フレキシブル多層配線基板およびその製造方法
KR1020030002013A KR101014228B1 (ko) 2002-01-15 2003-01-13 플렉시블 다층 배선기판 및 그 제조방법
US10/341,466 US7115818B2 (en) 2002-01-15 2003-01-14 Flexible multilayer wiring board and manufacture method thereof
TW092100689A TWI271136B (en) 2002-01-15 2003-01-14 Flexible multi-layered wiring substrate and its manufacturing method
US11/350,032 US7185429B2 (en) 2002-01-15 2006-02-09 Manufacture method of a flexible multilayer wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002005675A JP2003209366A (ja) 2002-01-15 2002-01-15 フレキシブル多層配線基板およびその製造方法

Publications (1)

Publication Number Publication Date
JP2003209366A true JP2003209366A (ja) 2003-07-25

Family

ID=27644655

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002005675A Pending JP2003209366A (ja) 2002-01-15 2002-01-15 フレキシブル多層配線基板およびその製造方法

Country Status (4)

Country Link
US (2) US7115818B2 (ja)
JP (1) JP2003209366A (ja)
KR (1) KR101014228B1 (ja)
TW (1) TWI271136B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007069606A1 (ja) * 2005-12-14 2007-06-21 Shinko Electric Industries Co., Ltd. チップ内蔵基板およびチップ内蔵基板の製造方法
KR101154352B1 (ko) * 2010-06-29 2012-06-14 엘지이노텍 주식회사 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법
CN112218437A (zh) * 2020-10-19 2021-01-12 西安空间无线电技术研究所 一种薄膜电路图形电镀连线的去除方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3983146B2 (ja) * 2002-09-17 2007-09-26 Ｎｅｃエレクトロニクス株式会社 多層配線基板の製造方法
US7615704B2 (en) * 2004-12-16 2009-11-10 Lexmark International, Inc. Multiple digital printing techniques for fabricating printed circuits
JP4291279B2 (ja) * 2005-01-26 2009-07-08 パナソニック株式会社 可撓性多層回路基板
EP2932998B1 (en) * 2005-04-28 2019-12-25 Second Sight Medical Products, Inc. Flexible circuit electrode array
TWI315657B (en) * 2005-06-07 2009-10-01 Phoenix Prec Technology Corp Reverse build-up structure of circuit board
CN100534262C (zh) * 2005-09-16 2009-08-26 富葵精密组件(深圳)有限公司 膜孔形成装置及方法
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
US7462939B2 (en) * 2005-10-20 2008-12-09 Honeywell International Inc. Interposer for compliant interfacial coupling
JP2008108791A (ja) * 2006-10-23 2008-05-08 Fujifilm Corp 多層プリント配線基板及び多層プリント配線基板の作製方法
KR100894178B1 (ko) * 2007-09-28 2009-04-22 삼성전기주식회사 인쇄회로기판 제조방법
KR20090056077A (ko) * 2007-11-29 2009-06-03 엘지전자 주식회사 인쇄회로기판과 그 제조방법 및 인쇄회로기판 제조용 패널
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
KR101286867B1 (ko) * 2008-04-30 2013-07-17 파나소닉 주식회사 애디티브법에 의해 회로 기판를 제조하는 방법 및 이 방법에 의해 얻어진 회로 기판과 다층 회로 기판
JP5101451B2 (ja) 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
JP5210839B2 (ja) * 2008-12-10 2013-06-12 新光電気工業株式会社 配線基板及びその製造方法
KR101068305B1 (ko) * 2008-12-15 2011-09-28 하나 마이크론(주) 적층형 반도체 패키지 및 그 제조 방법
US20100326704A1 (en) * 2009-06-30 2010-12-30 Wintek Corporation Soldering pad layout for flexible printed circuit board
JP2011176112A (ja) * 2010-02-24 2011-09-08 Renesas Electronics Corp 半導体集積回路及びその製造方法
JP5423621B2 (ja) * 2010-06-04 2014-02-19 株式会社デンソー 回路基板の端子接続構造
JP5693977B2 (ja) * 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
US8570514B2 (en) 2011-06-20 2013-10-29 Kla-Tencor Corporation Optical system polarizer calibration
US20130025839A1 (en) * 2011-07-25 2013-01-31 Endicott Interconnect Technologies, Inc. Thermal substrate
KR101296996B1 (ko) * 2011-07-25 2013-08-14 니혼도꾸슈도교 가부시키가이샤 배선기판
DE102012208492A1 (de) * 2012-05-22 2013-11-28 Continental Teves Ag & Co. Ohg Dehnmessstreifenanordnung
US8901435B2 (en) * 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
KR101987374B1 (ko) 2012-10-04 2019-06-11 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US10028394B2 (en) * 2012-12-17 2018-07-17 Intel Corporation Electrical interconnect formed through buildup process
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
TW201508877A (zh) * 2013-08-22 2015-03-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI474417B (zh) * 2014-06-16 2015-02-21 恆勁科技股份有限公司 封裝方法
CN105722299B (zh) * 2014-12-03 2018-08-31 恒劲科技股份有限公司 中介基板及其制法
TWI595810B (zh) * 2015-05-22 2017-08-11 欣興電子股份有限公司 封裝結構及其製作方法
CN106298707B (zh) * 2015-06-05 2019-05-21 欣兴电子股份有限公司 封装结构及其制作方法
WO2017099795A1 (en) * 2015-12-11 2017-06-15 Intel Corporation Multi-layer flexible/stretchable electronic package for advanced wearable electronics
US10477688B2 (en) 2015-12-24 2019-11-12 Intel Corporation Stretchable electronic assembly
JP6512610B2 (ja) * 2016-05-20 2019-05-15 大口マテリアル株式会社 多列型半導体装置用配線部材及びその製造方法
KR102449619B1 (ko) 2017-12-14 2022-09-30 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 모듈
CN112038242A (zh) * 2020-09-10 2020-12-04 华进半导体封装先导技术研发中心有限公司 先重布线扇出型封装方法及结构
CN113710011A (zh) * 2021-08-30 2021-11-26 德中（天津）技术发展股份有限公司 一种只电镀加厚并可焊性处理孔后激光制蚀刻图案的制造电路板方法
CN115484756A (zh) * 2022-08-15 2022-12-16 上海合域电子科技有限公司 一种基于厚不锈钢金属的MiniLED复合式电路基板的设置方法
CN115460799A (zh) * 2022-08-15 2022-12-09 上海合域电子科技有限公司 单面焊接的不锈钢的MiniLED复合式柔性电路基板的设置方法
CN121126660A (zh) * 2025-11-17 2025-12-12 珠海精路电子有限公司 一种多层复合基板内埋导热铜层的散热结构及其加工方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
US5609704A (en) * 1993-09-21 1997-03-11 Matsushita Electric Industrial Co., Ltd. Method for fabricating an electronic part by intaglio printing
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
JP3039355B2 (ja) * 1996-02-06 2000-05-08 ソニー株式会社 フィルム回路の製造方法
JP2894267B2 (ja) 1996-03-05 1999-05-24 ソニー株式会社 リードフレームとその製造方法と半導体装置
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3213291B2 (ja) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 多層基板及び半導体装置
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
JP4176283B2 (ja) * 2000-04-26 2008-11-05 日本メクトロン株式会社 可撓性微細多層回路基板の製造法
JP2002252446A (ja) * 2001-02-23 2002-09-06 Sony Chem Corp フレキシブル配線基板の製造方法
JP3615727B2 (ja) * 2001-10-31 2005-02-02 新光電気工業株式会社 半導体装置用パッケージ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007069606A1 (ja) * 2005-12-14 2007-06-21 Shinko Electric Industries Co., Ltd. チップ内蔵基板およびチップ内蔵基板の製造方法
US7989707B2 (en) 2005-12-14 2011-08-02 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
US8793868B2 (en) 2005-12-14 2014-08-05 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
US9451702B2 (en) 2005-12-14 2016-09-20 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
US9768122B2 (en) 2005-12-14 2017-09-19 Shinko Electric Industries Co., Ltd. Electronic part embedded substrate and method of producing an electronic part embedded substrate
US10134680B2 (en) 2005-12-14 2018-11-20 Shinko Electric Industries Co., Ltd. Electronic part embedded substrate and method of producing an electronic part embedded substrate
KR101154352B1 (ko) * 2010-06-29 2012-06-14 엘지이노텍 주식회사 임베디드 인쇄회로기판용 부재 및 그 제조 방법 및 임베디드 인쇄회로기판용 부재를 이용한 임베디드 인쇄회로기판 제조 방법
CN112218437A (zh) * 2020-10-19 2021-01-12 西安空间无线电技术研究所 一种薄膜电路图形电镀连线的去除方法
CN112218437B (zh) * 2020-10-19 2022-06-03 西安空间无线电技术研究所 一种薄膜电路图形电镀连线的去除方法

Also Published As

Publication number Publication date
KR20030062259A (ko) 2003-07-23
TWI271136B (en) 2007-01-11
US7185429B2 (en) 2007-03-06
KR101014228B1 (ko) 2011-02-14
US7115818B2 (en) 2006-10-03
TW200307494A (en) 2003-12-01
US20060124351A1 (en) 2006-06-15
US20030161129A1 (en) 2003-08-28

Similar Documents

Publication Publication Date Title
KR101014228B1 (ko) 플렉시블 다층 배선기판 및 그 제조방법
US7256495B2 (en) Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same
JP4658974B2 (ja) キャビティの形成された基板製造方法
KR100661297B1 (ko) 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법
TWI479972B (zh) Multi - layer flexible printed wiring board and manufacturing method thereof
JPWO2004103039A1 (ja) 両面配線基板および両面配線基板の製造方法
WO2006046510A1 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
US20100108371A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
KR101201940B1 (ko) 케이블부를 가지는 다층 배선기판의 제조방법
JP3577421B2 (ja) 半導体装置用パッケージ
TWI459879B (zh) Method for manufacturing multilayer flexible printed wiring board
JP2005236067A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
CN102056398A (zh) 电路板结构及其制法
JP2008124247A (ja) 部品内蔵基板及びその製造方法
JP2005236220A (ja) 配線基板と配線基板の製造方法、および半導パッケージ
KR100803960B1 (ko) 패키지 온 패키지 기판 및 그 제조방법
US20040105955A1 (en) Lamination process and structure of high layout density substrate
JP4187049B2 (ja) 多層配線基板とそれを用いた半導体装置
JP2004111578A (ja) ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板
KR20130051124A (ko) 폴리이미드 코어를 이용한 박형 다층 인쇄회로기판 및 그 제조방법
KR100694668B1 (ko) 도금 인입선 없는 패키지 기판 제조방법
KR100749141B1 (ko) 패키지 온 패키지 기판 및 그 제조방법
JP2005235982A (ja) 配線基板の製造方法と配線基板、および半導体パッケージ
JP2008283043A (ja) 多層配線板およびその製造方法
JP3994952B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070731