KR102449619B1 - 반도체 패키지 및 이를 포함하는 반도체 모듈 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 반도체 모듈에 관한 것으로, 반도체 패키지는 반도체 칩, 상기 반도체 칩이 실장되는 상면과 그 반대면인 하면을 갖는 패키지 기판, 상기 패키지 기판의 상면 상에 제공되어 상기 반도체 칩과 전기적으로 연결되고 상기 패키지 기판의 상면 상에서 일부 노출되어 외부 전기적 장치가 전기적으로 연결되는 상부 연결 영역 그리고 상기 반도체 칩과 전기적으로 연결된 칩 연결 영역을 갖는 상부 금속 패턴, 상기 패키지 기판의 하면 상에 제공되고 상기 패키지 기판의 하면 상에서 일부 노출되어 다른 외부 전기적 장치가 전기적으로 연결되는 하부 연결 영역을 갖는 하부 금속 패턴, 그리고 상기 패키지 기판 내에 제공되어 상기 상부 금속 패턴과 상기 하부 금속 패턴을 전기적으로 연결하는 중간 금속 패턴을 포함한다. 상기 상부 금속 패턴은, 상기 칩 연결 영역에서 상기 상부 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 내부 리드들 역할을 한다. 상기 하부 금속 패턴은, 상기 하부 연결 영역에서 노출되며 상기 하부 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 외부 리드들 역할을 한다.

Description

반도체 패키지 및 이를 포함하는 반도체 모듈{SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR MODULE INCLUDING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 이를 포함하는 반도체 모듈에 관한 것이다.
디스플레이와 같은 고성능 전자 제품에 반도체 패키지가 널리 쓰이고 있다. 디스플레이의 해상도 증가에 따라 반도체 패키지의 고성능화가 요구되고 있다. 따라서, 고해상도의 디스플레이에 적합한 반도체 패키지의 개선된 구조의 필요성이 대두되고 있다.
본 발명의 목적은 고성능 전자 제품에 적합한 개선된 구조를 갖는 반도체 패키지 및 이를 포함하는 반도체 모듈을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 이를 포함하는 반도체 모듈은 개선된 금속 패턴 구조를 갖는 패키지 기판을 포함하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 반도체 칩; 상기 반도체 칩이 실장되는 상면과 그 반대면인 하면을 갖는 패키지 기판; 상기 패키지 기판의 상면 상에 제공되어 상기 반도체 칩과 전기적으로 연결되고, 그리고 상기 패키지 기판의 상면 상에서 일부 노출되어 외부 전기적 장치가 전기적으로 연결되는 상부 연결 영역 그리고 상기 반도체 칩과 전기적으로 연결되는 칩 연결 영역을 갖는 상부 금속 패턴; 상기 패키지 기판의 하면 상에 제공되고, 상기 패키지 기판의 하면 상에서 일부 노출되어 다른 외부 전기적 장치가 전기적으로 연결되는 하부 연결 영역을 갖는 하부 금속 패턴; 그리고 상기 패키지 기판 내에 제공되어 상기 상부 금속 패턴과 상기 하부 금속 패턴을 전기적으로 연결하는 중간 금속 패턴을 포함할 수 있다. 상기 상부 금속 패턴은, 상기 칩 연결 영역에서 상기 상부 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 내부 리드들 역할을 할 수 있다. 상기 하부 금속 패턴은, 상기 하부 연결 영역에서 노출되며 상기 하부 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 외부 리드들 역할을 할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 반도체 칩; 상기 반도체 칩이 실장되는 제1 상면과 그 반대면인 제1 하면을 갖는 제1 패키지 기판; 상기 제1 하면을 바라보는 제2 상면과 그 반대면인 제2 하면을 갖는 제2 패키지 기판; 상기 제1 상면 상에 제공되고, 상기 반도체 칩과 전기적으로 연결되는 칩 연결 영역 그리고 상기 제1 상면 상에서 일부 노출되어 외부 전기적 장치가 전기적으로 연결되는 상부 연결 영역을 포함하는 제1 금속 패턴; 상기 제1 하면 상에 제공되고, 상기 제1 금속 패턴과 전기적으로 연결되는 제2 금속 패턴; 그리고 상기 제2 하면 상에 제공되어 상기 제2 금속 패턴과 전기적으로 연결되고, 상기 제2 하면 상에서 일부 노출되어 다른 외부 전기적 장치가 전기적으로 연결되는 하부 연결 영역을 포함하는 제3 금속 패턴을 포함할 수 있다. 상기 제1 금속 패턴은, 상기 칩 연결 영역에서 상기 제1 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열되어 상기 반도체 칩과 접속하는 내부 리드들 역할을 할 수 있다. 상기 제3 금속 패턴은, 상기 하부 연결 영역에서 노출되며 상기 제3 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열되어 상기 다른 외부적 전기 장치와 접속하는 외부 리드들 역할을 할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 모듈은: 반도체 패키지; 그리고 상기 반도체 패키지에 전기적으로 연결되는 제1 전기적 장치와 제2 전기적 장치를 포함할 수 있다. 상기 반도체 패키지는: 반도체 칩이 실장되는 상면과 그 반대면인 하면을 갖는 패키지 기판; 상기 패키지 기판의 상기 상면 상에 제공되어 상기 반도체 칩과 전기적으로 연결되는 내부 리드 본딩 영역 그리고 상기 패키지 기판의 상기 상면 상에서 부분적으로 노출되어 상기 제1 전기적 장치와 전기적으로 연결되는 제1 외부 리드 본딩 영역을 포함하는 제1 금속 패턴; 상기 패키지 기판 내에 제공되어 상기 제1 금속 패턴과 전기적으로 연결되는 제2 금속 패턴; 그리고 상기 패키지 기판의 상기 하면 상에 제공되어 상기 제2 금속 패턴과 전기적으로 연결되며, 상기 패키지 기판의 상기 하면 상에서 부분적으로 노출되어 상기 제2 전기적 장치와 전기적으로 연결되는 제2 외부 리드 본딩 영역을 갖는 제3 금속 패턴을 포함할 수 있다. 상기 제1 금속 패턴은, 상기 내부 리드 본딩 영역에서 상기 제1 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 내부 리드들 역할을 할 수 있다. 상기 제3 금속 패턴은, 상기 하부 연결 영역에서 노출되며 상기 제3 금속 패턴의 연장 방향과의 교차 방향을 따라 복수열로 배열된 패드들을 포함할 수 있다.
본 발명에 의하면, 적층된 제1 내지 제3 금속 패턴들이 패키지 기판에 마련되므로써 많은 수의 패드들에 피치 축소화를 구현하면서 전기적으로 연결될 수 있다. 따라서, 반도체 패키지는 고해상도 내지 다채널의 디스플레이 패널과 같은 전자 제품에 패드 오정렬이나 전기적 쇼트 불량없이 적용될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 A 영역을 도시한 평면도이다.
도 1c 및 1d는 도 1a의 B 영역을 도시한 사시도들이다.
도 1e는 도 1b의 다른 예를 도시한 평면도이다.
도 1f는 도 1a의 C 영역을 도시한 저면도이다.
도 1g는 도 1a의 A 영역의 다른 예를 도시한 평면도이다.
도 1h는 도 1a의 B 영역의 다른 예를 도시한 사시도이다.
도 1i는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a 내지 2c는 본 발명의 실시예에 따른 반도체 모듈을 도시한 개념도들이다.
도 3a 내지 3i는 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
이하, 본 발명에 따른 반도체 패키지 및 이를 포함하는 반도체 모듈을 첨부한 도면을 참조하여 상세히 설명한다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1a를 참조하면, 반도체 패키지(1)는 패키지 기판(10) 상에 실장된 반도체 칩(400)을 포함할 수 있다. 반도체 칩(400)은 로직 칩, 메모리 칩, 혹은 이들의 조합을 포함할 수 있다. 가령, 반도체 칩(400)은 디스플레이 구동칩(Display Driver IC)을 포함할 수 있다. 패키지 기판(10)은 연성 인쇄회로기판(flexible printed circuit board)을 포함할 수 있다. 패키지 기판(10)은 반도체 칩(400)이 실장되는 상면(101a)과 그 반대면인 하면(101b)을 갖는 제1 기판(101), 그리고 제1 기판(101)의 하면(101b) 상에 제공된 제2 기판(103)을 포함할 수 있다. 제1 기판(101)의 하면(101b)은 제2 기판(103)의 상면(103a)과 직접적으로 접촉할 수 있다. 혹은 제1 기판(101)의 하면(101b)은 접착제의 매개로 제2 기판(103)의 상면(103a)과 간접적으로 접촉할 수 있다.
제1 및 제2 기판들(101,103)은 동일하거나 유사한 연성 물질, 가령 폴리이미드(PI)를 포함하는 연성 기판(flexible substrate)일 수 있다. 다른 예로, 제1 및 제2 기판들(101,103) 중 어느 하나 혹은 모두는 경성 기판(rigid substrate)일 수 있다. 제1 및 제2 기판들(101,103)은 열팽창계수나 유전상수와 같은 물성이 동일하거나 다를 수 있다. 일례로, 제1 및 제2 기판들(101,103)은 동일하거나 유사한 열팽창계수 및/또는 유전상수를 가질 수 있다. 혹은 제2 기판(103)은 제1 기판(101)에 비해 작은 열팽창계수 및/또는 유전상수를 가질 수 있다. 일례에 따르면, 제1 및 제2 기판들(101,103) 사이에 적어도 하나의 추가 기판을 더 포함할 수 있다. 추가 기판은 연성 기판 혹은 경성 기판일 수 있다. 제1 및 제2 기판들(101,103)은 동일하거나 상이한 두께(Z 방향으로의 길이)를 가질 수 있다. 일례로, 제2 기판(103)은 제1 기판(101)에 비해 작은 두께를 가질 수 있다.
패키지 기판(10)은 반도체 칩(400)과 전기적으로 연결되는 그리고 반도체 패키지(1)를 외부 전기적 장치(예: 연성인쇄회로기판(FPCB))와 전기적으로 연결하는 제1 금속 패턴(M1), 반도체 패키지(1)를 외부 전기적 장치(예: 디스플레이 패널)에 전기적으로 연결하는 제3 금속 패턴(M3), 그리고 제1 금속 패턴(M1)과 제3 금속 패턴(M3)을 전기적으로 연결하는 제2 금속 패턴(M2)을 포함할 수 있다. 다른 예로, 제1 및 제2 기판들(101,103) 사이에 적어도 하나의 추가 기판을 더 포함하는 경우, 추가 금속 패턴을 적어도 하나 더 포함할 수 있다.
제1 금속 패턴(M1)의 일부는 반도체 패키지(1)의 외부로 노출되어 외부 전기적 장치(예: 연성인쇄회로기판)가 전기적으로 연결되는 상부 연결 영역(1a)을 구성할 수 있다. 제3 금속 패턴(M3)의 일부는 반도체 패키지(1)의 외부로 노출되어 외부 전기적 장치(예: 디스플레이 패널)가 전기적으로 연결되는 하부 연결 영역(1b)을 구성할 수 있다. 제1 금속 패턴(M1)의 다른 일부는 반도체 칩(400)과 전기적으로 연결되는 칩 연결 영역(1c)을 구성할 수 있다. 예컨대, 상부 및 하부 연결 영역들(1a,1b)은 외부 리드 본딩(OLB: outer lead bonding) 영역들일 수 있고, 칩 연결 영역(1c)은 내부 리드 본딩(ILB: inner lead bonding) 영역일 수 있다.
상부 및 하부 연결 영역들(1a,1b)은 Z 방향을 따라 수직적으로 정렬되지 않을 수 있다. 일례로, 상부 연결 영역(1a)은 반도체 패키지(1)의 상면 우측에 제공될 수 있다. 하부 연결 영역(1b)의 반도체 패키지(1)의 하면 좌측에 제공될 수 있다. 다른 예로, 상부 연결 영역(1a)과 하부 연결 영역(1b)은 Z 방향을 따라 수직적으로 정렬될 수 있다. 상부 연결 영역(1a)과 칩 연결 영역(1c)은 X 방향을 따라 수평적으로 이격될 수 있다.
제1 내지 제3 금속 패턴들(M1-M3)은 Z 방향을 따라 순차적으로 적층될 수 있다. 예컨대, 제1 금속 패턴(M1)은 제1 기판(101)의 상면(101a) 상에 제공될 수 있고, 제2 금속 패턴(M2)은 제1 기판(101)의 하면(101b) 상에 제공될 수 있고, 그리고 제3 금속 패턴(M3)은 제2 기판(103)의 하면(103b) 상에 제공될 수 있다. 제1 금속 패턴(M1)은 제3 금속 패턴(M3)과 Z 방향을 따라 수직적으로 정렬될 수 있고, 제2 금속 패턴(M2)과는 Z 방향을 따라 수직적으로 정렬되지 않을 수 있다.
상부 보호막(301)이 제1 기판(101)의 상면(101a) 상에 제공되어, 제1 금속 패턴(M1)을 덮을 수 있다. 하부 보호막(303)이 제2 기판(103)의 하면(103b) 상에 제공되어, 제3 금속 패턴(M3)을 덮을 수 있다. 상부 보호막(301)과 하부 보호막(303)은 솔더레지스트와 같은 절연 물질을 포함할 수 있다. 상부 보호막(301)은 제1 금속 패턴(M1)을 일부 노출시켜 상부 연결 영역(1a)과 칩 연결 영역(1c)을 정의할 수 있다. 하부 보호막(303)은 제3 금속 패턴(M3)을 일부 노출시켜 하부 연결 영역(1b)을 정의할 수 있다.
도 1b는 도 1a의 A 영역을 도시한 평면도이다. 도 1c 및 1d는 도 1a의 B 영역을 도시한 사시도들이다. 도 1e는 도 1b의 다른 예를 도시한 평면도이다. 도 1f는 도 1a의 C 영역을 도시한 저면도이다.
도 1a 및 1b를 참조하면, 반도체 칩(400)과 패키지 기판(10)은 복수개의 연결 단자들(401,402,403,404)을 매개로 서로 전기적으로 연결될 수 있다. 연결 단자들(401-404)은 Y “‡향을 따라 일렬 배열된 복수개의 제1 출력 단자들(401), 제1 출력 단자들(401)과 X 방향으로 이격되고 Y 방향을 따라 일렬 배열된 복수개의 제2 출력 단자들(402), 제2 출력 단자들(402)과 X 방향으로 이격되고 Y 방향을 따라 일렬 배열된 복수개의 제3 출력 단자들(403), 그리고 제3 출력 단자들(403)과 X 방향으로 이격되고 Y 방향을 따라 일렬 배열된 복수개의 입력 단자들(404)을 포함할 수 있다. 다른 예로, 제3 출력 단자들(403)과 입력 단자들(404) 사이에 추가 출력 단자들이 더 배열될 수 있다. X, Y, 및 Z 방향들은 서로 직교할 수 있다. X 방향은 제1 내지 제3 금속 패턴들(M1-M3)의 연장 방향과 평행할 수 있다.
반도체 칩(400)과 패키지 기판(10) 사이에 연결 단자들(401-404)을 외부로부터 보호하거나 연결 단자들(401-404) 간의 접촉을 방지할 수 있는 언더필막(407)이 제공될 수 있다. 언더필막(407)은 반도체 칩(400)을 부분적으로 덮을 수 있다. 혹은 언더필막(407)은 반도체 칩(400)을 완전히 덮을 수 있다.
제1 금속 패턴(M1)은 칩 연결 영역(1c)에서 연결 단자들(401-404)과 접속할 수 있다. 제1 금속 패턴(M1)은 제1 출력 단자들(401)과 접속하는 제1 외측 금속 패턴들(M1a), 제2 출력 단자들(402)과 접속하는 제1 중간 금속 패턴들(M1b), 제3 출력 단자들(403)과 접속하는 제1 내측 금속 패턴들(M1c), 그리고 입력 단자들(404)과 접속하는 입력 금속 패턴들(M1d)을 포함할 수 있다. 예컨대, 금속 패턴들(M1a-M1d)은 연결 단자들(401-404)을 통해 반도체 칩(400)과 전기적으로 연결되는 내부 리드들(inner leads)로 활용될 수 있다. 입력 금속 패턴들(M1d)은 상부 보호막(301)으로 완전히 덮여있지 아니하고 상부 연결 영역(1a)을 통해 부분적으로 노출될 수 있다. 입력 금속 패턴(M1d)의 노출된 일단, 즉 상부 연결 영역(1a)은 입력 단자로 활용될 수 있다. 예컨대, 입력 금속 패턴(M1d)의 상부 연결 영역(1a)은 외부 리드(outer lead)로 활용될 수 있다.
제1 외측 금속 패턴들(M1a)은 Y 방향을 따라 일렬 배열될 수 있다. 마찬가지로, 제1 중간 금속 패턴들(M1b), 제1 내측 금속 패턴들(M1c) , 그리고 입력 금속 패턴들(M1d) 역시 Y 방향을 따라 일렬 배열될 수 있다.
제2 금속 패턴(M2)은 제1 금속 패턴(M1)에 전기적으로 연결될 수 있다. 제2 금속 패턴(M2)은 제1 외측 금속 비아들(V1a)을 매개로 제1 외측 금속 패턴들(M1a)과 전기적으로 연결되는 제2 외측 금속 패턴들(M2a), 제1 중간 금속 비아들(V1b)을 매개로 제1 중간 금속 패턴들(M1b)과 전기적으로 연결되는 제2 중간 금속 패턴들(M2b), 그리고 도 1c에 도시된 것처럼 제1 내측 금속 비아들(V1c)을 매개로 제1 내측 금속 패턴들(M1c)과 전기적으로 연결되는 제2 내측 금속 패턴들(M2c)을 포함할 수 있다. 제1 외측 금속 비아들(V1a), 제1 중간 금속 비아들(V1b), 그리고 제1 내측 금속 비아들(V1c)은 제1 기판(101)을 관통할 수 있다.
X 방향을 따라 이웃한 제1 외측 및 내측 금속 패턴들(M1a, M1c)은 일직선 상에 배치될 수 있고, 제1 중간 금속 패턴(M1b)은 Y 방향을 따라 이웃한 제1 외측 금속 패턴들(M1a) 사이에 혹은 Y 방향을 따라 이웃한 제1 내측 금속 패턴들(M1c) 사이에 배치될 수 있다. 제1 중간 금속 비아들(V1b)은 Y 방향을 따라 일렬 배열될 수 있고, Y 방향을 따라 일렬 배열된 제1 내측 금속 비아들(V1c)과는 X 방향으로 엇갈리게 배치될 수 있다.
제2 중간 금속 패턴들(M2b) 중 몇몇은 반도체 칩(400) 혹은 반도체 패키지(1)의 테스트 동작에 사용될 수 있고, 제2 중간 금속 패턴들(M2b) 중 나머지들은 반도체 칩(400) 혹은 반도체 패키지(1)의 실제적인 전기적 동작(actual electrical operation)에 사용될 수 있다.
예컨대, 도 1c를 참조하면, 제2 중간 금속 패턴들(M2b) 중 몇몇은 X 방향과 반대되는 방향을 따라, 예컨대 제1 중간 금속 비아들(V1b)의 아래로부터 제1 외측 금속 패턴들(M1a) 아래를 향하는 방향을 따라 연장될 수 있다. X 방향과 반대되는 방향으로 연장되는 제2 중간 금속 패턴들(M2b)은 반도체 패키지(1)의 실제적인 전기적 동작에 사용될 수 있다.
이와 달리, 도 1d를 참조하면, 제2 중간 금속 패턴들(M2b) 중 나머지들은 X 방향을 따라, 예컨대 제1 중간 금속 비아들(V1b)의 아래로부터 제1 내측 금속 패턴들(M1c)의 아래를 향하는 방향을 따라 연장될 수 있다. X 방향으로 연장되는 제2 중간 금속 패턴들(M2b)은 반도체 패키지(1)의 전기적 테스트 동작에 사용될 수 있다.
도시의 편의를 위해, 도 1a에선 제2 중간 금속 패턴(M2b)이 제1 중간 금속 비아(V1b)의 아래로부터 X 방향 및 그 반대되는 방향으로 연속적으로 연장된 것으로 도시되어 있다. 그러나, 제2 중간 금속 패턴(M2b)은 도 1c에서 도시된 것처럼 X 방향과 반대되는 방향 그리고 도 1d에서 도시된 것처럼 X 방향 중 어느 하나를 따라 연장될 수 있다.
제3 금속 패턴(M3)은 제2 금속 패턴(M2)에 전기적으로 연결될 수 있다. 제3 금속 패턴(M3)은 제2 외측 금속 비아들(V2a)을 매개로 제2 외측 금속 패턴들(M2a)과 전기적으로 연결되는 제3 외측 금속 패턴들(M3a), 제2 중간 금속 비아들(V2b)을 매개로 제2 중간 금속 패턴들(M2b)과 전기적으로 연결되는 제3 중간 금속 패턴들(M3b), 그리고 도 1c에 도시된 바와 같이 제2 내측 금속 비아들(V2c)을 매개로 제2 내측 금속 패턴들(M2c)과 전기적으로 연결되는 제3 내측 금속 패턴들(M3c)을 포함할 수 있다. 제2 외측 금속 비아들(V2a), 제2 중간 금속 비아들(V2b), 그리고 제2 내측 금속 비아들(V2c)은 제2 기판(103)을 관통할 수 있다.
제1 외측 금속 비아들(V1a)은 제2 외측 금속 비아들(V2a)과 Z 방향을 따라 수직적으로 정렬될 수 있다. 제1 내측 금속 비아들(V1c)은 제2 내측 금속 비아들(V2c)과 Z 방향을 따라 수직적으로 정렬될 수 있다.
제3 내측 금속 패턴들(M3c) 중 몇몇은 반도체 패키지(1)의 전기적 테스트 동작에 사용될 수 있고, 제3 내측 금속 패턴들(M3c) 중 나머지들은 반도체 패키지(1)의 실제적인 전기적 동작에 사용될 수 있다.
일례로, 도 1c를 참조하면, 제3 내측 금속 패턴들(M3c) 중 몇몇은 제2 내측 금속 비아들(V2c)의 아래로부터 X 방향과 반대되는 방향을 따라 연장될 수 있다. X 방향과 반대되는 방향으로 연장된 제3 내측 금속 패턴들(M3c)은 반도체 패키지(1)의 실제적인 전기적 동작에 사용될 수 있다.
이와 달리, 도 1d를 참조하면, 제3 내측 금속 패턴들(M3c) 중 나머지들은 제2 내측 금속 비아들(V2c)의 아래로부터 X 방향을 따라 연장될 수 있다. X 방향을 따라 연장된 제3 내측 금속 패턴들(M3c)은 반도체 패키지(1)의 전기적 테스트 동작에 사용될 수 있다.
도시의 편의를 위해, 도 1a에선 제3 내측 금속 패턴(M3c)이 제2 내측 금속 비아(V2c)의 아래로부터 X 방향과 그 반대 방향으로 연속적으로 연장된 것으로 도시되어 있다. 그러나, 제3 내측 금속 패턴(M3c)은 도 1c에서 도시된 것처럼 X 방향과 반대되는 방향과 도 1d에서 도시된 것처럼 X 방향 중 어느 하나를 따라 연장될 수 있다.
몇몇 실시예들에 있어서, 도 1b에 도시된 것처럼, 제1 외측 금속 패턴들(M1a)은 재배선될 수 있고, 제1 출력 단자들(401)이 접속되는 일단들, 즉 패드들을 포함할 수 있다. 제1 외측 금속 패턴들(M1a)의 패드들은 Y 방향을 따라 일렬 배열될 수 있다. 제1 내측 금속 패턴들(M1c) 및 입력 금속 패턴들(M1d)은 재배선될 수 있고, Y 방향을 따라 일렬 배열된 패드들을 포함할 수 있다. 제1 중간 금속 패턴들(M1b)은 재배선되지 않은 패드 형태를 가질 수 있고, 제2 출력 단자들(402)이 제1 중간 금속 패턴들(M1b)에 접속될 수 있다. 제1 중간 금속 비아들(V1b)은 제1 중간 금속 패턴들(M1b)의 바로 아래에 제공될 수 있고, 제2 출력 단자들(402)과 Z 방향을 따라 수직적으로 정렬될 수 있다. 제2 내측 금속 패턴들(M2c)은 도 1c 혹은 도 1d에 도시된 것처럼 패드 형태를 가질 수 있다.
다른 실시예들에 있어서, 도 1e에 도시된 것처럼, 제1 외측 금속 패턴들(M1a)의 패드들은 일직선에서 벗어나는 형태로 배열될 수 있다. 이 경우, 제1 외측 금속 패턴들(M1a)의 피치를 최소화하여 단위 면적당 제1 외측 금속 패턴들(M1a)의 개수를 높일 수 있다. 이러한 피치 최소화는 제1 중간 및 내측 금속 패턴들(M1b, M1c) 및 입력 금속 패턴들(M1d)에도 마찬가지로 적용할 수 있다.
도 1f를 참조하면, 제3 외측 금속 패턴들(M3a) 및 제3 중간 금속 패턴들(M3b)은 하부 보호막(303)으로 덮이지 아니하고 하부 연결 영역(1b)에서 노출되는 패드들을 포함할 수 있다. 하부 연결 영역(1b)에서 노출된 제3 외측 금속 패턴들(M3a) 및 제3 중간 금속 패턴들(M3b)은 출력 단자들 역할을 할 수 있고, 외부 전기적 장치(예: 디스플레이 패널)에 전기적으로 연결될 수 있다. 예컨대, 하부 연결 영역(1b)에서 노출된 제3 외측 금속 패턴들(M3a) 및 제3 중간 금속 패턴들(M3b)은 외부 리드들(outer leads)로 활용될 수 있다.
도 1c를 참조하여 전술한 X 방향의 반대되는 방향을 따라 연장된 제3 내측 금속 패턴들(M3c)은 하부 연결 영역(1b)에서 노출되는 패드들을 포함할 수 있다. 하부 연결 영역(1b)에서 노출된 제3 내측 금속 패턴들(M3c)은 출력 단자들 역할을 할 수 있고, 외부 전기적 장치(예: 디스플레이 패널)에 전기적으로 연결될 수 있다. 예컨대, 하부 연결 영역(1b)에서 노출된 제3 내측 금속 패턴들(M3c)은 외부 리드들로 활용될 수 있다.
제3 외측 금속 패턴들(M3a), 제3 중간 금속 패턴들(M3b), 그리고 제3 내측 금속 패턴들(M3c)의 패드들은 Y 방향을 따라 일직선 형태로 배열되거나, 혹은 도 1e에 도시된 것처럼 일직선에서 벗어나는 형태로 배열될 수 있다.
도 1g는 도 1a의 A 영역의 다른 예를 도시한 평면도이다. 도 1h는 도 1a의 B 영역의 다른 예를 도시한 사시도이다.
도 1g를 참조하면, 제1 내측 금속 패턴들(M1c)은 제1 중간 금속 패턴들(M1b)과 마찬가지로 재배선되지 않은 패드 형태를 가질 수 있고, 제3 출력 단자들(403)이 제1 내측 금속 패턴들(M1c)에 접속될 수 있다. 제1 내측 금속 비아들(V1c)은, 도 1h에 도시된 것처럼, 제1 내측 금속 패턴들(M1c) 바로 아래에 제공될 수 있고, 제3 출력 단자들(403) 및 제2 내측 금속 비아들(V2c)과 Z 방향을 따라 수직적으로 정렬될 수 있다.
본 발명의 개념에 따르면, 출력 단자들(401-403)이 적어도 X 방향을 따라 3열로 배열될 수 있고, 아울러 출력 단자들(401-403)과 접속하는 패드들이 X 방향을 따라 적어도 3열 배열될 수 있다. 이처럼, 다수 열의 출력 단자들(401-403)에 접속할 수 있는 제1 내지 제3 금속 패턴들(M1-M3)이 패키지 기판(10)에 마련될 수 있다. 따라서, 반도체 패키지(1)가 디스플레이에 사용되는 경우, 디스플레이의 증가된 해상도에 따른 확장된 채널 수(예: 4000 채널 혹은 그 이상) 및 피치 축소(예: 7 내지 9 μm 혹은 그 이하)를 구현하는데 있어서 오정렬이나 전기적 쇼트 불량없이 용이하게 적용될 수 있다.
도 1i는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1i를 참조하면, 반도체 패키지(11)는 반도체 패키지(1)와 동일하거나 유사하게 구성될 수 있다. 이외에, 반도체 패키지(11)는 일단(10a)과 타단(10b)에 전기적 테스트 구조를 더 포함할 수 있다. 일례로, 제3 외측 금속 패턴들(M3a) 중 몇몇은 반도체 패키지(11)의 전기적 테스트 동작에 사용될 수 있고, 제3 외측 금속 패턴들(M3a) 중 나머지들은 반도체 패키지(11)의 전기적 동작에 사용될 수 있다.
가령, 제3 외측 금속 패턴들(M3a) 중 몇몇은 제2 외측 금속 비아들(V2a) 아래로부터 X 방향과 반대되는 방향으로 연장될 수 있다. X 방향과 반대되는 방향으로 연장되는 제3 외측 금속 패턴들(M3a)은 반도체 패키지(11)의 일단(10a)에서 노출될 수 있고, 제1 출력 단자들(401)로부터 제공되는 테스트 신호의 출력 단자들 역할을 담당할 수 있다.
이와 다르게, 제3 외측 금속 패턴들(M3a) 중 나머지들은 제2 외측 금속 비아들(V2a)의 아래로부터 X 방향을 따라 연장될 수 있다. X 방향을 따라 연장된 제3 외측 금속 패턴들(M3a)은 하부 연결 영역(1b)에서 노출되어 반도체 패키지(11)의 실제적인 전기적 동작에 사용될 수 있다.
도 1d를 참조하여 전술한 것처럼, 제1 중간 금속 비아들(V1b)의 아래로부터 X 방향을 따라 연장된 제2 중간 금속 패턴들(M2b) 각각은 제2 기판(103)을 관통하는 테스트 비아(V2d)를 매개로 제2 기판(103)의 하면(103b) 상에 제공된 테스트 금속 패턴(M3d)에 전기적으로 연결될 수 있다. 테스트 금속 패턴(M3d)은 제3 금속 패턴(M3)의 일부로서, 제2 출력 단자(402)로부터 제공되는 테스트 신호의 출력 단자 역할을 담당할 수 있다.
유사하게, 도 1d를 참조하여 전술한 것처럼, 제2 내측 금속 비아들(V2c)의 아래로부터 X 방향을 따라 연장된 제3 내측 금속 패턴들(M3c)은 반도체 패키지(11)의 전기적 테스트 동작에 사용될 수 있다. X 방향을 따라 연장되는 제3 내측 금속 패턴들(M3c) 각각은 반도체 패키지(11)의 타단(10b)에서 노출되고, 제3 출력 단자(403)로부터 제공되는 테스트 신호의 출력 단자 역할을 담당할 수 있다.
입력 금속 패턴들(M1d) 몇몇 혹은 모두는 제1 기판(101)을 관통하는 테스트 금속 비아(V1d), 제1 기판(101)의 하면(101b) 상에 제공되고 제2 금속 패턴(M2)의 일부인 테스트 금속 패드(M2d), 제2 기판(103)을 관통하는 테스트 금속 비아(V2e), 그리고 제2 기판(103)의 하면(103b) 상에 제공되고 제3 금속 패턴(M3)의 일부인 테스트 금속 패턴(M3e)에 전기적으로 연결될 수 있다. 테스트 금속 비아(V1d)는 테스트 금속 비아(V2e)와 Z 방향을 따라 수직적으로 정렬될 수 있다. 테스트 금속 패턴(M3e)을 통해 테스트 신호가 입력 금속 패턴(M1d)으로 제공되어, 반도체 패키지(11)의 동작이 전기적으로 테스트될 수 있다. 입력 금속 패턴들(M1d) 중 몇몇 혹은 모두가 상기 전기적 테스트에 사용될 수 있다.
도 2a 내지 2c는 본 발명의 실시예에 따른 반도체 모듈을 도시한 개념도들이다.
도 2a를 참조하면, 반도체 모듈(1000)은 반도체 패키지(1) 그리고 반도체 패키지(1)에 전기적으로 연결된 제1 및 제2 외부 전기적 장치들(510,520)을 포함할 수 있다. 제1 외부 전기적 장치(510)는 상부 연결 영역(1a)에서 노출된 입력 금속 패턴들(M1d)에 전기적으로 연결될 수 있고, 제2 외부 전기적 장치(520)는 하부 연결 영역(1b)에서 노출된 제3 외측 금속 패턴들(M3a), 제3 중간 금속 패턴들(M3b), 그리고 제3 내측 금속 패턴들(M3c)에 전기적으로 연결될 수 있다. 제1 외부 전기적 장치(510)는 가령 연성인쇄회로기판(FPCB)일 수 있고, 제2 외부 전기적 장치(520)는 디스플레이 패널일 수 있다. 디스플레이 패널은 모바일 장치의 디스플레이 패널 혹은 터치 디스플레이 패널, 컴퓨터나 텔레비전(TV)의 디스플레이 패널 혹은 터치 디스플레이 패널, 혹은 이와 유사한 디스플레이 패턴을 포함할 수 있다.
도 2a에서 점선들은 직접적인 혹은 간접적인 전기적 연결을 나타낼 수 있다. 제1 외부 전기적 장치(510)로부터의 전기적 신호들이 상부 연결 영역(1a)을 통해 반도체 패키지(1)로 입력될 수 있고, 입력된 전기적 신호들은 하부 연결 영역(1b)을 통해 제2 외부 전기적 장치(520)로 출력될 수 있다.
반도체 패키지(1)는 제1 및 제2 외부 전기적 장치들(510,520) 사이에서 도 2b에서처럼 구부러지지 않은 상태로 혹은 도 2c에서처럼 구부러진 상태로 전기적으로 연결될 수 있다. 반도체 패키지(1)는 도 1i의 반도체 패키지(11)로 대체될 수 있다.
도 3a 내지 3i는 본 발명의 실시예들에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 상면(101a)과 하면(101b) 상에 각각 제1 씨드막(201)을 가지며, 복수개의 제1 비아홀들(105a-105d)을 갖는 제1 기판(101)을 제공할 수 있다. 제1 기판(101)은 연성(flexible) 혹은 경성(rigid) 기판일 수 있다. 일례로, 제1 기판(101)은 폴리이미드(PI)를 포함하는 연성 기판일 수 있다. 제1 씨드막(201)은 니켈(Ni), 크롬(Cr), 구리(Cu), 혹은 이들의 조합을 포함할 수 있다. 제1 씨드막(201)을 제1 기판(101)의 상면(101a)과 하면(101b) 상에 형성한 후, 레이저 드릴링으로 제1 비아홀들(105a-105d)을 형성할 수 있다. 평면적 관점에서, 제1 비아홀들(105a-105d) 중 어느 하나(105c)는 서로 일직선 상에 배치되는 다른 비아홀들(105a,105b,105d)과 엇갈리는 위치를 점할 수 있다. 제1 비아홀들(105a-105d)을 형성한 이후에, 제1 기판(101)에 대한 도금으로 제1 비아홀들(105a-105d)을 도전화시키는 공정을 진행할 수 있다.
도 3b를 참조하면, 제1 감광막(21)을 형성하고 제1 도금막(203)을 형성할 수 있다. 제1 감광막(21)은 건식 감광 필름 적층 (Dry Film Resist Lamination), 노광, 및 현상 공정을 순차 진행하여 제1 기판(101)의 상면(101a) 및 하면(101b) 상에 형성할 수 있다. 제1 도금막(203)은 가령 구리를 도금하여 형성할 수 있다. 제1 도금막(203)은 제1 기판(101)의 상면(101a) 및 하면(101b) 상에 그리고 제1 비아홀들(105a-105d) 내에 형성될 수 있다.
도 3c를 참조하면, 제1 감광막(21)을 제거하고, 제1 감광막(21)의 제거로 인해 노출된 제1 씨드막(201)을 제거할 수 있다. 제1 씨드막(201)의 제거로써 제1 기판(101)의 상면(101a) 및 하면(101b)이 일부 노출될 수 있다. 제1 기판(101)의 하면(101b) 상의 제1 도금막(203)은 제1 비아홀들(105a-105d) 중 비아홀(105b)에 채워진 제1 도금막(203)과는 연결되지만, 다른 비아홀들(105a,105c,105d)에 채워진 제1 도금막(203)과는 연결되지 않을 수 있다.
도 3d를 참조하면, 제1 기판(101)의 하면(101b) 상에 제2 기판(103)을 제공하고, 레이저 드릴링으로 제2 비아홀들(107a-107e)을 형성할 수 있다. 제2 기판(103)은 연성(flexible) 혹은 경성(rigid) 기판일 수 있다. 일례로, 제2 기판(103)은 폴리이미드(PI)를 포함하는 연성 기판일 수 있다. 레이저 드릴링 이전에 제2 기판(103)의 하면(103b) 상에 제2 씨드막(205)을 형성할 수 있다. 제2 씨드막(205)은 니켈(Ni), 크롬(Cr), 구리(Cu), 혹은 이들의 조합을 포함할 수 있다. 제2 기판(103)의 상면(103a)은 제1 기판(101)의 하면(101b)과 직접적으로 접촉하거나, 혹은 접착제의 매개하에 간접적으로 접촉할 수 있다. 제2 비아홀들(107a-107e)을 형성한 이후에, 제2 기판(103)에 대한 도금으로 제2 비아홀들(107a-107e)을 도전화시키는 공정을 진행할 수 있다.
도 3e를 참조하면, 제2 감광막(23)을 형성하고 제2 도금막(207)을 형성할 수 있다. 제2 감광막(23)은 건식 감광 필름 적층 (Dry Film Resist Lamination), 노광, 및 현상 공정을 순차 진행하여 제1 기판(101)의 상면(101a) 및 제2 기판(103)의 하면(103b) 상에 형성할 수 있다. 제1 기판(101)의 상면(101a) 상의 제2 감광막(23)은 제1 기판(101)의 상면(101a) 상의 제1 도금막(203)을 덮을 수 있다. 제2 도금막(207)은 제2 기판(103)의 하면(103b) 상에 그리고 제2 비아홀들(107a-107e) 내에 형성될 수 있다.
도 3f를 참조하면, 제2 감광막(23)을 제거하고, 제2 감광막(23)의 제거로 인해 노출된 제2 씨드막(205)을 제거할 수 있다. 제2 씨드막(205)의 제거로써 제2 기판(103)의 하면(103b)이 일부 노출될 수 있다. 제1 씨드막(201)과 제1 도금막(203)은 제1 기판(101)의 상면(101a) 상의 제1 금속 패턴(M1)과 제1 기판(101)의 하면(101b) 상의 제2 금속 패턴(M2)을 포함하는 금속막(202)을 구성할 수 있다. 제2 씨드막(205)과 제2 도금막(207)은 제2 기판(103)의 하면(103b) 상의 제3 금속 패턴(M3)을 포함하는 금속막(206)을 구성할 수 있다. 제1 내지 제3 금속 패턴들(M1-M3)은 도 1i를 참조하여 전술한 반도체 패키지(11)의 제1 내지 제3 금속 패턴들(M1-M3)에 상당할 수 있다.
금속막(202)은 제1 기판(101)을 관통하는 제1 금속 비아들(V1a-V1d)을 더 포함할 수 있다. 유사하게, 금속막(206)은 제2 기판(103)을 관통하는 제2 금속 비아들(V2a-V2e)를 더 포함할 수 있다. 제1 금속 비아들(V1a-V1d)은 반도체 패키지(11)의 금속 비아들(V1a-V1d)에 상당할 수 있다. 제2 금속 비아들(V2a-V2e)은 반도체 패키지(11)의 금속 비아들(V2a-V2e)에 상당할 수 있다.
도 3g를 참조하면, 솔더레지스트 프린팅으로 보호막들(301,303)을 형성하여 패키지 기판(10)을 제조할 수 있다. 보호막들(301)은 제1 기판(101)의 상면(101a) 상에 제공되어 제1 금속 패턴(M1)을 일부 덮는 상부 보호막(301), 그리고 제2 기판(103)의 하면(103b) 상에 제공되어 제3 금속 패턴(M3)을 일부 덮는 하부 보호막(303)을 포함할 수 있다. 상부 보호막(301)으로 덮이지 않은 제1 금속 패턴(M1)의 일부 상에 도금막, 가령 주석 도금막(209)을 더 형성할 수 있다. 유사하게, 하부 보호막(303)으로 덮이지 않은 제3 금속 패턴(M3)의 일부 상에 도금막, 가령 주석 도금막(209)을 더 형성할 수 있다. 이하의 도 3h 및 3i에선 도시의 간결성을 위해 주석 도금막(209)의 도시를 생략한다.
도 3h를 참조하면, 패키지 기판(10) 상에 반도체 칩(400)을 실장하여 반도체 패키지(11)를 제조할 수 있다. 반도체 패키지(11)는 도 1i에서 전술한 반도체 패키지(11)에 상당할 수 있다. 예를 들어, 반도체 칩(400)은 디스플레이 구동칩(Display Driver IC)을 포함할 수 있다. 연결 단자들(401,402,403,404)을 매개로 반도체 칩(400)과 제1 금속 패턴(M1)을 전기적으로 연결할 수 있다. 연결 단자들(401-404) 중 제1 내지 제3 연결 단자들(401,402,403)은 출력 단자들일 수 있고, 제4 연결 단자들(404)은 입력 단자들일 수 있다. 패키지 기판(10)과 반도체 칩(400) 사이에 언더필막(407)을 형성하여 연결 단자들(401-404)을 보호하고 연결 단자들(401-404) 사이의 접촉을 방지할 수 있다. 반도체 패키지(11)는, 도 1i를 참조하여 전술한 바와 동일하거나 유사하게, 일단(10a) 및 타단(10b)에 전기적 테스트 구조를 포함할 수 있다.
도 3i를 참조하면, 반도체 패키지(11)의 일단(10a) 및 타단(10b)을 잘라내어 상부 연결 영역(1a)과 하부 연결 영역(1b)을 갖는 반도체 패키지(1)를 제조할 수 있다. 반도체 패키지(1)는 도 1a의 반도체 패키지(1)에 상당할 수 있다. 제1 기판(101)의 상면(101a) 상에서 노출된 제1 금속 패턴(M1)의 일부가 입력 단자로 활용될 수 있는 상부 연결 영역(1a)을 구성할 수 있다. 제2 기판(103)의 하면(103b) 상에서 노출된 제3 금속 패턴(M3)의 일부가 출력 단자로 활용될 수 있는 하부 연결 영역(1b)을 구성할 수 있다. 반도체 칩(400)의 아래에 제공된 제1 금속 패턴(M1)의 다른 일부는 반도체 칩(400)과 전기적으로 연결되는 칩 연결 영역(1c)을 구성할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 반도체 칩;
    상기 반도체 칩이 실장되는 상면과 그 반대면인 하면을 갖는 패키지 기판;
    상기 패키지 기판의 상면 상에 제공되고, 상기 패키지 기판의 상면 상에 외부 전기적 장치가 전기적으로 연결되는 상부 연결 영역 그리고 상기 반도체 칩과 전기적으로 연결되는 칩 연결 영역을 갖는 상부 금속 패턴;
    상기 패키지 기판의 하면 상에 제공되고, 상기 패키지 기판의 하면 상에 다른 외부 전기적 장치가 전기적으로 연결되는 하부 연결 영역을 갖는 하부 금속 패턴; 그리고
    상기 패키지 기판 내에 제공되어 상기 상부 금속 패턴과 상기 하부 금속 패턴을 전기적으로 연결하는 중간 금속 패턴을 포함하고,
    상기 상부 금속 패턴은, 상기 칩 연결 영역에서 X 방향으로 연장되고 상기 X 방향과 교차하는 Y 방향으로 복수열로 배열된 내부 리드들 역할을 하고, 상기 Y 방향을 따라 일렬 배열되는 제1 중간 금속 패턴들을 포함하고,
    상기 하부 금속 패턴은, 상기 하부 연결 영역에서 노출되며 상기 하부 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 외부 리드들 역할을 하고, 그리고
    상기 제1 중간 금속 패턴들은 상기 중간 금속 패턴과 전기적으로 연결되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 패키지 기판은:
    상기 상부 금속 패턴이 제공되는 상면과 상기 중간 금속 패턴이 제공되는 하면을 갖는 제1 연성 기판; 그리고
    상기 제1 연성 기판의 상기 상면을 바라보는 상면과 상기 하부 금속 패턴이 제공되는 하면을 갖는 제2 연성 기판을 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩과 상기 패키지 기판 사이에 제공된 복수개의 연결 단자들을 더 포함하고,
    상기 연결 단자들은:
    상기 Y 방향을 따라 배열된 복수개의 제1 출력 단자들;
    상기 Y 방향을 따라 배열되고, 상기 X 방향으로 상기 제1 출력 단자와 이격된 복수개의 제2 출력 단자들;
    상기 Y 방향을 따라 배열되고, 상기 X 방향으로 상기 제2 출력 단자들과 이격된 복수개의 제3 출력 단자들; 그리고
    상기 Y 방향을 따라 배열되고, 상기 X 방향으로 상기 제3 출력 단자들과 이격된 복수개의 입력 단자들을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 상부 금속 패턴은:
    상기 제1 출력 단자들과 전기적으로 연결되는 제1 외측 금속 패턴들;
    상기 제3 출력 단자들과 전기적으로 연결되는 제1 내측 금속 패턴들; 그리고
    상기 입력 단자들과 전기적으로 연결되는 입력 금속 패턴들을 더 포함하고,
    상기 제1 중간 금속 패턴들은 상기 제2 출력 단자들과 전기적으로 연결되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 입력 금속 패턴들은 상기 상부 연결 영역에서 노출되는 외부 리드들 역할을 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 제1 외측 금속 패턴들은 상기 상부 연결 영역으로부터 멀어지는 방향을 따라 상기 제1 출력 단자들의 아래로부터 연장되는 재배선 형태를 가지고,
    상기 제1 중간 금속 패턴들은 상기 제2 출력 단자들의 바로 아래에 제공된 패드 형태를 가지고, 그리고
    상기 제1 내측 금속 패턴들은 상기 상부 연결 영역을 향하는 방향을 따라 상기 제3 출력 단자들의 아래로부터 연장되는 재배선 형태 그리고 상기 제3 출력 단자들의 바로 아래에 제공된 패드 형태 중 어느 하나를 갖는 반도체 패키지.
  7. 제3항에 있어서,
    상기 중간 금속 패턴은:
    상기 제1 출력 단자들과 전기적으로 연결되는 제2 외측 금속 패턴들;
    상기 제2 출력 단자들과 전기적으로 연결되는 제2 중간 금속 패턴들;
    상기 제3 출력 단자들과 전기적으로 연결되는 제2 내측 금속 패턴들을 포함하고,
    상기 제2 중간 금속 패턴들은 상기 제2 출력 단자들 아래로부터 상기 하부 연결 영역을 향해 연장되는 반도체 패키지.
  8. 제3항에 있어서,
    상기 하부 금속 패턴은:
    상기 제1 출력 단자들과 전기적으로 연결되는 제3 외측 금속 패턴들;
    상기 제2 출력 단자들과 전기적으로 연결되는 제3 중간 금속 패턴들;
    상기 제3 출력 단자들과 전기적으로 연결되는 제3 내측 금속 패턴들을 포함하고,
    상기 제3 내측 금속 패턴들은 상기 제3 출력 단자들 아래로부터 상기 하부 연결 영역을 향해 연장되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제3 외측 금속 패턴들, 상기 제3 중간 금속 패턴들, 그리고 상기 제3 내측 금속 패턴들은, 상기 하부 연결 영역에서 노출되는 그리고 상기 하부 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열된 상기 외부 리드들 역할을 하는 패드들을 포함하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 제3 외측 금속 패턴들은 상기 제1 출력 단자들과 전기적으로 연결되어 상기 하부 연결 영역에서 노출되는 복수개의 패드들을 포함하고,
    상기 제3 중간 금속 패턴들은 상기 제2 출력 단자들과 전기적으로 연결되어 상기 하부 연결 영역에서 노출되는 복수개의 패드들을 포함하고, 그리고
    상기 제3 내측 금속 패턴들은 상기 제3 출력 단자들과 전기적으로 연결되어 상기 하부 연결 영역에서 노출되는 복수개의 패드들을 포함하는 반도체 패키지.
  11. 반도체 칩;
    상기 반도체 칩이 실장되는 제1 상면과 그 반대면인 제1 하면을 갖는 제1 패키지 기판;
    상기 제1 하면을 바라보는 제2 상면과 그 반대면인 제2 하면을 갖는 제2 패키지 기판;
    상기 제1 상면 상에 제공되고, 상기 반도체 칩과 전기적으로 연결되는 칩 연결 영역 그리고 상기 제1 상면 상에서 일부 노출되어 외부 전기적 장치가 전기적으로 연결되는 상부 연결 영역을 포함하는 제1 금속 패턴;
    상기 제1 하면 상에 제공되고, 상기 제1 금속 패턴과 전기적으로 연결되는 제2 금속 패턴; 그리고
    상기 제2 하면 상에 제공되어 상기 제2 금속 패턴과 전기적으로 연결되고, 상기 제2 하면 상에서 일부 노출되어 다른 외부 전기적 장치가 전기적으로 연결되는 하부 연결 영역을 포함하는 제3 금속 패턴을 포함하고,
    상기 제1 금속 패턴은, 상기 칩 연결 영역에서 X 방향으로 연장되고 상기 X 방향과 교차하는 Y 방향으로 복수열로 배열되어 상기 반도체 칩과 접속하는 내부 리드들 역할을 하고, 상기 Y 방향을 따라 일렬 배열되는 제1 중간 금속 패턴들을 포함하고,
    상기 제3 금속 패턴은, 상기 하부 연결 영역에서 노출되며 상기 제3 금속 패턴의 연장 방향과 교차하는 방향으로 복수열로 배열되어 상기 다른 외부 전기적 장치와 접속하는 외부 리드들 역할을 하고, 그리고
    상기 제1 중간 금속 패턴들은 상기 제2 금속 패턴과 전기적으로 연결되는 반도체 패키지.
  12. 제11항에 있어서,
    상기 반도체 칩과 상기 제1 패키지 기판 사이에 제공된 복수개의 연결 단자들;
    상기 제1 패키지 기판을 관통하고, 상기 제1 및 제2 금속 패턴들을 전기적으로 연결하는 복수개의 제1 금속 비아들; 그리고
    상기 제2 패키지 기판을 관통하고, 상기 제2 및 제3 금속 패턴들을 전기적으로 연결하는 복수개의 제2 금속 비아들을;
    더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 연결 단자들은:
    상기 Y 방향을 따라 배열된 복수개의 제1 출력 단자들;
    상기 Y 방향을 따라 배열되고, 상기 X 방향으로 상기 제1 출력 단자와 이격된 복수개의 제2 출력 단자들;
    상기 Y 방향을 따라 배열되고, 상기 X 방향으로 상기 제2 출력 단자들과 이격된 복수개의 제3 출력 단자들; 그리고
    상기 Y 방향을 따라 배열되고, 상기 X 방향으로 상기 제3 출력 단자들과 이격된 복수개의 입력 단자들을 포함하고,
    상기 Y 방향은 상기 제3 금속 패턴의 연장 방향과 교차하는 상기 방향과 평행하고, 상기 X 방향은 상기 제3 금속 패턴의 상기 연장 방향과 평행한 반도체 패키지.
  14. 제13항에 있어서,
    상기 제1 금속 패턴은:
    상기 제1 출력 단자들과 전기적으로 연결되는 제1 외측 금속 패턴들;
    상기 제3 출력 단자들과 전기적으로 연결되는 제1 내측 금속 패턴들; 그리고
    상기 입력 단자들과 전기적으로 연결되며, 상기 상부 연결 영역에서 부분적으로 노출되는 입력 금속 패턴들을 더 포함하고,
    상기 제1 중간 금속 패턴들은 상기 제2 출력 단자들과 전기적으로 연결되고,
    상기 제1 외측 금속 패턴들과 상기 입력 금속 패턴들은 재배선 형태를 가지며, 그리고 상기 제1 중간 금속 패턴들과 상기 제1 내측 금속 패턴들은 재배선 형태 혹은 패드 형태를 갖는 반도체 패키지.
  15. 제13항에 있어서,
    상기 제2 금속 패턴은:
    상기 제1 출력 단자들과 전기적으로 연결되는 제2 외측 금속 패턴들;
    상기 제2 출력 단자들과 전기적으로 연결되는 제2 중간 금속 패턴들;
    상기 제3 출력 단자들과 전기적으로 연결되는 제2 내측 금속 패턴들을 포함하고,
    상기 제2 중간 금속 패턴들은 상기 X 방향을 따라 상기 제2 출력 단자들의 아래로부터 상기 하부 연결 영역을 향해 연장되고, 그리고
    상기 제2 중간 금속 패턴들 중 다른 일부들은 상기 X 방향을 따라 상기 제2 출력 단자들의 아래로부터 상기 상부 연결 영역을 향해 연장되는 반도체 패키지.
  16. 제13항에 있어서,
    상기 제3 금속 패턴은:
    상기 제1 출력 단자들과 전기적으로 연결되는 제3 외측 금속 패턴들;
    상기 제2 출력 단자들과 전기적으로 연결되는 제3 중간 금속 패턴들;
    상기 제3 출력 단자들과 전기적으로 연결되는 제3 내측 금속 패턴들을 포함하고,
    상기 제3 내측 금속 패턴들 중 일부들은 상기 X 방향을 따라 상기 제3 출력 단자들의 아래로부터 상기 하부 연결 영역을 향해 연장되고, 그리고
    상기 제3 내측 금속 패턴들 중 다른 일부들은 상기 X 방향을 따라 상기 제3 출력 단자들의 아래로부터 상기 상부 연결 영역을 향해 연장되는 반도체 패키지.
  17. 반도체 패키지; 그리고
    상기 반도체 패키지에 전기적으로 연결되는 제1 전기적 장치와 제2 전기적 장치를 포함하고,
    상기 반도체 패키지는:
    반도체 칩이 실장되는 상면과 그 반대면인 하면을 갖는 패키지 기판;
    상기 패키지 기판의 상기 상면 상에 제공되어 상기 반도체 칩과 전기적으로 연결되는 내부 리드 본딩 영역 그리고 상기 패키지 기판의 상기 상면 상에서 부분적으로 노출되어 상기 제1 전기적 장치와 전기적으로 연결되는 제1 외부 리드 본딩 영역을 포함하는 제1 금속 패턴;
    상기 패키지 기판 내에 제공되어 상기 제1 금속 패턴과 전기적으로 연결되는 제2 금속 패턴; 그리고
    상기 패키지 기판의 상기 하면 상에 제공되어 상기 제2 금속 패턴과 전기적으로 연결되며, 상기 패키지 기판의 상기 하면 상에서 부분적으로 노출되어 상기 제2 전기적 장치와 전기적으로 연결되는 제2 외부 리드 본딩 영역을 갖는 제3 금속 패턴을 포함하고,
    상기 제1 금속 패턴은, 상기 내부 리드 본딩 영역에서 X 방향으로 연장되고 상기 X 방향과 교차하는 Y 방향으로 복수열로 배열된 내부 리드들 역할을 하고, 상기 Y 방향을 따라 일렬 배열되는 제1 중간 금속 패턴들을 포함하고,
    상기 제3 금속 패턴은, 상기 제2 외부 리드 본딩 영역에서 노출되며 상기 제3 금속 패턴의 연장 방향과의 교차 방향을 따라 복수열로 배열된 외부 리드들 역할을 하고, 그리고
    상기 제1 중간 금속 패턴들은 상기 제2 금속 패턴과 전기적으로 연결되는 반도체 모듈.
  18. 제17항에 있어서,
    상기 반도체 패키지는:
    상기 반도체 칩과 상기 패키지 기판 사이에 제공된 입력 단자들; 그리고
    상기 반도체 칩과 상기 패키지 기판 사이에 제공된 출력 단자들을 포함하고,
    상기 출력 단자들은 상기 Y 방향을 따라 배열된 제1 출력 단자들, 제2 출력 단자들, 그리고 제3 출력 단자들을 포함하고,
    상기 제1 내지 제3 출력 단자들은 상기 제3 금속 패턴의 상기 X 방향을 따라 서로 이격되는 반도체 모듈.
  19. 제18항에 있어서,
    상기 제3 금속 패턴은, 상기 제1 내지 제3 출력 단자들과 전기적으로 연결되어 외부 본딩 리드들 역할을 하는 패드들을 포함하는 반도체 모듈.
  20. 제17항에 있어서,
    상기 제1 전기적 장치는 상기 제1 외부 리드 본딩 영역을 통해 상기 반도체 패키지로 입력 신호를 제공하고, 그리고
    상기 제2 전기적 장치는 상기 제2 외부 리드 본딩 영역을 통해 상기 반도체 패키지로부터 출력 신호를 제공받는 반도체 모듈.
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