CN109962046B - 半导体封装件和包括其的半导体模块 - Google Patents

半导体封装件和包括其的半导体模块 Download PDF

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Abstract

提供了一种半导体封装件和包括其的半导体模块，该半导体封装件包括：基底，具有安装有半导体芯片的顶表面和与顶表面背对的底表面；上金属图案，包括上连接区域和芯片连接区域，外部电子装置电连接到上连接区域，半导体芯片电连接到芯片连接区域；下金属图案，包括另一外部电子装置电所连接的下连接区域；以及中间金属图案，将上金属图案与下金属图案电连接。上金属图案提供至少三组内部引线。下金属图案提供至少三组外部引线。该模块(诸如显示装置的模块)可以包括半导体封装件。

Description

半导体封装件和包括其的半导体模块
本申请要求于2017年12月14日在韩国知识产权局提交的第10-2017-0172576号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及半导体装置，更具体地，涉及一种半导体封装件和一种包括其的半导体模块。
背景技术
半导体封装件被广泛地用于诸如显示装置的高性能电子产品中。半导体封装件的性能是由显示装置提供的分辨率的关键因素。因此，需要展现高分辨率显示装置所要求的性能水平的半导体封装件。
发明内容
根据发明构思，提供了一种半导体封装件，该半导体封装件包括：半导体芯片；封装基底，具有安装有半导体芯片的顶表面和与顶表面背对的底表面；上金属图案层，位于封装基底的顶表面上，上金属图案层具有沿封装基底的顶表面的一部分延伸并且用于将外部电子装置电连接到半导体封装件的上连接区域，上金属图案层具有芯片连接区域，半导体芯片在芯片连接区域处电连接到上金属图案层；下金属图案层，位于封装基底的底表面上，下金属图案层具有沿封装基底的底表面的一部分延伸并且用于将另一外部电子装置电连接到半导体封装件的下连接区域；以及中间金属图案层，位于封装基底中并且将上金属图案层与下金属图案层电连接。上金属图案层包括多个第一金属图案，多个第一金属图案包括在封装基底的顶表面上沿长度方向延伸的引线。第一金属图案在芯片连接区域上设置为多个组。在第一金属图案的多个组中的每个组中，第一金属图案在与上金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第一金属图案的多个组在上金属图案层的引线延伸所沿的长度方向上彼此偏移。中间金属图案层包括多个第二金属图案。下金属图案层包括具有在封装基底的底表面上在长度上延伸的引线的多个第三金属图案。第三金属图案在下连接区域上设置为多个组。此外，在第三金属图案的多个组中的每个组中，第三金属图案在与下金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第三金属图案的多个组在下金属图案层的引线延伸所沿的长度方向上彼此偏移。
根据发明构思，提供了一种半导体封装件，该半导体封装件包括：半导体芯片；第一基底，具有安装有半导体芯片的第一顶表面和与第一顶表面背对的第一底表面；第二基底，具有与第一底表面面对的第二顶表面和与第二顶表面背对的第二底表面；第一金属图案层，位于第一顶表面上，第一金属图案层包括芯片连接区域和上连接区域，其中，半导体芯片在芯片连接区域处电连接到第一金属图案层，上连接区域用于将半导体封装件电连接到外部电子装置，上连接区域沿第一顶表面的一部分设置；第二金属图案层，位于第一底表面上并且电连接到第一金属图案层；以及第三金属图案层，位于第二底表面上并且电连接到第二金属图案层，第三金属图案层具有在第二底表面的一部分上的下连接区域，下连接区域用于将另一外部电子装置电连接到半导体封装件。第一金属图案层包括多个第一金属图案，多个第一金属图案包括在第一顶表面上沿长度方向延伸的引线。第一金属图案在芯片连接区域上设置为多个组。在第一金属图案的多个组中的每个组中，第一金属图案在与第一金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第一金属图案的多个组在第一金属图案层的引线延伸所沿的长度方向上彼此偏移。第二金属图案层包括在第一底表面上的多个第二金属图案。第三金属图案层包括具有在第二底表面上在长度上延伸的引线的多个第三金属图案。第三金属图案在下连接区域上设置为多个组。此外，在第三金属图案的多个组中的每个组中，第三金属图案在与第三金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第三金属图案的多个组在第三金属图案层的引线延伸所沿的长度方向上彼此偏移。
根据发明构思，提供了一种半导体模块，该半导体模块包括：半导体封装件；以及第一电子装置和第二电子装置，电连接到半导体封装件。半导体封装件可以包括：封装基底，包括安装有半导体芯片的顶表面和与顶表面背对的底表面；第一金属图案，包括电连接到半导体芯片的内部引线键合区域和电连接到第一电子装置的第一外部引线键合区域，内部引线键合区域位于封装基底的顶表面上，第一外部引线键合区域部分地暴露在封装基底的顶表面上；第二金属图案，位于封装基底中，并且电连接到第一金属图案；以及第三金属图案，位于封装基底的底表面上并电连接到第二金属图案，第三金属图案包括部分地暴露在封装基底的底表面上并电连接到第二电子装置的第二外部引线键合区域。在内部引线键合区域上，第一金属图案可以用作布置成多行的多条内部引线。第三金属图案可以用作暴露在第二外部引线键合区域上并布置成多行的多条外部引线。
附图说明
图1A示出了根据发明构思的半导体封装件的示例的剖视图。
图1B是由图1A示出的半导体封装件的示例中的一个示例的部分A的平面图。
图1C和图1D是由图1A示出的半导体封装件的示例中一个示例的部分B的各部分的透视图。
图1E是由图1A示出的半导体封装件的示例中的另一示例的部分A的平面图。
图1F是由图1A示出的半导体封装件的示例中的一个示例的部分C的底视图。
图1G是由图1A示出的半导体封装件的示例中的另一示例的部分A的平面图。
图1H是由图1A示出的半导体封装件的示例中的另一示例的部分B的透视图。
图1I是根据发明构思的半导体封装件的另一示例的剖视图。
图2A至图2C示出了根据发明构思的半导体模块的示例，其中，图2A是与模块的面板和柔性印刷电路板(FPCB)结合的模块的半导体封装件的截面，图2B是一种形式的模块的示意性剖视图，图2C是另一种形式的模块的示意性剖视图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H和图3I是在制造过程期间半导体封装件的剖视图，并且同时示出了根据发明构思的制造半导体封装件的方法的示例。
具体实施方式
在下文中将结合附图详细描述根据发明构思的半导体封装件和包括其的半导体模块的示例。
图1A至图1H示出了根据发明构思的半导体封装件的示例。
参照图1A，根据发明构思的半导体封装件1可以包括安装在封装基底10上的半导体芯片400。半导体芯片400可以是逻辑芯片、存储芯片或组合逻辑与存储芯片(combination logic and memory chip)。例如，半导体芯片400可以包括显示器驱动器IC或DDI。封装基底10可以包括柔性印刷电路板。封装基底10可以包括第一基底101和第二基底103，第一基底101具有顶表面101a和与顶表面101a背对的底表面101b，半导体芯片400安装在顶表面101a上，第二基底103设置在第一基底101的底表面101b上。第一基底101的底表面101b可以接触第二基底103的顶表面103a。可选地，第一基底101的底表面101b可以通过粘合剂附着到第二基底103的顶表面103a。
第一基底101和第二基底103可以是具有相似的柔性材料(诸如聚酰亚胺(PI))的柔性基底。可选地，第一基底101和第二基底103的一个或全部可以是刚性基底。第一基底101和第二基底103可以具有相同或不同的物理特性，诸如热膨胀系数或介电常数。例如，第一基底101和第二基底103可以具有相同或相似的热膨胀系数和/或介电常数。可选地，第二基底103可以具有比第一基底101的热膨胀系数和/或介电常数小的热膨胀系数和/或介电常数。在一些示例中，在第一基底101与第二基底103之间还可以包括至少一个附加基底。附加基底可以是柔性基底或刚性基底。第一基底101和第二基底103可以具有相同或不同的厚度(在Z方向上的尺寸)。例如，第二基底103可以具有比第一基底101的厚度小的厚度。
封装基底10可以包括第一金属图案层M1、第三金属图案层M3和第二金属图案层M2，第一金属图案层M1电连接到半导体芯片400并且将半导体封装件1电连接到外部电子装置(例如，柔性印刷电路板(FPCB))，第三金属图案层M3将半导体封装件1电连接到外部电子装置(例如，显示面板)，第二金属图案层M2使第一金属图案层M1和第三金属图案层M3彼此电连接。可选地，当至少一个附加基底还包括在第一基底101与第二基底103之间时，可以设置至少一个附加金属图案层。
第一金属图案层M1可以具有用作暴露在半导体封装件1外部处并且电连接到外部电子装置(例如，柔性印刷电路板)的上(外部)连接区域1a的部分。第三金属图案层M3可以具有用作暴露在半导体封装件1外部处并且电连接到外部电子装置(例如，显示面板)的下(外部)连接区域1b的部分。第一金属图案层M1可以具有用作电连接到半导体芯片400的芯片连接区域1c的另一部分。例如，上连接区域1a和下连接区域1b可以是外部引线键合(OLB)区域，芯片连接区域1c可以是内部引线键合(ILB)区域。
上连接区域1a和下连接区域1b可以不彼此垂直对齐(即，可以在Z方向上不对齐)。例如，上连接区域1a可以设置在半导体封装件1的右侧顶表面上而下连接区域1b可以设置在半导体封装件1的左侧底表面上。可选地，上连接区域1a和下连接区域1b可以彼此垂直对齐(即，在Z方向上对齐)。上连接区域1a和芯片连接区域1c可以沿X方向彼此水平分隔开。
第一金属图案层M1至第三金属图案层M3可以顺序地堆叠，即，沿Z方向将一个设置在另一个之上。例如，第一金属图案层M1可以设置在第一基底101的顶表面101a上，第二金属图案层M2可以设置在第一基底101的底表面101b上，第三金属图案层M3可以设置在第二基底103的底表面103b上。第一金属图案层M1可以与第三金属图案层M3垂直对齐(在Z方向上对齐)，但不与第二金属图案层M2垂直对齐。
上钝化层301可以设置在第一基底101的顶表面101a上，以覆盖第一金属图案层M1。下钝化层303可以设置在第二基底103的底表面103b上，以覆盖第三金属图案层M3。上钝化层301和下钝化层303可以包括诸如阻焊剂的绝缘材料。上钝化层301可以部分地暴露第一金属图案层M1，从而限定上连接区域1a和芯片连接区域1c。下钝化层303可以部分地暴露第三金属图案层M3，从而限定下连接区域1b。
参照图1A和图1B，半导体芯片400和封装基底10可以通过多个连接端子401、402、403和404彼此电连接。连接端子401至404可以包括：多个第一输出端子401，沿Y方向布置成直线；多个第二输出端子402，在X方向上与第一输出端子401分隔开并且沿Y方向布置成直线；多个第三输出端子403，在X方向上与第二输出端子402分隔开并且沿Y方向布置成直线；以及多个输入端子404，在X方向上与第三输出端子403分隔开并且沿Y方向布置成直线。可选择地，多个附加输出端子还可以置于第三输出端子403与输入端子404之间。换言之，如图1B中所示，第一输出端子401、第二输出端子402、第三输出端子403和输入端子404可以在X方向上彼此偏移，并且第二输出端子402可以相对于第一输出端子401和第三输出端子403在Y方向上偏移。X方向和Y方向可以彼此相交，例如，可以彼此垂直。Z方向垂直于X方向和Y方向。Y方向可以是行方向，即，其中同样特征相对于彼此分隔开以形成那些特征的行或离散组的方向。如将在下面更详细描述的，X方向可以与第一金属图案层M1至第三金属图案层M3的“延伸”方向平行。
在半导体芯片400和封装基底10之间可以设置有保护连接端子401至404免受外部影响和/或防止连接端子404至404之间接触的底部填充层407。底部填充层407可以部分地覆盖半导体芯片400。可选择地，底部填充层407可以全部地覆盖半导体芯片400。
第一金属图案层M1可以结合到在芯片连接区域1c上的连接端子401至404。第一金属图案层M1可以包括结合到第一输出端子401的多个第一外部金属图案M1a、结合到第二输出端子402的多个第一中间金属图案M1b、结合到第三输出端子403的多个第一内部金属图案M1c和结合到输入端子404的多个输入金属图案M1d。因此，金属图案M1a、M1b、M1c和M1d可以电连接到半导体芯片400。输入金属图案M1d可以未被上钝化层301完全覆盖，而是通过上连接区域1a而被部分地暴露。多个输入金属图案M1d可以具有构成上连接区域1a的被暴露的端部，以用作用于封装件的输入件。在图1B中示出的示例中，金属图案M1a、M1c和M1d中的每个包括沿X方向纵向延伸的引线，由此X方向是第一金属图案层M1的“延伸”方向。另外，在图1B中示出的示例中，金属图案M1a、M1c和M1d中的每个包括用作引线的连接点的金属垫(或焊盘)。因此，这里被提及的金属“图案”可以描述如图中所示的具有引线和/或垫的元件。
第一外部金属图案M1a可以沿Y方向布置成直线。同样地，第一中间金属图案M1b、第一内部金属图案M1c和输入金属图案M1d也可以沿Y方向布置成直线。
第二金属图案层M2可以电连接到第一金属图案层M1。第二金属图案层M2可以包括：多个第二外部金属图案M2a，通过多个第一外部金属过孔V1a电连接到第一外部金属图案M1a；多个第二中间金属图案M2b，通过多个第一中间金属过孔V1b电连接到第一中间金属图案M1b；以及多个第二内部金属图案M2c(如图1C中所示)，通过多个第一内部金属过孔V1c电连接到第一内部金属图案M1c。第一外部金属过孔V1a、第一中间金属过孔V1b和第一内部金属过孔V1c可以延伸穿过第一基底101。
在X方向上彼此相邻的第一外部金属图案M1a和第一内部金属图案M1c可以设置成直线，第一中间金属图案M1b可以相对于第一外部金属图案M1a在Y方向上偏移，并且同样地，第一中间金属图案M1b可以相对于沿X方向相邻的第一内部金属图案M1c在Y方向上偏移。具体地，如从X方向观看到的，每个第一中间金属图案M1b可以位于第一外部金属图案M1a中的相邻的第一外部金属图案M1a之间。同样地，如从X方向观看到的，每个第一中间金属图案M1b可以位于第一内部金属图案M1c中的相邻的第一内部金属图案M1c之间。换言之，第一外部金属图案M1a、第一中间金属图案M1b、第一内部金属图案M1c和输入金属图案M1d可以在X方向上彼此偏移，并且第一中间金属图案M1b可以相对于第一外部金属图案M1a和第一内部金属图案M1c在Y方向上偏移。另外，第一中间金属过孔V1b可以沿Y方向布置成直线，第一内部金属过孔V1c可以沿Y方向布置成直线，第一中间金属过孔V1b可以相对于第一内部金属过孔V1c在与X方向相反的方向上偏移，并且第一中间金属过孔V1b可以相对于第一内部金属过孔V1c在Y方向上偏移。
当半导体芯片400或半导体封装件1进行电测试时，可以使用第二中间金属图案M2b中的至少一个第二中间金属图案M2b，当半导体芯片400或半导体封装件1进行实际电操作时，可以使用第二中间金属图案M2b中的其它第二中间金属图案M2b。
例如，参照图1C，第二中间金属图案M2b中的相应的第二中间金属图案M2b可以从第一中间金属过孔V1b下方朝着第一外部金属图案M1a下方的位置沿与X方向相反的方向延伸。这些在与X方向相反的方向上延伸的第二中间金属图案M2b可以在半导体封装件1进行实际电操作时使用。
相反，参照图1D，第二中间金属图案M2b的其它(剩余)第二中间金属图案M2b可以从第一中间金属过孔V1b的下方朝向第一内部金属图案M1c下方的位置沿X方向延伸。在X方向上延伸的第二中间金属图案M2b可以在半导体封装件1进行电测试时使用。
为了便于说明，图1A示出了第二中间金属图案M2b从第一中间金属过孔V1b下方的位置沿X方向及其相反方向连续地延伸。然而，每个第二中间金属图案M2b实际上可以如图1C中所示在与X方向相反的方向上延伸或者如图1D中所示在X方向上延伸。
第三金属图案层M3可以电连接到第二金属图案层M2。第三金属图案层M3可以包括：多个第三外部金属图案M3a，通过多个第二外部金属过孔V2a而电连接到第二外部金属图案M2a；多个第三中间金属图案M3b，通过多个第二中间金属过孔V2b而电连接到第二中间金属图案M2b；以及多个第三内部金属图案M3c，通过多个第二内部金属过孔V2c而电连接到第二内部金属图案M2c(如图1C中所示)。第二外部金属过孔V2a、第二中间金属过孔V2b和第二内部金属过孔V2c可以延伸穿过第二基底103。
第一外部金属过孔V1a可以与第二外部金属过孔V2a垂直地对齐(即，在Z方向上对齐)。第一内部金属过孔V1c可以与第二内部金属过孔V2c垂直地对齐(即，在Z方向上对齐)。
第三内部金属图案M3c中的至少一个第三内部金属图案M3c可以在半导体封装件1进行电测试时使用，第三内部金属图案M3c中的其它第三内部金属图案M3c可以在半导体封装件1进行实际电操作时使用。
例如，如图1C中所示，第三内部金属图案M3c中相应的第三内部金属图案M3c可以从第二内部金属过孔V2c下方沿与X方向相反的方向延伸。在与X方向相反的方向上延伸的第三内部金属图案M3c可以在半导体封装件1进行实际电操作时使用。
相反，参照图1D，剩余的第三内部金属图案M3c可以从第二内部金属过孔V2c下方沿X方向延伸。在X方向上延伸的第三内部金属图案M3c可以在半导体封装件1进行电测试时使用。
为了便于说明，图1A示出了第三内部金属图案M3c从第二内部金属过孔V2c下方的位置沿X方向及其相反方向连续地延伸。然而，每个第三内部金属图案M3c实际上可以如图1C中所示在与X方向相反的方向上延伸或者如图1D中所示在X方向上延伸。
在一些示例中，如图1B中所示，第一外部金属图案M1a可以是具有结合到第一输出端子401的垫或端部的再分布线。第一外部金属图案M1a的垫可以沿Y方向布置成直线。第一内部金属图案M1c和输入金属图案M1d可以被再分布，并且可以包括沿Y方向布置成直线的垫。第一中间金属图案M1b可以具有非分布式的垫形状，第二输出端子402可以结合到第一中间金属图案M1b。第一中间金属过孔V1b可以直接设置在第一中间金属图案M1b下方，并且与第二输出端子402垂直对齐(即，在Z方向上对齐)。第二内部金属图案M2c可以具有如图1C或图1D中所示的垫形状。
在其它示例中，如图1E中所示，第一外部金属图案M1a的垫未布置成直线。在这种情况下，第一外部金属图案M1a可以具有最小节距，同时使每单位面积的第一外部金属图案M1a的数量最小化。第一中间金属图案M1b、第一内部金属图案M1c和输入金属图案M1d可以被类似地布置，使得也在它们的密度方面提供这样的空间优势。
参照图1F中示出的示例，第三外部金属图案M3a和第三中间金属图案M3b可以未被下钝化层303覆盖，并且可以包括在下连接区域1b上暴露的垫。在下连接区域1b上暴露的第三外部金属图案M3a和第三中间金属图案M3b可以用作输出端子，并且可以电连接到外部电子装置(例如，显示面板)。例如，在下连接区域1b上暴露的第三外部金属图案M3a和第三中间金属图案M3b可以用作外部引线。
如以上参照图1C讨论的沿与X方向相反的方向延伸的第三内部金属图案M3c可以包括在下连接区域1b上暴露的垫。在下连接区域1b上暴露的第三内部金属图案M3c可以用作输出端子，并且可以电连接到外部电子装置(例如，显示面板)。例如，在下连接区域1b上暴露的第三内部金属图案M3c可以用作外部引线。
第三外部金属图案M3a、第三中间金属图案M3b和第三内部金属图案M3c可以沿Y方向布置成直线，或者如在图1E中所示沿Y方向观看时相对彼此交错布置。
参照图1G和图1H中所示的示例，与第一中间金属图案M1b类似，第一内部金属图案M1c可以就有非分布式垫形状，第三输出端子403可以结合到第一内部金属图案M1c。第一内部金属过孔V1c可以直接设置在第一内部金属图案M1c下方，并且与第三输出端子403和第二内部金属过孔V2c在Z方向上垂直地对齐。
根据发明构思，输出端子401至403可以布置成在X方向和Y方向上偏移的至少三行或其它行状布置(组)。例如，如图1B中所示，多个第一输出端子401可以沿Y方向布置成第一行或第一组，多个第二输出端子402可以沿Y方向布置成第二行或第二组，多个第三输出端子403可以沿Y方向布置成第三行或第三组。另外，分别结合到输出端子401至403的垫因此也可以布置成在X方向和Y方向上偏移的至少三行或组。如以上所提及的，封装基底10可以在其上设置有与如此布置的输出端子401至403相结合的第一金属图案层M1至第三金属图案层M3。在第一金属图案层M1和第三金属图案层M3中的每个中，金属图案可以布置成在X方向(即，金属图案层的引线延伸所沿的方向)和Y方向(即，与金属图案层的引线延伸所沿的方向交叉的方向)上彼此偏移的至少三行或组。因此，可以在不存在由第一金属图案层M1至第三金属图案层M3提供的引线的未对齐和/或所述引线之间的电短路的情况下制造半导体封装件1，尤其在半导体封装件1被用于沟道数量相对大(例如，4000个沟道或更多)并且沟道间距小(例如，7至9μm或更小)的高分辨率显示器中时。
图1I示出根据发明构思的半导体封装件的另一示例。
参照图1I，半导体封装件11可以类似于半导体封装件1。半导体封装件11还可以包括在半导体封装件11的一端部10a及相对端部10b上的电测试结构。例如，第三外部金属图案M3a中的至少一个可以在半导体封装件11进行电测试时使用，第三外部金属图案M3a中的其它第三外部金属图案M3a可以在半导体封装件11进行实际电操作时使用。
例如，第三外部金属图案M3a中的相应的第三外部金属图案M3a可以从第二外部金属过孔V2a下方沿与X方向相反的方向延伸。沿与X方向相反的方向延伸的第三外部金属图案M3a可以在半导体封装件11的所述一端部10a上暴露，并且可以用作从第一输出端子401提供的测试信号的输出端子。
相反，剩余的第三外部金属图案M3a可以从第二外部金属过孔V2a下方沿X方向延伸。沿X方向延伸的第三外部金属图案M3a可以在下连接区域1b上暴露并且在半导体封装件11进行实际电操作时使用。
第二中间金属图案M2b中的如以上参照图1D讨论的从第一中间金属过孔V1b下方沿X方向延伸的每个第二中间金属图案M2b可以通过延伸穿过第二基底103的测试过孔V2d电连接到设置在第二基底103的底表面103b上的测试金属图案M3d。测试金属图案M3d可以是第三金属图案层M3的一部分，并且可以用作从第二输出端子402提供的测试信号的输出端子。
当半导体封装件11进行电测试时，半导体封装件11可以使用如以上参照图1D讨论的从第二内部金属过孔V2c下方沿X方向延伸的第三内部金属图案M3c。第三内部金属图案M3c中的沿X方向延伸的每个第三内部金属图案M3c可以在半导体封装件11的相对端部10b上暴露，并且可以用作从第三输出端子403提供的测试信号的输出端子。
输入金属图案M1d中的一个或全部可以电连接到延伸穿过第一基底101的测试金属过孔V1d，电连接到在第一基底101的底表面101b上设置并作为第二金属图案层M2的一部分的测试金属垫M2d，并且电连接到在第二基底103的底表面103b上设置并作为第三金属图案层M3的一部分的测试金属图案M3e。测试金属过孔V1d可以与测试金属过孔V2e垂直对齐(即，在Z方向上对齐)。当输入金属图案M1d通过测试金属图案M3e接收测试信号时，半导体封装件11可以进行电测试。输入金属图案M1d中的一个或全部可以在执行电测试时使用。在一些示例中，第一金属图案层M1、第二金属图案层M2和第三金属图案层M3可以共同地朝向封装基底10的相对端部10a和10b延伸，电测试结构中的电子图案可以与第一金属图案层M1、第二金属图案层M2和第三金属图案层M3中的一个是一体的。
图2A至图2C是示出根据发明构思的半导体模块的概念图。
参照图2A，半导体模块1000可以包括半导体封装件1以及电连接到半导体封装件1的第一外部电子装置510和第二外部电子装置520。第一外部电子装置510可以电连接到在上连接区域1a上暴露的输入金属图案M1d，第二外部电子装置520可以电连接到在下连接区域1b上暴露的第三外部金属图案M3a、第三中间金属图案M3b和第三内部金属图案M3c。第一外部电子装置510可以是柔性印刷电路板(FPCB)，第二外部电子装置520可以是显示面板。显示面板可以是移动设备的非触摸或触摸显示面板、计算机或TV的非触摸或触摸显示面板等。
图2A中的虚线表示直接或间接电连接。半导体封装件1可以通过上连接区域1a从第一外部电子装置510接收电信号，接收的电信号可以通过下连接区域1b输出到第二外部电子装置520。
第一外部电子装置510和第二外部电子装置520可以跨越如图2B中所示处于直线状态或者如图2C中所示处于弯曲状态的半导体封装件1而电连接。半导体模块可以包括图1I的半导体封装件11，而不是半导体封装件1。
图3A至图3I示出了根据发明构思的制造半导体封装件的方法。
参照图3A，可以将第一基底101设置为具有在第一基底101的顶表面101a和底表面101b中的每个上的第一种子层201并且具有延伸穿过第一基底101的多个第一通孔105a至105d。第一基底101可以是柔性或刚性基底。例如，第一基底101可以是聚酰亚胺(PI)的柔性基底。第一种子层201可以包括镍(Ni)、铬(Cr)、铜(Cu)或它们的组合。在第一基底101的顶表面101a和底表面101b中的每个上形成第一种子层201之后，可以使用激光钻穿第一种子层201和基底101以形成第一通孔105a至105d。当在平面中观看时，第一通孔105a至105d中的一个通孔105c可以与设置在同一条线上的其它通孔105a、105b和105d位置不对齐。在形成第一通孔105a至105d之后，可以对第一基底101进行镀覆工艺以在第一通孔105a至105d中形成导电过孔。
例如，参照图3B，可以形成第一光敏层21，并且可以形成第一镀覆层203。可以通过顺序地执行干膜抗蚀剂层叠工艺、曝光工艺和显影工艺来在第一基底101的顶表面101a和底表面101b上形成第一光敏层21。可以通过利用铜镀覆得到的结构来形成第一镀覆层203。可以将第一镀覆层203形成在第一基底101的顶表面101a和底表面101b上以及第一通孔105a至105d内。
参照图3C，可以去除第一光敏层21，并且可以对通过去除第一光敏层21而被暴露的第一种子层201执行去除工艺。去除第一种子层201可以部分地暴露第一基底101的顶表面101a和底表面101b。第一基底101的底表面101b上的第一镀覆层203可以与填充第一通孔105a至105d之中的通孔105b的第一镀覆层203连接，但不与填充其它通孔105a、105c和105d的第一镀覆层203连接。
参照图3D，可以将第二基底103设置在第一基底101的底表面101b上，并且可以执行激光钻孔工艺来在第二基底103中形成第二通孔107a至107e。第二基底103可以是柔性或刚性基底。例如，第二基底103可以是聚酰亚胺(PI)的柔性基底。在执行激光钻孔工艺之前，可以在第二基底103的底表面103b上形成第二种子层205。第二种子层205可以包括镍(Ni)、铬(Cr)、铜(Cu)或它们的组合。第二基底103的顶表面103a可以接触第一基底101的底表面101b，或者可以在第二基底103的顶表面103a与第一基底101的底表面101b之间设置粘合剂。在形成第二通孔107a至107e之后，可以对第二基底103进行镀覆工艺来在第二通孔107a至107e中形成过孔以变得导电。
例如，参照图3E，可以形成第二光敏层23，并且可以形成第二镀覆层207。可以通过顺序地执行干膜抗蚀剂层叠工艺、曝光工艺和显影工艺来在第一基底101的顶表面101a和第二基底103的底表面103b上形成第二光敏层23。在第一基底101的顶表面101a上的第二光敏层23可以覆盖第一基底101的顶表面101a上的第一镀覆层203。可以将第二镀覆层207形成在第二基底103的底表面103b上以及第二通孔107a至107e内。
参照图3F，可以去除第二光敏层23，并且可以对通过去除第二光敏层23而暴露的第二种子层205执行去除工艺。去除第二种子层205可以部分地暴露第二基底103的底表面103b。第一种子层201和第一镀覆层203可以构成包括在第一基底101的顶表面101a上的第一金属图案层M1和在第一基底101的底表面101b上的第二金属图案层M2的金属层202。第二种子层205和第二镀覆层207可以构成包括在第二基底103的底表面103b上的第三金属图案层M3的金属层206。第一金属图案层M1至第三金属图案层M3可以对应于以上参照图1I所讨论的半导体封装件11的第一金属图案层M1至第三金属图案层M3。
金属层202还可以包括延伸穿过第一基底101的第一金属过孔V1a至V1d。金属层206还可以包括延伸穿过第二基底103的第二金属过孔V2a至V2e。第一金属过孔V1a至V1d可以对应于半导体封装件11的金属过孔V1a至V1d。第二金属过孔V2a至V2e可以对应于半导体封装件11的金属过孔V2a至V2e。
参照图3G，可以执行阻焊剂印刷工艺以形成钝化层301和303，该工艺可以基本上完成封装基底10的制造。钝化层301和303可以包括在第一基底101的顶表面101a上设置并部分地覆盖第一金属图案层M1的上钝化层301以及在第二基底103的底表面103b上设置并部分地覆盖第三金属图案层M3的下钝化层303。第一金属图案层M1可以具有未被上钝化层301覆盖的部分，还可以在第一金属图案层M1的未被覆盖的部分上形成例如锡镀覆层209的镀覆层。第三金属图案层M3可以具有未被下钝化层303覆盖的部分，还可以在第三金属图案层M3的未被覆盖的部分上形成例如锡镀覆层209的镀覆层。为了清楚起见，锡镀覆层209未示出在下面描述的图3H和图3I中。
参照图3H，可以将半导体芯片400安装在封装基底10上，该步骤可以基本上完成半导体封装件11的制造。半导体封装件11可以对应于以上参照图1I描述的半导体封装件11。例如，半导体芯片400可以包括显示器驱动器IC或DDI。可以通过多个连接端子401、402、403和404使半导体芯片400和第一金属图案层M1电连接。连接端子401至404之中的第一连接端子401、第二连接端子402和第三连接端子403可以用作输出端子，第四连接端子404可以用作输入端子。可以在封装基底10与半导体芯片400之间形成底部填充层407，以保护连接端子401至404免受外部影响并且防止连接端子401至404之间接触。半导体封装件11可以包括与以上参照图1I讨论的电测试结构相似的位于半导体封装件11的一端部10a和相对端部10b上的电测试结构。
参照图3I，可以将半导体封装件11的一端部10a和相对端部10b切断以制造包括上连接区域1a和下连接区域1b的半导体封装件1。半导体封装件1可以对应于图1A的半导体封装件1。第一金属图案层M1可以具有在第一基底101的顶表面101a上暴露的部分，第一金属图案层M1的暴露的部分可以构成能够用作输入端子的上连接区域1a。第三金属图案层M3可以具有在第二基底103的底表面103b上暴露的部分，第三金属图案层M3的暴露的部分可以构成能够用作输出端子的下连接区域1b。第一金属图案层M1可以具有在半导体芯片400下方的另一部分，第一金属图案层M1的所述另一部分可以构成电连接到半导体芯片400的芯片连接区域1c。
根据发明构思，封装基底可以设置有多个堆叠的第一金属图案至第三金属图案，使得可以利用具有最小间距的多个垫来电连接。半导体封装件可以在不存在垫未对齐和/或电短路的情况下被诸如高分辨率或多沟道显示面板的电子产品使用。
最后，发明构思不应被解释未受限于在此详细描述的示例。相反，各种其它示例以及在此描述的示例的组合、修改和变化在由权利要求限定的发明构思的真正精神和范围内。

Claims (23)

1.一种半导体封装件，所述半导体封装件包括：
半导体芯片；
封装基底，具有安装有半导体芯片的顶表面和与顶表面背对的底表面；
上金属图案层，位于封装基底的顶表面上，上金属图案层具有位于封装基底的顶表面的一部分上并且用于将外部电子装置电连接到半导体封装件的上连接区域，上金属图案层具有芯片连接区域，半导体芯片在芯片连接区域处电连接到上金属图案层；
下金属图案层，位于封装基底的底表面上，下金属图案层具有位于封装基底的底表面的一部分上并且用于将另一外部电子装置电连接到半导体封装件的下连接区域；以及
中间金属图案层，位于封装基底中并且将上金属图案层与下金属图案层电连接，
其中，上金属图案层包括多个第一金属图案，所述多个第一金属图案包括在封装基底的顶表面上沿长度方向延伸的引线，
第一金属图案在芯片连接区域上设置为至少三个组，
在第一金属图案的所述至少三个组中的每个组中，第一金属图案在与上金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第一金属图案的所述至少三个组中的一个组在上金属图案层的引线延伸所沿的长度方向和与上金属图案层的引线延伸所沿的长度方向交叉的方向上相对于第一金属图案的其它组的位置偏移，
中间金属图案层包括多个第二金属图案，
下金属图案层包括多个第三金属图案，所述多个第三金属图案包括在封装基底的底表面上沿长度方向延伸的引线，
第三金属图案在下连接区域上设置为至少三个组，
在第三金属图案的所述至少三个组中的每个组中，第三金属图案在与下金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第三金属图案的所述至少三个组中的一个组在下金属图案层的引线延伸所沿的长度方向和与下金属图案层的引线延伸所沿的长度方向交叉的方向上相对于第三金属图案的其它组的位置偏移。
2.根据权利要求1所述的半导体封装件，其中，封装基底包括：
第一柔性基底，包括设置有上金属图案层的顶表面和设置有中间金属图案层的底表面；以及
第二柔性基底，包括与第一柔性基底的底表面面对的顶表面和设置有下金属图案层的底表面。
3.根据权利要求1所述的半导体封装件，所述半导体封装件还包括置于半导体芯片与封装基底之间的多个连接端子，
其中，连接端子包括：
多个第一输出端子，在第一方向上布置；
多个第二输出端子，在第一方向上布置，所述多个第二输出端子相对于所述多个第一输出端子在第一方向和第二方向上偏移，第二方向与第一方向相交；
多个第三输出端子，在第一方向上布置，所述多个第三输出端子相对于所述多个第二输出端子在第一方向和第二方向上偏移；以及
多个输入端子，在第一方向上布置，所述多个输入端子相对于所述多个第三输出端子在第二方向上偏移。
4.根据权利要求3所述的半导体封装件，其中，上金属图案层的第一金属图案包括：
多个第一外部金属图案，电连接到第一输出端子并构成第一金属图案的所述至少三个组中的第一组；
多个第一中间金属图案，电连接到第二输出端子并构成第一金属图案的所述至少三个组中的第二组；
多个第一内部金属图案，电连接到第三输出端子并构成第一金属图案的所述至少三个组中的第三组；以及
多个输入金属图案，电连接到输入端子并构成第一金属图案的所述至少三个组中的第四组。
5.根据权利要求4所述的半导体封装件，其中，输入金属图案包括构成上连接区域的外部引线。
6.根据权利要求4所述的半导体封装件，其中，第一外部金属图案包括在远离上连接区域的方向上从第一输出端子下方沿长度方向延伸的引线，
第一中间金属图案包括分别直接设置在第二输出端子下方的金属垫，
第一内部金属图案包括在从第三输出端子下方朝向上连接区域的方向上沿长度方向延伸的引线，并且/或者第一内部金属图案包括直接设置在第三输出端子下方的金属垫。
7.根据权利要求3所述的半导体封装件，其中，中间金属图案层的所述多个第二金属图案包括：
多个第二外部金属图案，电连接到第一输出端子；
多个第二中间金属图案，电连接到第二输出端子；以及
多个第二内部金属图案，电连接到第三输出端子，
其中，第二中间金属图案从第二输出端子下方延伸到朝向与下连接区域垂直对齐的区域的位置。
8.根据权利要求3所述的半导体封装件，其中，下金属图案层的所述多个第三金属图案包括：
多个第三外部金属图案，电连接到第一输出端子并构成第三金属图案的所述至少三个组中的第一组；
多个第三中间金属图案，电连接到第二输出端子并构成第三金属图案的所述至少三个组中的第二组；以及
多个第三内部金属图案，电连接到第三输出端子并构成第三金属图案的所述至少三个组中的第三组，
其中，第三内部金属图案从第三输出端子下方延伸并构成下金属图案层的下连接区域。
9.根据权利要求8所述的半导体封装件，其中，第三外部金属图案包括构成下连接区域的金属垫，第三中间金属图案包括构成下连接区域的金属垫，第三内部金属图案包括构成下连接区域的金属垫，
第三外部金属图案的金属垫彼此分隔开地设置成行，第三中间金属图案的金属垫彼此分隔开地设置成行，第三内部金属图案的金属垫彼此分隔开地设置成行，
在金属垫的每个所述行中，所述行中的金属垫在与下金属图案层的引线延伸所沿的长度方向相交的方向上彼此分隔开，而金属垫的多个所述行在下金属图案层的引线延伸所沿的长度方向上彼此分隔开。
10.根据权利要求8所述的半导体封装件，其中，第三外部金属图案包括电连接到第一输出端子并构成下金属图案层的下连接区域的多个金属垫，
第三中间金属图案包括电连接到第二输出端子并构成下金属图案层的下连接区域的多个金属垫，
第三内部金属图案包括电连接到第三输出端子并构成下金属图案层的下连接区域的多个金属垫。
11.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
上金属过孔，垂直地延伸并电连接上金属图案层和中间金属图案层；以及
下金属过孔，在中间金属图案层与下金属图案层之间垂直延伸并电连接中间金属图案层和下金属图案层。
12.根据权利要求1所述的半导体封装件，所述半导体封装件还包括在封装基底的相对端部上的多个附加电子图案。
13.根据权利要求12所述的半导体封装件，其中，上金属图案层、下金属图案层和中间金属图案层共同地朝向封装基底的相对端部延伸，所述多个附加电子图案中的每个附加电子图案与上金属图案层、下金属图案层和中间金属图案层中的一个是一体的。
14.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
上钝化层，位于封装基底的顶表面上并覆盖上金属图案层的一部分；以及
下钝化层，位于封装基底的底表面上并覆盖下金属图案层的一部分，
其中，上钝化层使上金属图案层的上连接区域暴露，
下钝化层使下金属图案层的下连接区域暴露。
15.一种半导体封装件，所述半导体封装件包括：
半导体芯片；
第一基底，具有安装有半导体芯片的第一顶表面和与第一顶表面背对的第一底表面；
第二基底，具有与第一底表面面对的第二顶表面和与第二顶表面背对的第二底表面；
第一金属图案层，位于第一顶表面上，第一金属图案层包括芯片连接区域和上连接区域，其中，半导体芯片在芯片连接区域处电连接到第一金属图案层，上连接区域用于将半导体封装件电连接到外部电子装置，上连接区域沿第一顶表面的一部分设置；
第二金属图案层，位于第一底表面上并电连接到第一金属图案层；以及
第三金属图案层，位于第二底表面上并电连接到第二金属图案层，第三金属图案层具有位于第二底表面的一部分上的下连接区域，下连接区域用于将另一外部电子装置电连接到半导体封装件，
其中，第一金属图案层包括多个第一金属图案，所述多个第一金属图案包括在第一顶表面上沿长度方向延伸的引线，
第一金属图案在芯片连接区域上设置为至少三个组，
在第一金属图案的所述至少三个组中的每个组中，第一金属图案在与第一金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第一金属图案的所述至少三个组中的一个组在第一金属图案层的引线延伸所沿的长度方向和与第一金属图案层的引线延伸所沿的长度方向交叉的方向上相对于第一金属图案的其它组的位置偏移，
第二金属图案层包括位于第一底表面上的多个第二金属图案，
第三金属图案层包括多个第三金属图案，所述多个第三金属图案包括在第二底表面上沿长度方向延伸的引线，
第三金属图案在下连接区域上设置为至少三个组，
在第三金属图案的所述至少三个组中的每个组中，第三金属图案在与第三金属图案层的引线延伸所沿的长度方向相交的方向上相对于彼此分隔开，而第三金属图案的所述至少三个组中的一个组在第三金属图案层的引线延伸所沿的长度方向和与第三金属图案层的引线延伸所沿的长度方向交叉的方向上相对于第三金属图案的其它组的位置偏移。
16.根据权利要求15所述的半导体封装件，所述半导体封装件还包括：
多个连接端子，置于半导体芯片与第一基底之间；
多个第一金属过孔，延伸穿过第一基底并将第一金属图案电连接到第二金属图案；以及
多个第二金属过孔，延伸穿过第二基底并将第二金属图案电连接到第三金属图案。
17.根据权利要求16所述的半导体封装件，其中，连接端子包括：
多个第一输出端子，第一输出端子沿第一方向相对于彼此分隔开；
多个第二输出端子，第二输出端子沿第一方向相对于彼此分隔开，所述多个第二输出端子在第一方向和第二方向上从所述多个第一输出端子偏移，第二方向与第一方向相交；
多个第三输出端子，第三输出端子沿第一方向相对于彼此分隔开，所述多个第三输出端子在第一方向和第二方向上从所述多个第二输出端子偏移；以及
多个输入端子，输入端子沿第一方向相对于彼此分隔开，所述多个输入端子在第二方向上从所述多个第三输出端子偏移，
其中，第一方向平行于与第三金属图案层的引线延伸所沿的长度方向相交的方向，第二方向平行于第三金属图案层的引线延伸所沿的长度方向。
18.根据权利要求17所述的半导体封装件，其中，第一金属图案层包括：
多个第一外部金属图案，电连接到第一输出端子并构成第一金属图案的所述至少三个组中的第一组；
多个第一中间金属图案，电连接到第二输出端子并构成第一金属图案的所述至少三个组中的第二组；
多个第一内部金属图案，电连接到第三输出端子并构成第一金属图案的所述至少三个组中的第三组；以及
多个输入金属图案，电连接到输入端子并在第一顶表面上部分地暴露以构成上连接区域，
其中，第一外部金属图案和输入金属图案中的每者包括金属垫和第一金属图案层的引线中相应的引线，第一中间金属图案中的每个包括金属垫，第一内部金属图案中的每个包括第一金属图案层的引线中相应的一条引线和/或者金属垫。
19.根据权利要求17所述的半导体封装件，其中，第二金属图案层包括：
多个第二外部金属图案，电连接到第一输出端子；
多个第二中间金属图案，电连接到第二输出端子；以及
多个第二内部金属图案，电连接到第三输出端子，
其中，第二中间金属图案中相应的第二中间金属图案从第二输出端子下方朝向与下连接区域垂直对齐的区域沿第二方向延伸，
第二中间金属图案中的其它第二中间金属图案从第二输出端子下方朝向与上连接区域垂直对齐的区域沿第二方向延伸。
20.根据权利要求17所述的半导体封装件，其中，第三金属图案层包括：
多个第三外部金属图案，电连接到第一输出端子并构成第三金属图案的所述至少三个组中的第一组；
多个第三中间金属图案，电连接到第二输出端子并构成第三金属图案的所述至少三个组中的第二组；以及
多个第三内部金属图案，电连接到第三输出端子并构成第三金属图案的所述至少三个组中的第三组，
其中，第三内部金属图案中的相应第三内部金属图案从第三输出端子下方沿第二方向延伸并构成下连接区域，
第三内部金属图案中的其它第三内部金属图案从第三输出端子下方朝向与上连接区域垂直对齐的区域沿第二方向延伸。
21.根据权利要求15所述的半导体封装件，其中，第一基底和第二基底包括由绝缘材料制成的柔性基底。
22.一种半导体模块，所述半导体模块包括：
根据权利要求1至21中任一项所述的半导体封装件；以及
所述外部电子装置和所述另一外部电子装置。
23.根据权利要求22所述的半导体模块，其中，
所述外部电子装置通过上连接区域将输入信号提供给半导体封装件，
所述另一外部电子装置通过下连接区域从半导体封装件接收输出信号。
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