KR101829327B1 - 테스트 보드와 반도체 칩 매개장치 - Google Patents

테스트 보드와 반도체 칩 매개장치 Download PDF

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Abstract

본 발명에 따른 테스트 보드와 반도체 칩 매개 장치는 테스트 대상인 반도체 칩과 상기 반도체 칩에 테스트 신호를 인가하기 위한 테스트 보드 사이에 배치되어, 상기 테스트 보드로부터의 신호를 상기 반도체 칩으로 전달하기 위한 테스트 보드와 반도체 칩 매개 장치로서, 미리 지정된 제 1 피치마다 반도체 칩 접속부가 형성되는 표면층과, 미리 지정된 제 2 피치마다 테스트 보드 접속부가 형성되는 배면층과, 상기 표면층과 배면층 사이에 배치되어 상기 표면층과 배면층을 전기적으로 접속시키는 중간층을 포함하며, 상기 표면층과 배면층과 중간층은 합성수지재의 절연체와 상기 절연체의 표면에 형성되는 도전성 패턴을 포함하는 것을 특징으로 한다.
본 발명에 의해, 자동화 공정을 통해 저렴한 단위 비용으로 테스트 보드와 반도체 칩 매개장치를 제조할 수 있다.
또한, 매개 장치의 전체 부피를 감소시키면서도 균일한 품질 특성을 확보할 수 있다.

Description

테스트 보드와 반도체 칩 매개장치{CONNECTING DEVICE BETWEEN TEST BOARD AND SEMICONDUCTOR CHIP}
본 발명은 반도체 칩에 형성되는 접점과 테스트 보드에 형성되는 접점의 피치가 다른 경우에 이를 매개하기 위한 매개장치에 관한 것으로서, 보다 상세하게는 다층 피시비 형태로 형성됨으로써 자동화 공정에 의한 대량 생산 및 균일한 품질 특성 확보가 가능하도록 구성되는 테스트 보드와 반도체 칩 매개장치에 관한 발명이다.
최근의 전자제품 관련 기술은 다기능화 및 고속화의 추세가 진행되고 있으며, 이런 추세에 대응하기 위해 메모리와 같은 반도체 칩 제조 기술 역시 빠른 속도로 발전하고 있다.
특히, 완성된 전자제품의 경박단소화를 위해 반도체 칩 역시 소형화되고, 그 접속 패드의 피치 역시 매우 조밀해지고 있다.
상기 반도체 칩이 제조된 이후 테스트 장치에 거치시킨 상태에서 불량 여부 테스트 작업이 이루어지는데, 이때 상기 테스트 장치 내에는 상기 반도체 칩에 테스트 신호와 전력을 인가하기 위한 테스트 보드가 장착된다.
상기 반도체 칩에 형성되는 패드 접점의 피치에 부합되도록 상기 테스트 보드에 형성되는 접점의 피치 역시 작아져야 하지만, 테스트 보드에 형성되는 접점의 피치를 반도체 칩에 형성되는 접점의 피치와 동일하게 형성하는 것은 현실적으로 어려움이 있다.
왜냐하면, 상기 테스트 보드 제작을 위해서는 기술적으로 수많은 공정을 거쳐야 하므로 그 제작에 큰 비용이 요구되는데, 빠르게 발전하는 반도체 칩 제작 기술에 따라 작아지는 칩의 접점 피치와 동일하게 매번 테스트 보드의 접점 피치를 제작하기 위해서는 매우 큰 비용이 요구되기 때문이다.
상기와 같은 문제를 해결하기 위해, 종래 도 1 에 도시된 바와 같은 테스트 보드(300)와 반도체 칩(500) 사이를 매개하기 위한 매개장치(200)가 이용된다.
상기 매개장치(200)에서 반도체 칩(500)의 접점에 접속되기 위한 상면의 접점 피치는 반도체 칩에 형성되는 비지에이(BGA: Ball Grid Area) 영역의 피치와 동일하게 형성되고, 하면의 접점 피치는 테스트 보드(300)에 형성되는 접점 피치와 동일하게 형성된다.
그리하여, 상기 매개장치(200)를 테스트 보드(300) 상에 배치시켜, 상기 매개장치(200)의 접점과 테스트 보드(300)의 접점을 접속시킨 상태에서, 상기 매개장치(200) 상부에는 반도체 칩(500) 장착을 위한 소켓(400)을 배치시켜, 상기 테스트 보드(300)로부터 반도체 칩(500)으로 테스트 신호와 전력을 인가하도록 구성된다.
그런데, 도 2 에 도시되는 바와 같이, 종래의 상기 매개장치(200)는 상면(210)에 형성되는 접점(212)과 하면(220)에 형성되는 접점(222)들을 상호 배선(230)을 통해 연결하여 형성되었다.
그런데, 상기 상부 접점(212)과 하부 접점(222)을 접속시키는 상기 배선(230)은 공간을 가로질러 상기 매개장치(200)의 내부 공간에 배치되어야 하므로, 자동화 공정에 의해 제조되지 못하고 인력에 의해 하나하나 접합되어 제조된다.
따라서, 이러한 제조 과정은 많은 인력을 필요로 하며, 상기 배선(230) 중의 어느 하나에 접속 불량이 발생되는 경우에는 전체 매개장치(200)를 분해하여 접속 불량 부분을 찾아 수리해야 하는데, 접속 불량이 발생된 부분을 찾는 작업은 매우 번거로운 문제가 있다.
특히, 수리를 위해서는 주변의 배선들을 먼저 제거한 상태에서 불량 발생 부분을 수리하고 다시 주변 배선들을 올바르게 접속시켜야 하므로, 그 수리에 장시간이 요구되는 문제가 있다.
본 발명의 목적은, 다층 피시비 형태로 형성함으로써 자동화 공정에 의한 대량 생산이 가능하도록 구성되는 테스트 보드와 반도체 칩 매개장치를 제공하는 것이다.
본 발명의 다른 목적은, 부피가 작으면서도 균일한 품질 특성의 확보가 가능한 테스트 보드와 반도체 칩 매개장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 테스트 보드와 반도체 칩 매개 장치는 테스트 대상인 반도체 칩과 상기 반도체 칩에 테스트 신호를 인가하기 위한 테스트 보드 사이에 배치되어, 상기 테스트 보드로부터의 신호를 상기 반도체 칩으로 전달하기 위한 테스트 보드와 반도체 칩 매개 장치로서, 미리 지정된 제 1 피치마다 반도체 칩 접속부가 형성되는 표면층과, 미리 지정된 제 2 피치마다 테스트 보드 접속부가 형성되는 배면층과, 상기 표면층과 배면층 사이에 배치되어 상기 표면층과 배면층을 전기적으로 접속시키는 중간층을 포함하며, 상기 표면층과 배면층과 중간층은 합성수지재의 절연체와 상기 절연체의 표면에 형성되는 도전성 패턴을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 표면층에 형성되는 반도체 칩 접속부와 배면층에 형성되는 테스트 보드 접속부는 복수의 행과 열로 형성된다.
여기서, 상기 표면층의 제 1 피치와 배면층의 제 2 피치는 서로 다른 피치로 형성된다.
한편, 상기 표면층과 배면층에는 높이 방향으로 관통하는 관통홀이 형성되며, 상기 관통홀 내부에는 전도성 금속체가 형성된다.
또한, 상기 중간층은 복수 개의 층으로 구성되며, 상기 복수 개의 중간층들 중에서 하나 이상에는 중간층을 높이 방향으로 관통하는 관통홀이 형성되며, 상기 관통홀 내부에는 전도성 금속체가 형성된다.
바람직하게는, 상기 표면층과 배면층에 형성되는 도전성 패드는 10 um 내지 50 um 두께로 형성된다.
또한, 상기 중간층에 형성되는 도전성 패드는 10 um 내지 20 um 두께로 형성될 수 있다.
본 발명에 의해, 자동화 공정을 통해 저렴한 단위 비용으로 테스트 보드와 반도체 칩 매개장치를 제조할 수 있다.
또한, 매개 장치의 전체 부피를 감소시키면서도 균일한 품질 특성을 확보할 수 있다.
첨부의 하기 도면들은, 발명의 상세한 설명과 함께 본 발명의 기술적 사상을 이해시키기 위한 것이므로, 본 발명은 하기 도면에 도시된 사항에 한정 해석되어서는 아니 된다.
도 1 은 테스트 보드와 반도체 칩과 매개장치 및 소켓의 접속 상태를 도시하는 단면도이며,
도 2 는 종래 매개장치의 측단면도 및 내부사시도이며,
도 3 은 본 발명의 피시비 기판에서 접속 패드 부분을 도시한 측단면도이며,
도 4 는 본 발명에 따른 피시비 기판의 부분 평면 확대도이며,
도 5 는 본 발명에 따른 테스트 보드와 반도체 칩 매개장치의 평면도이며,
도 6 은 상기 매개장치의 측단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 구성을 상세히 설명하기로 한다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어는 사전적인 의미로 한정 해석되어서는 아니되며, 발명자는 자신의 발명을 최선의 방법으로 설명하기 위해 용어의 개념을 적절히 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
따라서, 본 명세서에 기재된 실시예 및 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 표현하는 것은 아니므로, 본 출원 시점에 있어 이들을 대체할 수 있는 다양한 균등물과 변형예들이 존재할 수 있음을 이해하여야 한다.
도 3 은 본 발명의 피시비 기판에서 접속 패드 부분을 도시한 측단면도이며,
도 4 는 본 발명에 따른 피시비 기판의 부분 평면 확대도이며, 도 5 는 본 발명에 따른 테스트 보드와 반도체 칩 매개장치의 평면도이며, 도 6 은 상기 매개장치의 측단면도이다.
본 발명에 따른 테스트 보드와 반도체 칩 매개 장치는 테스트 대상인 반도체 반도체 칩과 상기 반도체 칩에 테스트 신호를 인가하기 위한 테스트 보드 사이에 배치되어, 상기 테스트 보드로부터의 신호를 상기 반도체 칩으로 전달하기 위한 테스트 보드와 반도체 칩 매개 장치로서, 미리 지정된 제 1 피치마다 반도체 칩 접속부(12, 14, 16)가 형성되는 표면층(10)과, 미리 지정된 제 2 피치마다 테스트 보드 접속부(42, 44, 46)가 형성되는 배면층(40)과, 상기 표면층(10)과 배면층(40) 사이에 배치되어 상기 표면층(10)과 배면층(40)을 전기적으로 접속시키는 중간층(20, 30)을 포함하며, 상기 표면층(10)과 배면층(40)과 중간층(20, 30)은 합성수지재의 절연체(S)와 상기 절연체의 표면에 형성되는 도전성 패턴(P1, P2, P3)을 포함하는 것을 특징으로 한다.
피시비 기판으로도 불리는 인쇄회로기판은 통상 에폭시 수지를 유리섬유에 함침시켜 형성되는 절연체(S)의 표면에 동박 회로로 구성되는 도전성 패턴(P1, P2, P3)을 형성하여 구성된다.
다층인쇄회로기판은 복수 층의 인쇄회로기판을 포함하여 구성되며, 각 층의 패턴들은 비아홀(Via Hole)을 통해 층간으로 전기적 접속된다.
상기 인쇄회로기판의 표면에는 최초 동박이 배치된 상태에서 드라이필름의 노광 및 현상을 거쳐 패턴이 형성될 부분의 드라이필름만이 남게된다.
이후, 에칭 공정에 의해 잔여 드라이필름 하부에 배치되는 동박만이 남아 도전성 패턴(P1, P2, P3)을 형성하게 된다.
상기 도전성 패턴(P1. P2, P3)은 반도체 칩 부품의 전기적 접속을 위한 접속부(패드, P1, P2) 및 접속부(P1, P2)들을 상호 전기적으로 연결시키기 위한 배선부(패턴, P3)를 포함한다.
상기 접속부에는 솔더볼을 접합시켜 도 3(b)에 도시되는 바와 같은 비지에이(BGA: Ball Grid Array) 영역의 접속 패드(P2)를 형성하기도 한다.
상기 비지에이 영역은 솔더볼을 이용하여 반도체 칩을 인쇄회로기판에 접합하기 위한 접속 패드(P2)로서, 전체적인 전기회로의 길이를 단축시킬 수 있을 뿐만 아니라, 입출력 핀수의 설계시 보다 많은 핀수를 형성할 수 있는 장점이 있다.
본 발명에 따른 매개장치(100)는 다층인쇄회로기판을 구성하는 방식과 동일한 방식으로 형성되는 것을 특징으로 하므로, 상기 매개장치(100)를 구성하기 위해 다층 인쇄회로기판을 형성하기 위한 기판 적층 방식이 이용된다.
즉, 상기 매개장치(100)의 표면층(10)에는 소정의 제 1 피치로써 반도체 칩 접속부(12, 14, 16)가 형성된다.
예를 들어, 상기 제 1 피치는 반도체 칩에 형성되는 비지에이 영역의 솔더볼 피치와 동일하게 형성될 수 있으며, 상기 제 1 피치로써는 예로써 0.35 mm 피치가 이용될 수 있다.
또한, 상기 배면층(40)에는 제 2 피치로써 테스트 보드 접속부(42, 44, 46)가 형성된다.
상기 제 2 피치는 테스트 보드에 형성되는 접점부의 피치와 동일한 피치로 형성되며, 상기 제 2 피치로써는 예로써 0.7 mm 피치가 이용될 수 있다.
여기서, 상기 표면층(10)에 형성되는 반도체 칩 접속부(12, 14, 16)와 배면층(40)에 형성되는 테스트 보드 접속부(42, 44, 46)는 복수의 행과 열로 형성된다.
상기 표면층(10)에 형성되는 반도체 칩 접속부(12, 14, 16)를 통해 테스트 대상인 반도체 칩 또는 칩의 장착을 위한 소켓과 전기적으로 접속되며, 상기 배면층(40)에 형성되는 테스트 보드 접속부(42, 44, 46)를 통해 테스트 보드와 접속된다.
상기 표면층(10)과 배면층(40) 사이에는 복수의 중간층(20, 30)들이 배치된다.
상기 표면층(10)과 배면층(40) 및 중간층(20, 30)들은 모두 인쇄회로기판으로 구성되며, 따라서 합성수지재의 절연체(S)와 상기 절연체(S)의 표면에 형성되는 도전성 패턴(P1, P2, P3)을 포함한다.
다층인쇄회로기판에서는 층간의 전기적 접속을 위해 비아 홀(Via Hole)이 이용되는데, 상기 비아 홀은 상기 절연체(S)를 높이 방향으로 관통하는 홀을 형성한 상태에서 상기 홀 내부를 도금하여 층간 전기적 접속이 이루어진다.
본 발명에서, 반도체 칩과 전기적으로 접속되는 상기 표면층(10)의 접속부(12, 14, 16)와 테스트 보드와 전기적으로 접속되는 상기 배면층(40)의 접속부(42, 44, 46) 간의 전기적 접속을 위해 상기 표면층(10)과 중간층(20, 30) 및 배면층(40)에는 비아홀(13, 15, 17, 25, 35, 45)들이 형성된다.
상기 표면층(10)과 배면층(40)에 형성되는 도전성 패턴에서 상기 접속 패드들은 에칭에 의해 10 um 내지 20 um 두께(t)로 형성될 수 있다.(도 3(a))
또한, 상기 접속 패드에 솔더볼이 부가적으로 형성되는 경우에는 상기 접속 패드들이 10 um 내지 50 um 두께(t)로 형성될 수 있다.(도 3(b))
도 5 와 6 을 참조하여, 상기 표면층(10)과 배면층(40)의 접속부들이 상호 접속되는 관계를 설명하면 다음과 같다.
먼저, 중심 C 를 기준으로 하여 가장 내부에 배치되는 표면층(10)의 제 1 접속부(12)는 배면층(40)의 제 1 접속부(42)에 접속된다.
상기 표면층과 배면층의 제 1 접속부(12, 42) 간의 전기적 접속을 위해, 상기 표면층(10)과 중간층(20, 30) 및 배면층(40)에는 이들을 높이 방향으로 관통하는 비아 홀(13, 45)이 형성된다.
그리고, 상기 두 비아 홀(13, 45)들은 상기 배면층(40) 표면에 형성되는 도전성 패턴(41)을 통해 전기적으로 접속된다.
또한, 상기 중심 C 을 기준으로 하여 표면층(10)에서 상기 제 1 접속부(12)의 외부에 배치되는 제 2 접속부(14)는 배면층(40)의 제 2 접속부(44)에 접속된다.
상기 표면층(10)과 배면층(40)의 제 2 접속부(14, 44) 간의 전기적 접속을 위해, 역시 상기 표면층(10)과 중간층(20, 30) 및 배면층(40)에 비아 홀(15, 35)이 형성된다.
그리고, 상기 두 비아 홀(15, 35)들은 중간층(30) 표면에 형성되는 도전성 패턴(32)을 통해 전기적으로 접속된다.
상기 표면층(10)에 형성되는 접속부(12, 14, 16)의 제 1 피치(0.35 mm)에 비하여 배면층(40)에 형성되는 접속부(42, 44, 46)의 제 2 피치(0.7 mm)가 두 배가 되므로, 도 5 에 도시되는 평면도 상에서는 표면층(10)에 형성되는 접점부(12, 14, 16)들에 비해 배면층(40)에 형성되는 접점부(42, 44, 46)들이 중심(C)을 기준으로 하여 보다 외측에 배치된다.
즉, 도 5 에 도시된 평면도에서, 표면층(10)의 중심(C)을 기준으로 가장 내측에 배치되는 접속부(12)와 그 외부에 배치되는 접속부(14) 사이에 배면층(40)의 첫번째 접속부(42)가 배치된다.
그리고, 상기 표면층(10) 접속부(12, 14, 16) 피치에 비해 배면층(40) 접속부(42, 44, 46) 피치가 두 배 되므로, 도 5 의 평면도 상에서, 상기 배면층(40)의 두번째 접속부(44)는 상기 표면층(10)의 세번 째 접속부(16) 보다 외측에 배치된다.
그리고, 상기 배면층(40)에 형성되는 세번 째 접속부(46)는 도 5 의 평면도 상에서 가장 외측에 배치된다.
상기 표면층(10)의 세번 째 접속부(16)는 배면층(40)의 세번 째 접속부(46)에 접속되며, 상기 두 접속부(16, 46) 간의 접속을 위해 상기 표면층(10)과 중간층(20, 30) 및 배면층(40)에 비아 홀(17, 25)이 형성된다.
그리고, 상기 두 비아 홀(17, 25)들은 중간층(20) 표면에 형성되는 도전성 패턴(22)을 통해 전기적으로 접속된다.
설명의 편의를 위해, 도 5 와 6 에서 상기 표면층(10)과 배면층(40)에 형성되는 접속부들을 6 열 6 행으로 예시하였으나, 이에 한정되는 것은 아니며 중간층(20, 30)의 층수를 조절함으로써 다양한 갯수의 접속부들을 형성할 수 있다.
즉, 만약 표면층(10)과 배면층(40)에 형성되는 접속부들을 n 열 n 행으로 구성할 경우에는, 상기 표면층(10)과 배면층(40) 사이에 배치되는 중간층의 갯수를 n/2 - 1 개로 하고, 상기 표면층(10)과 배면층(40) 및 중간층에 비아 홀과 도전성 패턴을 형성함으로써, 표면층(10)의 접속부와 배면층(40) 접속부 간의 전기적 접속을 이룰 수 있다.
그리하여, 상기 표면층(10)에 형성되는 접속부들의 피치를 반도체 칩의 접속 부 피치와 동일하게 형성하고, 상기 배면층(40)에 형성되는 접속부들의 피치를 테스트 보드에 형성되는 접속부 피치와 동일하게 형성함으로써, 매우 좁은 간격으로 형성되는 반도체 칩 접속부와 상대적으로 넓은 간격으로 형성되는 테스트 보드 접속부에 대응하여 이들을 상호 전기적으로 접속시킬 수 있다.
이상, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명의 기술적 사상은 이러한 것에 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해, 본 발명의 기술적 사상과 하기 될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 실시가 가능할 것이다.
10: 표면층
12, 14, 16: 반도체 칩 접속부
15, 17: 비아 홀
20, 30: 중간층
25, 35: 비아 홀
40: 배면층
42, 44, 46: 테스트 보드 접속부

Claims (7)

  1. 테스트 대상인 반도체 칩과 상기 반도체 칩에 테스트 신호를 인가하기 위한 테스트 보드 사이에 배치되어 상기 테스트 보드로부터의 신호를 상기 반도체 칩으로 전달하기 위한 테스트 보드와 반도체 칩 매개 장치로서,
    미리 지정된 제 1 피치마다 n 행과 n 열로 형성되는 반도체 칩 접속부가 형성되는 표면층과;
    미리 지정된 제 2 피치마다 n 행과 n 열로 형성되는 테스트 보드 접속부가 형성되는 배면층과;
    상기 표면층과 배면층 사이에 배치되어 상기 표면층과 배면층을 전기적으로 접속시키는 (n/2 -1) 개의 중간층과;
    상기 표면층과 상기 배면층 및 상기 (n/2 -1)개의 중간층들에는 합성수지재의 절연체와 상기 절연체의 표면에 형성되는 도전성 패턴을 포함하되,
    상기 표면층의 제 1 피치와 배면층의 제 2 피치는 서로 다른 피치로 형성되고,
    상기 표면층과 상기 배면층 및 상기 (n/2 -1) 개의 중간층들에는 높이 방향으로 관통하는 관통홀이 형성되며,
    상기 관통홀 내부에는 전도성 금속체가 형성되는,
    다층인쇄회로기판의 적층방식으로 구성되는 것을 특징으로 하는 테스트 보드와 반도체 칩 매개 장치.
  2. 제 1 항에 있어서,
    상기 표면층과 배면층에 형성되는 도전성 패드는 10 um 내지 50 um 두께로 형성되는 것을 특징으로 하는 테스트 보드와 반도체 칩 매개 장치.
  3. 제 2 항에 있어서,
    상기 중간층에 형성되는 도전성 패드는 10 um 내지 20 um 두께로 형성되는 것을 특징으로 하는 테스트 보드와 반도체 칩 매개 장치.
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