KR102666151B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 그 상면 상에 제1 상부 패드들을 포함하는 제1 기판; 그 상면 상에 제2 상부 패드들을 포함하는 제2 기판; 및 상기 제1 상부 패드들 및 상기 제2 상부 패드들 상에 배치되며, 상기 제1 상부 패드들 및 상기 제2 상부 패드들과 전기적으로 연결되는 제1 반도체칩을 포함할 수 있다. 상기 제2 상부 패드들의 피치는 상기 제1 상부 패드들의 피치보다 더 작을 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 반도체 패키지의 전기적 연결에 관한 것이다.
반도체 패키지는 반도체칩 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체칩 내의 집적 회로들의 고기능화에 대한 요구가 증대되고 있다. 이러한 추세에 대응하여, 반도체칩 내에 집적 회로들의 설계가 보다 다양해지고 있다.
본 발명이 해결하고자 하는 일 과제는 높은 신뢰성을 갖는 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 다양한 피치를 갖는 반도체 패키지를 제공하는 데에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명에 따르면, 반도체 패키지는 그 상면 상에 제1 상부 패드들을 포함하는 제1 기판; 그 상면 상에 제2 상부 패드들을 포함하는 제2 기판; 및 상기 제1 상부 패드들 및 상기 제2 상부 패드들 상에 배치되며, 상기 제1 상부 패드들 및 상기 제2 상부 패드들과 전기적으로 연결되는 제1 반도체칩을 포함하고, 상기 제2 상부 패드들의 피치는 상기 제1 상부 패드들의 피치보다 더 작을 수 있다.
본 발명에 따르면, 반도체 패키지는 홀을 갖는 제1 기판; 상기 제1 기판의 상기 홀 내에 배치된 제2 기판; 상기 제1 기판 및 상기 제2 기판 상에 실장된 반도체칩; 상기 제1 기판 및 상기 반도체칩 사이에 제공되는 제1 연결부들; 및 상기 제2 기판 및 상기 반도체칩 사이에 제공되고, 상기 제1 연결부들보다 더 작은 피치를 갖는 제2 연결부들을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지는 서로 옆으로 배치된 복수의 반도체칩들; 상기 반도체칩들의 일면들 상에 제공된 제1 패드들; 상기 반도체칩들의 상기 일면들 상에 제공된 제2 패드들; 상기 제1 패드들을 통해 상기 반도체칩들과 전기적으로 연결되는 제1 기판; 및 상기 제2 패드들을 통해 상기 반도체칩들과 전기적으로 연결되는 제2 기판을 포함하고, 상기 반도체칩들의 상기 일면들은 상기 제1 기판 및 상기 제2 기판과 마주보고, 상기 제2 패드들의 피치는 상기 제1 패드들의 피치보다 더 작을 수 있다.
본 발명에 따르면, 각 반도체칩은 제1 패드들 및 제2 패드들을 가질 수 있다. 제2 패드들은 제1 패드들과 다른 피치를 가질 수 있다. 각 반도체칩이 제1 기판 및 제2 기판 상에 실장될 수 있다. 제2 기판의 제2 상부 패드들은 제1 기판의 제1 상부 패드들과 다른 피치를 가질 수 있다. 제2 기판이 더 제공되어, 제1 기판의 제1 제2 상부 패드들의 제조가 보다 용이해질 수 있다. 반도체칩의 패드들의 피치에 대한 제약이 감소할 수 있다. 반도체칩들의 회로 패턴들은 더 다양하게 설계될 수 있다.
도 1a는 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 의 A-B선을 따라 자른 단면이다.
도 2는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 7b는 도 7a의 A'-B'선을 따라 자른 단면이다.
도 8a 내지 도 8e는 실시예들에 따른 반도체 패키지의 제조를 도시한 단면도들이다.
이하, 본 발명의 개념에 따른 반도체 패키지들 및 그 제조 방법을 설명한다.
도 1a는 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 의 A-B선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 및 반도체칩들(500)을 포함할 수 있다. 패키지 기판(1000)은 인쇄회로기판을 포함할 수 있다.
제1 기판(100)이 패키지 기판(1000) 상에 배치될 수 있다. 제1 기판(100)은 인쇄회로기판을 포함할 수 있다. 제1 기판(100)은 제1 베이스층(110), 제1 도전 구조체들(120), 및 제1 상부 패드들(150)을 포함할 수 있다. 제1 베이스층(110)은 적층된 제1 베이스층들(110)을 포함할 수 있다. 제1 베이스층들(110)은 절연물질을 포함할 수 있다. 예를 들어, 제1 베이스층들(110)은 폴리머 또는 세라믹을 포함할 수 있다. 제1 도전 구조체들(120)은 제1 하부 패드들(121), 제1 비아들(122), 및 제1 도전 패턴들(123)을 포함할 수 있다. 제1 하부 패드들(121)은 제1 기판(100)의 하면(100b) 상에 제공될 수 있다. 제1 비아들(122)은 제1 베이스층들(110)을 관통할 수 있다. 제1 도전 패턴들(123)은 제1 베이스층들(110) 사이에 개재되고, 제1 비아들(122)과 접속할 수 있다. 제1 상부 패드들(150)은 제1 기판(100)의 상면(100a) 상에 제공되며, 제1 비아들(122)과 각각 접속할 수 있다. 제1 기판(100)의 상면(100a)은 제1 기판(100)의 하면(100b)과 대향될 수 있다. 제1 상부 패드들(150)은 제1 하부 패드들(121)과 제3 방향(D3)으로 정렬되지 않을 수 있다. 이에 따라, 제1 상부 패드들(150)의 배치 자유도가 증가될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 제1 기판(100)의 상면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제1 기판(100)의 상면(100a)과 실질적으로 수직할 수 있다. 제1 범프들(710)이 제1 기판(100) 및 패키지 기판(1000) 사이에 개재될 수 있다. 제1 범프들(710)은 제1 도전 구조체들(120) 및 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제1 도전 구조체들(120)은 반도체칩들(500)에 신호를 전달하거나, 전압을 공급하거나, 또는 반도체칩들(500)을 접지시킬 수 있다. 제1 도전 구조체들(120)은 서로 전기적으로 분리될 수 있다. 도시되지는 않았으나, 제1 기판(100)의 상면 상에 제1 배선 패턴들이 제공될 수 있으며, 제1 패턴 패턴들의 폭(width)들은 10μm 보다 클 수 있다. 상기 재1 배선 패턴들 사이의 간격은 10μm 보다 클 수 있다. 제1 기판(100)은 그 내부를 관통하는 홀(190)을 가질 수 있다. 홀(190)은 제1 기판(100)의 상면(100a) 및 하면(100b)을 관통할 수 있다.
제2 기판(200)은 제1 기판(100)의 홀(190) 내에 제공될 수 있다. 제2 기판(200)은 제1 기판(100)과 이격 배치될 수 있다. 제2 기판(200)의 상면(200a)은 제1 기판(100)의 상면(100a)과 실질적으로 동일한 레벨에 배치될 수 있다. 인쇄회로기판이 제2 기판(200)으로 사용될 수 있다. 제2 기판(200)은 제2 베이스층(210), 배선(240), 및 제2 상부 패드들(250)을 포함할 수 있다. 제2 베이스층(210)은 폴리머 또는 세라믹을 포함할 수 있다. 도시되지는 않았으나. 제2 베이스층(210)은 적층된 복수의 층들을 포함할 수 있다. 제1 기판(100) 및 제2 기판(200) 사이의 열팽창계수의 차이가 크면, 반도체 패키지(1)의 동작 시, 제1 기판(100) 또는 제2 기판(200) 내에 크렉이 발생할 수 있다. 예를 들어, 제2 기판(200)이 반도체칩을 포함하는 경우, 제1 기판(100) 및 제2 기판(200) 사이의 열팽창계수의 차이가 클 수 있다. 실시예들에 따르면, 제1 기판(100) 및 제2 기판(200)은 인쇄회로기판들을 포함할 수 있다. 이에 따라, 반도체 패키지(1)의 신뢰성이 향상될 수 있다. 도시되지는 않았으나, 제2 기판(200)의 상면 상에 재2 배선 패턴들이 제공될 수 있으며, 재2 패턴 패턴들의 폭(width)들은 10μm 보다 작을 수 있다. 제2 배선 패턴들 사이의 간격은 10μm 보다 작을 수 있다.
제2 상부 패드들(250)이 제2 기판(200)의 상면(200a) 상에 제공될 수 있다. 제2 상부 패드들(250)의 피치는 제1 상부 패드들(150)의 피치보다 작을 수 있다. 제2 상부 패드들(250)은 신호 전달용 패드들로 기능할 수 있다. 배선(240)이 제1 기판(100) 내에 제공될 수 있다. 도시된 바와 달리, 배선(240)은 제1 기판(100)의 상면(100a) 상에 배치될 수 있다. 배선(240)은 적어도 2개의 제2 상부 패드들(250)과 전기적으로 연결될 수 있다. 복수의 반도체칩들(500)이 제1 기판(100)의 상면(100a) 및 제2 기판(200)의 상면(200a) 상에 제공될 수 있다. 반도체칩들(500)은 서로 옆으로 이격될 수 있다. 예를 들어, 반도체칩들(500)은 서로 제1 방향(D1)으로 이격될 수 있다. 반도체칩들(500) 각각은 평면적 관점에서 제1 기판(100) 및 제2 기판(200)과 중첩될 수 있다. 반도체칩들(500) 각각은 제1 상부 패드들(150) 및 제2 상부 패드들(250) 상에 배치될 수 있다.
제1 패드들(510) 및 제2 패드들(520)이 반도체칩들(500)의 일면들(500b) 상에 제공될 수 있다. 평면적 관점에서 제1 패드들(510) 및 제2 패드들(520)은 제1 상부 패드들(150) 및 제2 상부 패드들(250)와 각각 중첩될 수 있다. 반도체칩들(500)의 일면들(500b)은 활성면들로 기능할 수 있다. 반도체칩들(500)의 일면들(500b)은 제1 기판(100) 또는 제2 기판(200)을 향할 수 있다. 제1 패드들(510) 및 제2 패드들(520)은 각 반도체칩(500) 내의 회로 패턴들(미도시)과 전기적으로 연결될 수 있다. 본 명세서에서, 반도체칩(500)과 전기적 연결은 반도체칩(500) 내의 회로 패턴들과의 전기적 연결을 의미할 수 있다. 제1 패드들(510) 및 제2 패드들(520)은 도전 물질, 예를 들어, 금속을 포함할 수 있다. 제1 패드들(510)은 평면적 관점에서 제1 기판(100)과 중첩될 수 있다. 제1 패드들(510)은 제1 피치(P1)를 가질 수 있다. 본 명세서에서, 어떤 구성 요소들의 피치는 상기 구성 요소들의 최소 피치를 의미할 수 있다.
제1 연결부들(610)이 제1 기판(100) 및 반도체칩들(500) 사이에 개재될 수 있다. 제1 연결부들(610)은 제1 상부 패드들(150) 및 제1 패드들(510)과 전기적으로 연결될 수 있다. 반도체칩들(500)은 제1 연결부들(610)을 통해 제1 기판(100)과 전기적으로 연결될 수 있다. 제1 기판(100)과 전기적으로 연결된다는 것은 제1 도전 구조체들(120) 중 적어도 하나와 전기적으로 연결된다는 것을 의미할 수 있다. 제1 도전 구조체들(120)은 반도체칩들(500)에 전기적 신호를 입출력하거나, 전압을 공급하거나, 또는 반도체칩들(500)을 접지시킬 수 있다. 제1 연결부들(610)은 제1 패드들(510) 및 제1 상부 패드들(150)과 평면적 관점에서 각각 중첩될 수 있다. 제1 연결부들(610)의 피치는 제1 패드들(510)의 제1 피치(P1) 및 제1 상부 패드들(150)의 피치와 실질적으로 동일할 수 있다. 제1 상부 패드들(150)은 제1 하부 패드들(121)과 제3 방향(D3)으로 정렬되지 않아, 제1 상부 패드들(150)의 배치 자유도가 증가될 수 있다. 이에 따라, 반도체칩들(500) 내의 회로 패턴들의 설계에 대한 제약이 감소될 수 있다. 제1 연결부들(610)은 솔더볼, 범프, 또는 필라를 포함할 수 있다. 제1 연결부들(610)은 도전 물질, 예를 들어, 금속을 포함할 수 있다.
제2 패드들(520)은 평면적 관점에서 제2 기판(200)과 중첩될 수 있다. 제2 패드들(520)은 제2 피치(P2)로 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)와 다를 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다.
제2 연결부들(620)이 제2 기판(200) 및 반도체칩들(500) 사이에 개재될 수 있다. 반도체칩들(500)은 제2 패드들(520) 및 제2 연결부들(620)을 통해 제2 기판(200)과 전기적으로 연결될 수 있다. 반도체칩들(500) 중에서 어느 하나는 제1 상부 패드들(150) 중에서 어느 하나는 제2 연결부들(620) 중에서 어느 하나와 전기적으로 연결될 수 있다. 반도체칩들(500) 중에서 다른 하나는 제1 상부 패드들(150) 중에서 다른 하나는 제2 연결부들(620) 중에서 어느 하나와 전기적으로 연결될 수 있다. 배선(240)은 제2 상부 패드들(250) 중에서 어느 하나 및 제2 상부 패드들(250) 중에서 다른 하나와 연결될 수 있다. 이에 따라, 반도체칩들(500)이 제2 연결부들(620)을 통해 배선(240)과 전기적으로 연결될 수 있다. 반도체칩들(500)은 배선(240)을 통해 서로 전기적인 신호를 전달할 수 있다. 제2 연결부들(620)은 솔더볼, 범프, 또는 필라를 포함할 수 있다. 제2 연결부들(620)은 도전 물질, 예를 들어, 금속을 포함할 수 있다. 제2 연결부들(620)은 제2 상부 패드들(250) 및 제2 패드들(520)과 평면적 관점에서 각각 중첩될 수 있다. 제2 연결부들(620)은 제2 상부 패드들(250) 및 제2 패드들(520)과 전기적으로 연결될 수 있다. 제2 연결부들(620)의 피치는 제2 패드들(520)의 제2 피치(P2) 및 제2 상부 패드들(250)의 피치와 실질적으로 동일할 수 있다. 제2 연결부들(620)의 피치는 제1 연결부들(610)의 피치보다 작을 수 있다.
제2 기판(200)이 생략되면, 제2 패드들(520)은 제1 패드들(510)과 동일 또는 유사한 피치로 배열될 수 있다. 이 경우, 반도체칩들(500)의 회로 패턴들의 설계가 제약될 수 있다. 제2 기판(200)이 생략되고, 제1 상부 패드들(150)이 보다 다양한 피치로 제조될 수 있다. 이 경우, 제1 기판(100)의 제조 공정이 복잡해질 수 있다. 실시예들에 따르면, 제2 기판(200)이 제공되어, 반도체칩들(500)의 회로 패턴들이 보다 자유롭게 설계 될 수 있다. 반도체칩들(500)이 제1 기판(100) 및 제2 기판(200) 상에 실장되므로, 제1 기판(100)의 제조 공정이 보다 단순화될 수 있다. 반도체칩들(500)은 제2 기판(200)에 의해 서로 용이하게 전기적으로 연결될 수 있다. 여기에서, 제2 기판(200)과 전기적인 연결은 배선(240)과 전기적 연결을 의미할 수 있다.
언더필막들(410)이 반도체칩들(500)의 일면들(500b) 상에 각각 제공될 수 있다. 언더필막들(410)은 제1 연결부들(610) 및 제2 연결부들(620)을 밀봉할 수 있다. 몰딩 패턴(400)이 제1 기판(100) 및 제2 기판(200) 사이에 제공될 수 있다. 몰딩 패턴(400)은 제1 기판(100)의 하면(100b) 및 제2 기판(200)의 하면(200b) 상으로 더 연장될 수 있다. 제2 기판(200)의 하면은 제2 기판(200)의 상면(200a)과 대향될 수 있다. 몰딩 패턴(400)은 절연성 폴리머를 포함할 수 있다.
도 2는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 2를 참조하면, 반도체 패키지(2)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 및 반도체칩들(500)에 더하여, 제2 범프(720)를 포함할 수 있다. 제2 범프(720)는 패키지 기판(1000) 및 제2 기판(200) 사이에 개재될 수 있다. 제2 기판(200)은 제2 베이스층(210), 제2 상부 패드들(250), 및 배선(240)에 더하여 제2 도전 구조체(220)를 포함할 수 있다. 제2 베이스층(210)은 복수로 제공될 수 있다. 제2 베이스층들(210)의 총 개수는 제1 베이스층들(110)의 총 개수와 동일하거나 더 많을 수 있다. 배선(240)은 제2 상부 패드들(250) 중에서 적어도 2개와 전기적으로 연결될 수 있다. 배선(240)은 반도체칩들(500) 사이의 신호 전달 통로로 기능할 수 있다. 배선(240)과 연결되는 제2 상부 패드들(250)은 신호 전달 패드로 기능할 수 있다.
제2 도전 구조체(220)는 제2 하부 패드(221), 제2 비아들(222) 및 제2 도전 패턴(223)을 포함할 수 있다. 제2 도전 구조체(220)는 제2 상부 패드들(250) 중에서 어느 하나와 전기적으로 연결될 수 있다. 이하의 도 2의 설명에서, 제2 도전 구조체(220) 및 이와 연결되는 단수의 제2 상부 패드(250)에 대하여 기술한다. 제2 하부 패드(221)는 제2 기판(200)의 하면 상에 제공될 수 있다. 제2 도전 패턴(223)은 제2 베이스층들(210) 사이에 개재되며, 제2 비아들(222)과 전기적으로 연결될 수 있-다. 제2 비아들(222)은 제2 베이스층들(210) 중에서 적어도 하나를 관통할 수 있다. 제2 비아들(222)은 제2 하부 패드(221)와 제2 도전 패턴(223) 사이 및 제2 도전 패턴(223)과 제2 상부 패드들(250) 사이에 개재될 수 있다. 제2 범프(720)가 패키지 기판(1000) 및 제2 하부 패드(221) 사이에 제공되어, 패키지 기판(1000) 및 제2 하부 패드(221)와 접속할 수 있다. 반도체칩들(500)의 제2 패드들(520)은 제2 연결부들(620), 제2 상부 패드들(250), 제2 도전 구조체(220), 및 제2 범프(720)를 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다. 일 예로, 각 반도체칩(500)은 제2 도전 구조체(220)를 통해 접지될 수 있다. 다른 예로, 외부의 전압이 제2 도전 구조체(220)를 통해 각 반도체칩(500)에 공급될 수 있다. 제2 상부 패드(250)는 제2 하부 패드들(221)과 제3 방향(D3)으로 정렬되지 않을 수 있다. 이에 따라, 각 반도체칩(500) 내의 회로 패턴들 및 패키지 기판(1000)의 배선들(미도시)이 보다 자유롭게 설계될 수 있다. 다른 예로, 제2 도전 패턴(223)이 생략되고, 제2 상부 패드(250)는 제2 범프(720)와 제3 방향(D3)으로 정렬될 수 있다. 제2 도전 구조체(220)는 배선(240)과 전기적으로 분리될 수 있다. 이에 따라, 제2 도전 구조체(220) 및 배선(240) 사이의 전기적 쇼트의 발생이 방지될 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 3을 참조하면, 반도체 패키지(3)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 및 반도체칩들(500)에 더하여 더미 범프(721)를 포함할 수 있다. 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 및 반도체칩들(500)은 앞서 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다. 더미 범프(721)는 패키지 기판(1000) 및 제1 기판(100) 사이에 배치될 수 있다. 제1 기판(100)은 더미 범프(721)에 의해 패키지 기판(1000)에 보다 안정적으로 고정될 수 있다. 더미 범프(721)는 패키지 기판(1000) 내의 도전성 구성 요소들, 제2 기판(200) 내의 도전성 구성 요소들, 및 반도체칩들(500)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 더미 범프(721)는 배선(240)과 전기적으로 연결되지 않을 수 있다. 더미 범프(721)는 제1 범프들(710)과 전기적으로 연결되지 않을 수 있다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 4를 참조하면, 반도체 패키지(4)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 및 반도체칩들(500)을 포함할 수 있다. 제1 기판(100)은 홀(190)을 가질 수 있다. 홀(190)은 제1 기판(100)의 상면(100a) 상에 제공될 수 있다. 홀(190)은 제1 기판(100)의 하면(100b)을 관통하지 않을 수 있다. 홀(190)의 바닥면(190b)은 제1 기판(100) 내에 제공될 수 있다.
제2 기판(200)은 제1 기판(100)의 홀(190) 내에 내장될 수 있다. 예를 들어, 제2 기판(200)은 홀(190)의 바닥면(190b) 상에 배치될 수 있다. 제2 기판(200)의 두께는 제1 기판(100)의 두께보다 더 클 수 있다. 제2 기판(200)은 홀(190)의 내벽과 이격될 수 있다. 몰딩 패턴(400)은 몰딩 패턴(400)은 홀(190) 내에 제공될 수 있다. 몰딩 패턴(400)은 제1 기판(100) 및 제2 기판(200) 사이의 갭을 채울 수 있다.
제1 범프들(710)이 패키지 기판(1000) 및 제1 도전 구조체들(120) 사이에 제공될 수 있다. 반도체칩들(500)은 제1 도전 구조체들(120) 및 제1 범프들(710)을 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다.
더미 범프(721)가 패키지 기판(1000) 및 제1 기판(100) 사이에 더 개재될 수 있다. 더미 범프(721)는 제1 기판(100)을 지지할 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 1a의 A-B선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 5를 참조하면, 반도체 패키지(5)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 및 반도체칩들(500)에 더하여, 제2 범프(720)를 포함할 수 있다. 홀(190)의 바닥면(190b)은 제1 기판(100) 내에 제공될 수 있다. 제1 기판(100)은 제1 베이스층들(110) 및 제1 도전 구조체들(120)에 더하여, 연결 비아(140)를 포함할 수 있다. 연결 비아(140)는 제1 베이스층들(110) 중에서 적어도 하나를 관통할 수 있다. 예를 들어, 연결 비아(140)는 제1 기판(100)의 하면(100b) 및 홀(190)의 바닥면(190b) 사이에 제공될 수 있다. 연결 비아(140)는 평면적 관점에서 홀(190)과 중첩될 수 있다. 연결 비아(140)는 제1 도전 구조체들(120)과 절연될 수 있다.
제2 기판(200)은 홀(190)의 바닥면(190b) 상에 배치되며, 홀(190)의 내벽과 이격될 수 있다. 제2 기판(200)은 제2 베이스층(210), 제2 상부 패드들(250), 및 배선(240)에 더하여 제2 도전 구조체(220)를 포함할 수 있다. 제2 베이스층(210)은 복수의 제2 베이스층들(210)을 포함할 수 있다. 제2 도전 구조체(220)는 제2 하부 패드(221), 제2 비아들(222) 및 제2 도전 패턴(223)을 포함할 수 있다. 제2 도전 구조체(220)가 제2 하부 패드(221)를 포함하므로, 제2 도전 구조체(220)는 제2 기판(200)의 하면(200b) 상에 노출될 수 있다. 제2 도전 구조체(220)는 연결 비아(140)와 전기적으로 연결될 수 있다.
제2 범프(720)가 패키지 기판(1000) 및 제1 기판(100)의 하면(100b) 사이에 제공될 수 있다. 제2 범프(720)는 연결 비아(140)와 전기적으로 연결될 수 있다. 이에 따라, 반도체칩들(500)이 제2 도전 구조체(220)를 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제2 도전 구조체(220)는 접지용 도전 구조체 또는 전원 공급용 도전 구조체로 기능할 수 있다. 제2 도전 구조체(220)는 배선(240)과 물리적으로 이격되고, 전기적으로 절연될 수 있다. 제2 도전 구조체(220)가 제공되어, 반도체칩들(500)의 회로 패턴들 또는 패키지 기판(1000) 내의 배선 패턴들이 보다 다양하게 설계될 수 있다.
더미 범프(721)가 패키지 기판(1000) 및 제1 기판(100) 사이에 더 제공될 수 있다. 더미 범프(721)는 제1 범프 및 제2 범프(720)와 물리적으로 이격되고, 전기적으로 절연될 수 있다.
도 6은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a 및 도 6을 참조하면, 반도체 패키지(6)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 언더필막들(410), 및 반도체칩들(501, 502, 503)을 포함할 수 있다. 반도체칩들(501, 502, 503)은 제1 반도체칩(501), 제2 반도체칩들(502), 및 제3 반도체칩(503)을 포함할 수 있다. 제1 반도체칩(501)은 도 1a 및 도 1b에서 설명한 반도체칩들(500) 중 어느 하나와 동일할 수 있다. 예를 들어, 제1 반도체칩(501)은 제1 연결부들(610) 및 제2 연결부들(620)을 통해 제1 기판(100) 및 제2 기판(200)과 각각 전기적으로 연결될 수 있다.
제2 반도체칩(502)이 제1 기판(100) 및 제2 기판(200) 상에 배치될 수 있다. 제2 반도체칩(502)은 복수로 제공될 수 있다. 제2 반도체칩들(502)은 적층될 수 있다. 제2 반도체칩들(502)은 제1 연결부들(610) 및 제2 연결부들(620)을 통해 제1 기판(100) 및 제2 기판(200)과 각각 전기적으로 연결될 수 있다. 관통 비아들(522)이 제2 반도체칩들(502) 내에 제공될 수 있다. 제2 반도체칩들(502)은 관통 비아들(522)을 통해 서로 전기적으로 연결될 수 있다. 제2 반도체칩들(502)은 배선(240)을 통해 제1 반도체칩(501)과 신호를 전달할 수 있다. 제2 반도체칩(502)은 제1 도전 구조체들(120)을 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제2 반도체칩(502)은 제1 도전 구조체들(120)을 통해 접지되거나 전원을 공급받을 수 있다. 제2 반도체칩들(502)의 개수는 도시된 바에 제한되지 않고 다양할 수 있다. 일 예로, 단수의 제2 반도체칩(502)이 제공될 수 있다. 도시되지는 않았으나, 제2 기판(200)은 제2 도전 구조체(도 2에서 220)를 더 포함할 수 있다.
제3 반도체칩(503)이 제2 반도체칩들(502) 상에 제공될 수 있다. 관통 비아(522)는 제3 반도체칩(503) 내에 제공되지 않을 수 있다. 제3 반도체칩(503)은 관통 비아들(522)을 통해 제2 반도체칩들(502)과 전기적으로 연결될 수 있다. 제3 반도체칩(503)은 관통 비아들(522) 및 배선(240)을 통해 제1 반도체칩(501)과 전기적으로 연결될 수 있다. 제3 반도체칩(503)은 관통 비아들(522) 및 제1 도전 구조체들(120)을 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다.
도 7a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 7b는 도 7a의 A'-B'선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a 및 도 7b를 참조하면, 반도체 패키지(7)는 패키지 기판(1000), 제1 범프들(710), 제1 기판(100), 제2 기판(200), 몰딩 패턴(400), 및 반도체칩들(501, 502)에 더하여 제3 기판(300)을 포함할 수 있다. 제1 기판(100)이 패키지 기판(1000) 상에 제공될 수 있다. 제1 기판(100)은 제1 베이스층들(110) 및 제1 도전 구조체들(120)을 포함할 수 있다. 제1 베이스층들(110) 및 제1 도전 구조체들(120)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 도전 구조체들(120)은 제1 범프들(710)과 전기적으로 연결될 수 있다. 다만, 도 1a 및 도 1b와 달리, 제1 기판(100)은 홀(190)을 가지지 않을 수 있다.
제2 기판(200)이 패키지 기판(1000) 상에 제공될 수 있다. 제2 기판(200)은 제1 기판(100)과 옆으로 이격될 수 있다. 예를 들어, 제2 기판(200)은 제1 기판(100)과 제1 방향(D1)으로 이격될 수 있다. 제2 기판(200)은 제2 베이스층들(210), 배선(240), 및 제2 상부 패드들(250)을 포함할 수 있다. 제2 상부 패드들(250) 사이의 피치는 제1 상부 패드들(150) 사이의 피치보다 더 작을 수 있다. 더미 범프(721)가 패키지 기판(1000) 및 제2 기판(200) 사이에 개재될 수 있다. 도시되지는 않았으나, 제2 기판(200)은 제2 도전 구조체(도 2에서 220)를 더 포함할 수 있다.
제3 기판(300)이 패키지 기판(1000) 상에 제공될 수 있다. 제3 기판(300)은 제2 기판(200)과 제2 방향(D2)으로 이격될 수 있다. 제3 기판(300)의 상면(300a)는 제2 기판(200)의 상면(200a) 및 제1 기판(100)의 상면(100a)와 실질적으로 동일한 레벨에 배치될 수 있다. 제3 기판(300)은 제3 베이스층들(310), 제3 도전 구조체들(320), 및 제3 상부 패드들(350)을 포함할 수 있다. 제3 베이스층들(310), 제3 도전 구조체들(320), 및 제3 상부 패드들(350)은 도 1a 및 도 1b에서 설명한 제1 베이스층들(110), 제1 도전 구조체들(120), 및 제1 상부 패드들(150)과 각각 동일할 수 있다. 제3 도전 구조체들(320)은 서로 전기적으로 분리될 수 있다. 제3 도전 구조체들(320)은 제3 하부 패드들(321), 제3 비아들(322), 및 제3 도전 패턴(323)을 포함할 수 있다. 제3 상부 패드들(350)의 피치는 제2 상부 패드들(250)의 피치와 다를 수 있다. 예를 들어, 제3 상부 패드들(350)의 피치는 제2 상부 패드들(250)의 피치보다 클 수 있다. 제3 상부 패드들(350)의 피치는 제1 상부 패드들(150)의 피치와 동일 또는 상이할 수 있다. 제3 범프들(730)이 패키지 기판(1000) 및 제3 기판(300) 사이에 제공될 수 있다. 제3 도전 구조체들(320)은 제3 범프들(730)을 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다.
반도체칩들(501, 502)은 제1 반도체칩(501) 및 제2 반도체칩들(502)을 포함할 수 있다. 제1 반도체칩(501)은 제1 기판(100) 및 제2 기판(200) 상에 실장될 수 있다. 제1 반도체칩(501)은 도 1a 및 도 1b예에서 설명한 반도체칩들(500) 중 어느 하나와 동일할 수 있다. 예를 들어, 제1 패드들(510) 및 제2 패드들(520)이 제1 반도체칩(501)의 일면(501b) 상에 제공될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다. 제1 반도체칩(501)은 제1 연결부들(610)에 의해 제1 기판(100)과 접속할 수 있다. 예를 들어, 제1 반도체칩(501)은 제2 연결부에 의해 배선(240)과 전기적으로 연결될 수 있다.
제2 반도체칩(502)은 제2 기판(200) 및 제3 기판(300) 상에 실장될 수 있다. 제2 반도체칩(502)은 제1 반도체칩(501)과 옆으로 이격배치될 수 있다. 예를 들어, 제2 반도체칩(502)은 제1 반도체칩(501)과 제1 방향(D1)으로 이격될 수 있다. 제2 반도체칩(502)의 일면(502b)은 제2 기판(200) 및 제3 기판(300)을 향할 수 있다. 제2 패드들(520) 및 제3 패드들(530)이 제2 반도체칩(502)의 일면(502b) 상에 제공될 수 있다. 제2 패드들(520) 및 제3 패드들(530)은 평면적 관점에서 제2 기판(200) 및 제3 기판(300)과 각각 중첩될 수 있다. 제3 패드들(530)은 제3 피치(P3)를 가질 수 있다. 제2 피치(P2)는 제3 피치(P3)와 다를 수 있다. 예를 들어, 제2 피치(P2)는 제3 피치(P3)보다 작을 수 있다. 제3 피치(P3)는 제1 피치(P1)와 동일 또는 상이할 수 있다.
제2 반도체칩(502)의 제2 패드들(520)은 제2 연결부들(620)에 의해 제2 기판(200)과 접속할 수 있다. 제2 반도체칩(502)은 배선(240)을 통해 제1 반도체칩(501)과 전기적으로 연결될 수 있다.
제2 반도체칩(502)의 제3 패드들(530)은 제3 기판(300)을 통해 패키지 기판(1000)과 전기적으로 연결될 수 있다, 제3 기판(300)과 전기적으로 연결된다는 것은 제3 도전 구조체(320)와 전기적으로 연결되는 것을 의미할 수 있다. 제3 연결부들(630)이 제3 기판(300) 및 제2 반도체칩(502) 사이에 개재될 수 있다. 제3 연결부들(630)은 제3 상부 패드들(350) 및 제3 패드들(530)과 접속할 수 있다. 제3 패드들(530)의 제3 피치(P3)는 제2 연결부들(620)의 피치 및 제3 상부 패드들(350)의 피치와 실질적으로 동일할 수 있다. 실시예들에 따르면, 제3 기판(300)이 제공되어, 제2 반도체칩(502)의 패드들(520, 530)의 피치들(P2, P3)에 대한 제약이 감소할 수 있다. 제3 도전 구조체(320)는 제2 반도체칩(502)에 신호를 전달하거나, 전압을 공급하거나, 또는 제2 반도체칩(502)을 접지시킬 수 있다.
몰딩 패턴(400)이 제1 기판(100) 및 제2 기판(200) 사이의 갭 그리고 제2 기판(200) 및 제3 기판(300) 사이의 갭에 개재될 수 있다. 몰딩 패턴(400)은 제1 기판(100)의 하면(100b), 제2 기판(200)의 하면(200b), 또는 제3 기판(300)의 하면(300b) 상에 더 제공될 수 있다.
도 8a 내지 도 8e는 실시예들에 따른 반도체 패키지의 제조를 도시한 단면도들로, 도 1a의 A-B선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 8a를 참조하면, 제1 기판(100)이 지지 기판(800) 상에 배치될 수 있다. 제1 기판(100)의 상면(100a)은 접착층(810)과 물리적으로 접촉할 수 있다. 제1 기판(100)은 접착층(810)에 의해 지지 기판(800) 상에 부착될 수 있다. 일 예로, 인쇄회로기판(PCB)이 제1 기판(100)으로 사용될 수 있다. 제1 기판(100)은 제1 베이스층들(110), 제1 도전 구조체들(120), 및 제1 상부 패드들(150)을 포함할 수 있다.
도 1a 및 도 8b를 참고하면, 홀(190)이 제1 기판(100) 내에 형성될 수 있다. 예를 들어, 제1 기판(100)의 일부가 제거되어, 홀(190)이 형성될 수 있다. 평면적 관점에서, 홀(190)은 제1 기판(100)의 센터 부분에 형성될 수 있다. 홀(190)은 접착층(810)을 노출시킬 수 있다.
도 1a 및 도 8c를 참조하면, 제2 기판(200) 및 몰딩 패턴(400)이 지지 기판(800) 상에 제공될 수 있다. 제2 기판(200)은 제1 기판(100)의 홀(190) 내에 배치될 수 있다. 제2 기판(200)의 상면(200a)은 접착층(810)에 부착될 수 있다. 제2 기판(200)의 상면(200a)은 제1 기판(100)의 상면(100a)과 동일한 레벨에 제공될 수 있다. 제2 기판(200)은 제2 베이스층들(210), 배선(240), 및 제2 상부 패드들(250)을 포함할 수 있다. 제2 상부 패드들(250)은 제2 피치(P2)를 가질 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 작을 수 있다. 몰딩 패턴(400)이 제1 기판(100)의 하면(100b) 및 제2 기판(200)의 하면(200b) 상에 형성될 수 있다. 몰딩 패턴(400)은 제1 기판(100) 및 제2 기판(200) 사이의 갭으로 연장될 수 있다.
도 1a 및 도 8d를 참조하면, 몰딩 패턴(400)의 일부가 제거되어, 개구부들(405)이 형성될 수 있다. 개구부들(405)은 몰딩 패턴(400) 내에 형성될 수 있다. 개구부들(405)은 제1 하부 패드들(121)을 노출시킬 수 있다. 이 후, 지지 기판(800) 및 접착층(810)이 제거되어, 제1 기판(100)의 상면(100a) 및 제2 기판(200)의 상면(200a)이 노출될 수 있다. 제2 기판(200)의 상면(200a)은 제1 기판(100)의 상면(100a)과 실질적으로 동일한 레벨에 배치될 수 있다.
도 1a 및 도 8e를 참조하면, 반도체칩들(500)이 제1 기판(100) 및 제2 기판(200) 상에 실장될 수 있다. 예를 들어, 제1 패드들(510) 및 제2 패드들(520)이 각 반도체칩(500)의 일면(500b) 상에 형성될 수 있다. 제1 패드들(510) 및 제2 패드들(520)이 제1 상부 패드들(150) 및 제2 상부 패드들(250)과 각각 정렬되도록, 각 반도체칩(500)이 제1 기판(100) 및 제2 기판(200) 상에 배치될 수 있다. 제1 연결부들(610)이 제1 상부 패드들(150) 및 제1 패드들(510) 사이에 형성될 수 있다. 반도체칩들(500)은 제1 연결부들(610)에 의해 제1 기판(100)과 접속할 수 있다. 제2 연결부들(620)이 제2 상부 패드들(250) 및 제2 패드들(520) 사이에 형성될 수 있다. 반도체칩들(500)은 제2 연결부들(620)에 의해 제2 기판(200)과 접속할 수 있다. 제2 기판(200)의 상면(200a)은 제1 기판(100)의 상면(100a)과 실질적으로 동일한 레벨에 배치되므로, 반도체칩들(500)이 용이하게 실장될 수 있다. 언더필막들(410)이 반도체칩들(500)의 일면들(500b) 상에 형성될 수 있다. 언더필막들(410)은 제1 연결부들(610) 및 제2 연결부들(620)을 밀봉시킬 수 있다. 솔더들(730')이 제2 기판(200)의 하면(200b) 상에 형성되어, 제3 하부 패드들(321)과 접속할 수 있다.
다시 도 1a 및 도 1b를 참조하면, 제1 기판(100) 및 제2 기판(200)이 패키지 기판(1000) 상에 실장되어, 반도체 패키지(1)가 제조될 수 있다. 솔더들(730')이 패키지 기판(1000)과 접속하여, 제1 범프들(710)이 형성될 수 있다. 일 예로, 패키지 기판(1000) 상에 패키지 솔더들(미도시)이 형성될 수 있다. 솔더들(도 8e에서 730')은 상기 패키지 솔더들과 리플로우되어 제1 범프들(710)을 형성할 수 있다. 반도체칩들(500)은 제1 기판(100) 및 제1 범프들(710)에 의해 패키지 기판(1000)과 전기적으로 연결될 수 있다.
다른 예에 따르면, 제2 도전 구조체(220)를 포함하는 제2 기판(200)을 사용하여, 도 2의 반도체 패키지(2)가 제조될 수 있다. 더미 범프(721)가 패키지 기판(1000) 및 제2 기판(200) 사이에 더 형성되어, 도 3의 반도체 패키지(3)가 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 그 상면 상에 제1 상부 패드들을 포함하는 제1 기판;
    그 상면 상에 제2 상부 패드들을 포함하는 제2 기판;
    상기 제1 기판의 하면 및 상기 제2 기판의 하면을 덮는 몰딩 패턴;
    상기 제1 상부 패드들 및 상기 제2 상부 패드들 상에 배치되며, 상기 제1 상부 패드들 및 상기 제2 상부 패드들과 전기적으로 연결되는 제1 반도체칩; 및
    상기 제1 반도체칩과 상기 제1 기판 및 상기 제2 기판 사이의 언더필막을 포함하고,
    상기 제1 상부 패드들의 상면들과 상기 제2 상부 패드들의 상면들은 서로 동일한 레벨에 배치되고,
    상기 제1 기판과 상기 제2 기판은 인쇄회로기판을 포함하고,
    상기 몰딩 패턴은 상기 제1 기판 및 상기 제2 기판 사이의 갭으로 연장되며, 상기 언더필막과 접하고,
    상기 제1 기판의 상기 상면, 상기 제2 기판의 상기 상면, 및 연장된 상기 몰딩 패턴의 상면은 서로 동일한 레벨에 배치되며,
    상기 제2 상부 패드들의 피치는 상기 제1 상부 패드들의 피치보다 더 작은 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체칩은 복수의 제1 반도체칩들을 포함하고,
    상기 제1 반도체칩들은 서로 옆으로 배치되는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 반도체칩들 중에서 어느 하나는 상기 제2 상부 패드들 중 어느 하나와 연결되고,
    상기 제1 반도체칩들 중에서 다른 하나는 상기 제2 상부 패드들 중에서 다른 하나와 연결되고,
    상기 제2 기판은 상기 제2 상부 패드들 중에서 어느 하나 및 상기 제2 상부 패드들 중에서 다른 하나와 연결되는 배선을 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제2 기판 내에 제공되고, 상기 제2 상부 패드들 중에서 적어도 하나와 전기적으로 연결되는 도전 구조체; 및
    상기 제2 기판의 상기 하면 상에 제공되고, 상기 도전 구조체와 전기적으로 연결되는 범프를 포함하고,
    상기 도전 구조체는 상기 배선과 전기적으로 분리된 반도체 패키지.
  5. 제 4항에 있어서,
    상기 도전 구조체는 상기 제2 기판의 상기 하면 상에 제공된 하부 패드를 더 포함하고,
    상기 제2 상부 패드는 상기 하부 패드와 수직적으로 정렬되지 않는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 기판 및 상기 제2 기판 상에 실장되고, 상기 제1 반도체칩과 옆으로 배치된 제2 반도체칩; 및
    상기 제2 반도체칩 상에 실장된 제3 반도체칩을 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제2 기판과 옆으로 배치되고, 그 상면 상에 제3 상부 패드들을 포함하는 제3 기판; 및
    상기 제2 기판 및 상기 제3 기판 상에 배치되고, 상기 제2 상부 패드들 및 상기 제3 상부 패드들과 전기적으로 연결되는 제2 반도체칩을 더 포함하는 반도체 패키지.
  8. 홀을 갖는 제1 기판;
    상기 제1 기판의 상기 홀 내에 배치된 제2 기판;
    상기 제1 기판 및 상기 제2 기판 상에 실장된 반도체칩;
    상기 제1 및 제2 기판들의 하면들을 덮는 몰딩 패턴;
    상기 제1 기판 및 상기 반도체칩 사이에 제공되는 제1 연결부들; 및
    상기 제2 기판 및 상기 반도체칩 사이에 제공되고, 상기 제1 연결부들보다 더 작은 피치를 갖는 제2 연결부들; 및
    상기 반도체칩과 상기 제1 기판 및 상기 제2 기판 사이에 위치하며, 상기 제1 연결부들 및 상기 제2 연결부들을 둘러싸는 언더필막을 포함하되,
    상기 제1 기판 및 상기 제2 기판은 인쇄회로기판을 포함하고,
    상기 몰딩 패턴은 상기 제1 기판 및 상기 제2 기판 사이의 갭으로 연장되며, 상기 언더필막과 접하고,
    상기 제1 기판의 상면, 상기 제2 기판의 상면 및 연장된 상기 몰딩 패턴의 상면은 서로 동일한 레벨에 배치되는 반도체 패키지.
  9. 제 8항에 있어서
    상기 제2 기판은 상기 제2 연결부들 적어도 2개와 전기적으로 연결되는 배선을 포함하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 반도체칩은 복수의 반도체칩들을 포함하고,
    상기 반도체칩들 중에서 어느 하나는 상기 배선을 통해 상기 반도체칩들 중에서 다른 하나와 전기적으로 연결되는 반도체 패키지.
  11. 제 8항에 있어서,
    상기 홀은 상기 제1 기판의 상기 상면 및 상기 하면을 관통하고,
    상기 제1 기판의 상기 상면은 상기 하면과 대향되는 반도체 패키지.
  12. 제 8항에 있어서,
    상기 홀은 상기 제1 기판의 상기 상면 상에 형성되며,
    상기 홀의 바닥면은 상기 제1 기판 내에 제공되는 반도체 패키지.
  13. 서로 옆으로 배치된 복수의 반도체칩들;
    상기 반도체칩들의 일면들 상에 제공된 제1 패드들;
    상기 반도체칩들의 상기 일면들 상에 제공된 제2 패드들;
    상기 제1 패드들을 통해 상기 반도체칩들과 전기적으로 연결되며, 제1 도전 구조체를 포함하는 제1 기판;
    상기 제2 패드들을 통해 상기 반도체칩들과 전기적으로 연결되며, 제2 도전 구조체를 포함하는 제2 기판;
    상기 제1 기판의 하면 및 상기 제2 기판의 하면을 덮는 몰딩 패턴;
    상기 복수의 반도체칩들과 상기 제1 기판 및 상기 제2 기판 사이의 언더필막들; 및
    상기 제1 기판 및 상기 제2 기판을 사이에 두고 상기 복수의 반도체칩들과 이격되는 패키지 기판을 포함하고,
    상기 제1 기판 및 상기 제2 기판은 인쇄회로기판을 포함하고,
    상기 반도체칩들의 상기 일면들은 상기 제1 기판 및 상기 제2 기판과 마주보고,
    상기 몰딩 패턴은 상기 제1 기판 및 상기 제2 기판 사이의 갭으로 연장되며, 상기 언더필막들과 접하고,
    상기 갭으로 연장된 상기 몰딩 패턴의 상면, 상기 제1 기판의 상면, 및 상기 제2 기판의 상면은 서로 동일한 레벨에 배치되고,
    상기 복수의 반도체칩들은 상기 제1 및 제2 도전 구조체들을 통해 상기 패키지 기판과 전기적으로 연결되며,
    상기 제2 패드들의 피치는 상기 제1 패드들의 피치보다 더 작은 반도체 패키지.
  14. 제 13항에 있어서,
    상기 제2 기판은 배선을 더 포함하고,
    상기 배선은 상기 제2 패드들 중에서 적어도 2개와 전기적으로 연결되는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 반도체칩들은 제1 반도체칩 및 제2 반도체칩을 포함하고,
    상기 제1 반도체칩은 상기 배선을 통해 상기 제2 반도체칩과 전기적으로 연결되는 반도체 패키지.
  16. 제 14항에 있어서,
    상기 제2 기판 내에 제공되고, 상기 제2 패드들 중에서 적어도 하나와 전기적으로 연결되는 도전 구조체를 더 포함하되,
    상기 도전 구조체는 도전 비아 및 상기 제2 기판의 상기 하면 상에 제공된 도전 패드를 포함하고,
    상기 제2 기판의 상기 상면은 상기 하면과 대향되며, 상기 반도체칩들과 마주보는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 도전 구조체는 상기 배선과 전기적으로 분리된 반도체 패키지.
  18. 제 14항에 있어서,
    상기 제1 기판은 제1 베이스층들 및 상기 제1 베이스층들 내의 제1 도전 구조체들을 포함하고,
    상기 제1 도전 구조체들은 상기 제1 패드들과 전기적으로 연결되는 반도체 패키지.
  19. 제 13항에 있어서,
    패키지 기판을 더 포함하되
    상기 제1 기판 및 상기 제2 기판은 상기 패키지 기판 상에 실장되고,
    상기 제1 기판 및 상기 제2 기판은 상기 반도체칩들 및 상기 패키지 기판 사이에 개재된 반도체 패키지.
  20. 제 19항에 있어서,
    상기 패키지 기판 및 상기 제1 기판 사이에 개재되고, 상기 제1 기판과 전기적으로 연결되는 제1 범프들; 및
    상기 패키지 기판 및 상기 제2 기판 사이에 개재된 더미 범프들을 더 포함하고,
    상기 더미 범프들은 상기 제2 기판과 전기적으로 분리된 반도체 패키지.
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