TWI758756B - 封裝載板及其製作方法 - Google Patents

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Abstract

一種封裝載板，包括一基板、至少一中介板、一導電結構層、一第一增層結構以及一第二增層結構。中介板配置於基板的至少一開口內，且中介板包括玻璃基板、至少一導電通孔、至少一第一接墊以及至少一第二接墊。導電通孔貫穿玻璃基板，而第一接墊與第二接墊分別配置於玻璃基板彼此相對的一上表面與一下表面上且連接至導電通孔的相對兩端。導電結構層配置於基板上且結構性及電性連接第一接墊與第二接墊。第一增層結構及第二增層結構分別配置於基板的第一表面與第二表面上且與導電結構層電性連接。

Description

封裝載板及其製作方法
本發明是有關於一種基板結構及其製作方法，且特別是有關於一種封裝載板及其製作方法。
目前的內埋式被動元件基板(Embedded Passive Substrate,FPS)的結構僅能單面連接，在被動元件的背面無法佈局導線，因而無法有效利用。一般來說，被動元件與基板之間的連接是透過導電盲孔；或者是，以基板上的導線圖案直接連接至被動元件的接點進行單面導線佈局。由於導電盲孔具有較多的連接介面，即有上、下兩連接介面，因而易造成導電性不佳。再者，導電盲孔還具有孔底接觸面積較小的特性，由於須進行除膠渣製程，若無法有效地清除孔底的殘留物，將導致電性可靠度不佳。此外，目前的基板大都為銅箔基板，因其本身材料特性較易產生不規則的翹曲，而使得晶片封裝區的共面性不佳，且晶片無法有效地配置在銅箔基板上的晶片封裝區內，進而導致封裝良率低。另外，被動元件的尺寸較小，亦無法提供做為封裝區的剛性支撐結構。
本發明提供一種封裝載板，其具有較佳的共平面性。
本發明還提供一種封裝載板的製作方法，用以製作上述的封裝載板，可提升晶片封裝良率及結構剛性，且具有較佳的導電性能及結構可靠度。
本發明的封裝載板，包括一基板、至少一中介板、一導電結構層、一第一增層結構以及一第二增層結構。基板具有彼此相對的一第一表面與一第二表面以及連接第一表面與第二表面的至少一開口。中介板配置於基板的開口內，且中介板包括玻璃基板、至少一導電通孔、至少一第一接墊以及至少一第二接墊。導電通孔貫穿玻璃基板，而第一接墊與第二接墊分別配置於玻璃基板彼此相對的一上表面與一下表面上且連接至導電通孔的相對兩端。導電結構層配置於基板上且結構性及電性連接第一接墊與第二接墊。第一增層結構配置於基板的第一表面上且與導電結構層電性連接。第二增層結構配置於基板的第二表面上且與導電結構層電性連接。
在本發明的一實施例中，上述的封裝載板還包括一絕緣層，填滿基板的開口，且覆蓋玻璃基板的上表面與下表面，並暴露出第一接墊與第二接墊。絕緣層切齊於基板的第一表面與第二表面。
在本發明的一實施例中，上述的基板還具有至少一貫 孔。導電結構層包括一第一圖案化線路層、一第二圖案化線路層以及至少一導通層。導通層覆蓋貫孔的內壁，且連接位於第一表面上的第一圖案化線路層及位於第二表面上的第二圖案化線路層。第一圖案化線路層與第一接墊結構性且電性連接。第二圖案化線路層與第二接墊結構性且電性連接。
在本發明的一實施例中，上述的封裝載板還包括一第一防焊層、一第二防焊層、一第一表面處理層以及一第二表面處理層。第一防焊層配置於第一增層結構上。第一防焊層具有多個第一開口，而第一開口暴露出部分第一增層結構。第二防焊層配置於第二增層結構上。第二防焊層具有多個第二開口，而第二開口暴露出部分第二增層結構。第一表面處理層配置於第一開口所暴露出的第一增層結構上。第二表面處理層配置於第二開口所暴露出的第二增層結構上。
在本發明的一實施例中，上述的封裝載板還包括多個第一焊球以及多個第二焊球。第一焊球分別配置於第一防焊層的第一開口內。第一表面處理層位於第一焊球與第一增層結構之間。第二焊球分別配置於第二防焊層的第二開口內。第二表面處理層位於第二焊球與第二增層結構之間。
本發明的封裝載板的製作方法，其包括以下步驟。提供具有至少一開口的一基板。將至少一中介板置放於基板的開口內。每一中介板包括一玻璃基板、至少一導電通孔、至少一第一接墊以及至少一第二接墊。導電通孔貫穿玻璃基板，而第一接墊 與第二接墊分別配置於玻璃基板彼此相對的一上表面與一下表面上且連接至導電通孔的相對兩端。形成一導電結構層於基板上，其中導電結構層結構性且電性連接第一接墊與第二接墊。分別形成一第一增層結構與一第二增層結構於基板的第一表面與第二表面上。第一增層結構與第二增層結構分別與導電結構層電性連接。
在本發明的一實施例中，上述的封裝載板的製作方法還包括：於形成導電結構層於基板上之前，形成一絕緣材料層於基板的開口內。絕緣材料層填滿開口，覆蓋玻璃基板的上表面與下表面，並延伸覆蓋至基板的第一表面以及第一接墊上。移除部分絕緣材料層而形成一絕緣層。絕緣層暴露出第一接墊與第二接墊，且切齊於基板的第一表面與第二表面。
在本發明的一實施例中，上述的形成導電結構層於基板上的步驟，包括：形成至少一貫孔於基板上。形成一導電材料層於基板上。導電材料層覆蓋貫孔的內壁，且延伸覆蓋於絕緣層上、第一接墊與第二接墊上，以及基板的第一表面及第二表面上。圖案化導電材料層而形成導電結構層。導電結構層包括一第一圖案化線路層、一第二圖案化線路層以及至少一導通層。導通層覆蓋貫孔的內壁，且連接位於第一表面上的第一圖案化線路層及位於第二表面上的第二圖案化線路層。第一圖案化線路層與第一接墊結構性且電性連接。第二圖案化線路層與第二接墊結構性且電性連接。
在本發明的一實施例中，上述的封裝載板的製作方法還 包括：形成一第一防焊層於第一增層結構上。第一防焊層具有多個第一開口，第一開口暴露出部分第一增層結構。形成一第二防焊層於第二增層結構上。第二防焊層具有多個第二開口，第二開口暴露出部分第二增層結構。形成一第一表面處理層於第一開口所暴露出的第一增層結構上。形成一第二表面處理層於第二開口所暴露出的第二增層結構上。
在本發明的一實施例中，上述的封裝載板的製作方法還包括：分別形成多個第一焊球於第一防焊層的第一開口內。第一表面處理層位於第一焊球與第一增層結構之間。分別形成多個第二焊球於第二防焊層的第二開口內。第二表面處理層位於第二焊球與第二增層結構之間。
基於上述，在本發明的封裝載板的設計中，是透過將中介板置放於基板的開口內來作為一被動元件使用，其中導電結構層結構性及電性連接中介板的第一接墊與第二接墊。意即，導電結構層與第一接墊之間以及導電結構層與第二接墊之間分別僅具有一個接觸面，呈現無盲孔連接且高共平面性(Coplanarity)。再者，中介板可雙面與導電結構層電性連接，除了可具有較佳的線路靈活度及利用率之外，中介板亦可作為剛性支撐結構，可提高後續封裝結構的剛性。此外，由於本發明的封裝載板為元件內埋式封裝載板，除了可具有較佳的共平面性，因而可提升後續晶片封裝良率之外，亦可具有較佳的導電性能、結構可靠度及較薄的封裝厚度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:黏著層
20:晶片
100a、100b:封裝載板
110a、110b:基板
111:第一表面
112:核心層
113:第二表面
114:第一銅箔層
115a、115b:開口
116:第二銅箔層
117:貫孔
120:中介板
121:上表面
122:玻璃基板
123:下表面
124:導電通孔
126:第一接墊
128:第二接墊
130a:絕緣材料層
130:絕緣層
140a:導電材料層
140:導電結構層
142:第一圖案化線路層
144:第二圖案化線路層
146:導通層
150:第一增層結構
152:介電層
154:線路層
156:導電盲孔
160:第二增層結構
162:介電層
164:線路層
166:導電盲孔
170:第一防焊層
172:第一開口
175:第二防焊層
177:第二開口
180:第一表面處理層
185:第二表面處理層
190:第一焊球
195:第二焊球
G:間隙
圖1A至圖1H是依照本發明的一實施例的一種封裝載板的製作方法的剖面示意圖。
圖2是依照本發明的一實施例的一種封裝載板的剖面示意圖。
圖3是將多個晶片封裝至圖2的封裝載板的剖面示意圖。
圖1A至圖1H是依照本發明的一實施例的一種封裝載板的製作方法的剖面示意圖。關於本實施例的封裝載板的製作方法，首先，請參考圖1A，提供一基板110a。詳細來說，本實施例的基板110a包括一核心層112、一第一銅箔層114以及一第二銅箔層116，其中第一銅箔層114與第二銅箔層116分別位於核心層112的相對兩表面上。此處，基板110a例如是銅箔基板，而核心層112的材質例如是玻璃纖維，但本發明並不以此基板110a為限。於其他未繪示的實施例中，基板亦可為BT樹脂基板、塑膠基板、陶瓷基板或其他適當的基板。
接著，請參考圖1B，形成至少一開口115a(示意地繪示 一個開口115a)於基板110a上，其中開口115a貫穿第一銅箔層114、核心層112以及第二銅箔層116。至此，已提供具有開口115a的基板110a。
緊接著，請再參考圖1B，貼附一黏著層10於基板110a上，其中基板110a具有彼此相對的一第一表面111與一第二表面113，而基板110a的第二表面113與黏著層10黏接在一起。
接著，請再參考圖1B，將至少一中介板120(示意地繪示一個中介板120)置放於基板110a的開口115a內，且透過黏著層10而定位於開口115a內。詳細來說，本實施例的中介板120包括一玻璃基板122、至少一導電通孔124(示意地繪示三個導電通孔124)、至少一第一接墊126(示意地繪示三個第一接墊126)以及至少一第二接墊128(示意地繪示三個第二接墊128)。導電通孔124貫穿玻璃基板122，而第一接墊126與第二接墊128分別配置於玻璃基板122彼此相對的一上表面121與一下表面123上且連接至導電通孔124的相對兩端。也就是說，第一接墊126與第二接墊128彼此對應設置且位於導電通孔124彼此相對的兩端。較佳地，導電通孔124、第一接墊126以及第二接墊128三者具有相同的材質且呈現無縫連接。此時，中介板120的第二接墊128與黏著層10相黏接，而將中介板120定位於開口115a中。如圖1B所示，中介板120並非直接接觸開口115a，而是與開口115a的內壁之間具有一間隙G。第一接墊126可與基板110a的第一表面111共平面，而第二接墊128可與基板110a的第二表面113共 平面，但不以此為限。
接著，請同時參考圖1B以及圖1C，透過壓合、填膠、塞孔等方式形成一絕緣材料層130a於基板110a的開口115a內，以對基板110a進行膜封。此時，絕緣材料層130a填滿開口115a，覆蓋玻璃基板122的上表面121與下表面123，並延伸覆蓋至基板110a的第一表面111以及第一接墊126上。
緊接著，請參考圖1C，移除黏著層10，而暴露出基板110a的第二表面113、部分絕緣材料層130a以及第二接墊128。
接著，請同時參考圖1C與圖1D，透過化學機械研磨法(Chemical-Mechanical Polishing,CMP)或電漿薄化(plasma thinning)等方式，移除部分絕緣材料層130a而形成一絕緣層130。此時，絕緣層130暴露出中介板120的第一接墊126與第二接墊128，且切齊於基板110a的第一表面111與第二表面113。
接著，請參考圖1E，形成至少一貫孔117(示意地繪示二個貫孔117)於基板110a上。緊接著，以電鍍或濺鍍的方式形成一導電材料層140a於基板110a上，其中導電材料層140a覆蓋貫孔117的內壁，且延伸覆蓋於絕緣層130上、第一接墊126與第二接墊128上，以及基板110a的第一表面111及第二表面113上。意即，對全板面進行金屬化。
緊接著，請同時參考圖1E與圖1F，利用減層法的方式，圖案化導電材料層140a，而形成導電結構層140。導電結構層140包括一第一圖案化線路層142、一第二圖案化線路層144以及至少 一導通層146(示意地繪示二個導通層146)。導通層146覆蓋貫孔的內壁，且連接位於基板110a的第一表面111上的第一圖案化線路層142及位於基板110a的第二表面113上的第二圖案化線路層144。意即，導通層146用以導通第一圖案化線路層142與第二圖案化線路層144。此處，導電結構層140暴露出基板110a的核心層112的部分表面，且第一圖案化線路層142包括殘留的第一銅箔層114，而第二圖案化線路層144包括殘留的第二銅箔層116。特別是，第一圖案化線路層142與第一接墊126結構性且電性連接，而第二圖案化線路層144與第二接墊128結構性且電性連接。此時，第一圖案化線路層142與第一接墊126之間僅具有一個接觸平面，而第二圖案化線路層144與第二接墊128之間僅具有一個接觸平面，可具有較大的接觸面積，並可提供較佳的導電性及較佳的連接可靠度，且呈現無盲孔連接及高共平面性。至此，已形成導電結構層140於基板110a上，其中導電結構層140結構性且電性連接中介板120的第一接墊126與第二接墊128。
接著，請參考圖1G，分別形成一第一增層結構150與一第二增層結構160於基板110a的第一表面111與第二表面113上。第一增層結構150與第二增層結構160分別與導電結構層140電性連接。詳細來說，第一增層結構150包括至少一介電層152(示意地繪示一層介電層152)、至少一線路層154(示意地繪示一層線路層154)以及至少一導電盲孔156(示意地繪示多個導電盲孔156)。介電層152至少覆蓋第一圖案化線路層142，且填充至貫孔 117內。線路層154配置於介電層152上，且透過導電盲孔156與第一圖案化線路層142電性連接。第二增層結構160包括至少一介電層162(示意地繪示一層介電層162)、至少一線路層164(示意地繪示一層線路層164)以及至少一導電盲孔166(示意地繪示多個導電盲孔166)。介電層162至少覆蓋第二圖案化線路層144，且填充至貫孔117內。線路層164配置於介電層162上，且透過導電盲孔166與第二圖案化線路層144電性連接。
接著，請再參考圖1G，形成一第一防焊層170於第一增層結構150上，以及形成一第二防焊層175於第二增層結構160上。第一防焊層170具有多個第一開口172，而第一開口172暴露出第一增層結構150的部分線路層154。第二防焊層175具有多個第二開口177，而第二開口177暴露出第二增層結構160的部分線路層164。緊接著，形成一第一表面處理層180於第一開口172所暴露出的第一增層結構150的部分線路層154上，以及形成一第二表面處理層185於第二開口177所暴露出的第二增層結構160的部分線路層164上，以分別保護線路層154及線路層164。
最後，請參考圖1H，分別形成多個第一焊球190於第一防焊層170的第一開口172內，其中第一表面處理層180位於第一焊球190與第一增層結構150之間。分別形成多個第二焊球195於第二防焊層175的第二開口177內，其中第二表面處理層185位於第二焊球195與第二增層結構160之間。此處，第一焊球190的尺寸實際上小於第二焊球195的尺寸，其中第一焊球190適於 與被動元件、主動元件或其他尺寸較小的晶片電性連接，而第二焊球195適於與封裝體或其他尺寸較大的電子裝置電性連接。至此，已完成封裝載板100a的製作。
在結構上，請再參考圖1H，封裝載板100a包括基板110a、中介板120、導電結構層140、第一增層結構150以及第二增層結構160。基板110a具有彼此相對的第一表面111與第二表面113以及連接第一表面111與第二表面113的開口115a。中介板120配置於基板110a的開口115a內，且中介板120包括玻璃基板122、導電通孔124、第一接墊126以及第二接墊128。導電通孔124貫穿玻璃基板122，而第一接墊126與第二接墊128分別配置於玻璃基板122彼此相對的上表面121與下表面123上且連接至導電通孔124的相對兩端。導電結構層140配置於基板110a上且結構性及電性連接第一接墊126與第二接墊128。第一增層結構150配置於基板110a的第一表面111上且與導電結構層140電性連接。第二增層結構160配置於基板110a的第二表面113上且與導電結構層140電性連接。
再者，本實施例的封裝載板100a還包括絕緣層130，其中絕緣層130填滿基板110a的開口115a，且覆蓋玻璃基板120的上表面121與下表面123，並暴露出第一接墊126與第二接墊128。較佳地，絕緣層130切齊於基板110a的第一表面111與第二表面113。本實施例的基板110a還具有貫孔117，而導電結構層140包括第一圖案化線路層142、第二圖案化線路層144以及導通層 146。導通層146覆蓋貫孔117的內壁，且連接位於第一表面111上的第一圖案化線路層142及位於第二表面113上的第二圖案化線路層144。第一圖案化線路層142與第一接墊126結構性且電性連接。第二圖案化線路層144與第二接墊128結構性且電性連接。
此外，本實施例的封裝載板100a還包括第一防焊層170、第二防焊層175、第一表面處理層180以及第二表面處理層185。第一防焊層170配置於第一增層結構150上，其中第一防焊層170具有第一開口172，而第一開口172暴露出部分第一增層結構150。第二防焊層175配置於第二增層結構160上，其中第二防焊層175具有第二開口177，而第二開口177暴露出部分第二增層結構160。第一表面處理層180配置於第一開口172所暴露出的第一增層結構150上。第二表面處理層185配置於第二開口177所暴露出的第二增層結構160上。
另外，為了與外部電路電性連接，本實施例的封裝載板100a還包括多個第一焊球190以及多個第二焊球195。第一焊球190分別配置於第一防焊層170的第一開口172內，其中第一表面處理層180位於第一焊球190與第一增層結構150之間。第二焊球195分別配置於第二防焊層175的第二開口177內，其中第二表面處理層185位於第二焊球195與第二增層結構160之間。
由於本實施例的中介板120是以高剛性、高平整度及高尺寸安定性的玻璃基板122作為基底，且導電結構層140直接連接至第一接墊126與第二接墊128。意即，導電結構層140與第一 接墊126之間以及導電結構層140與第二接墊128之間分別僅具有一個接觸面，可具有較大的接觸面積，並可提供較佳的導電性及較佳的連接可靠度，且呈現無盲孔連接及高共平面性(Coplanarity)。簡言之，本實施例的中介板120可雙面與導電結構層140電性連接，除了可具有較佳的線路靈活度及利用率之外，中介板120亦可作為剛性支撐結構，可提高後續封裝結構的剛性。
再者，由於本實施例的中介板120提供了高剛性、高共平性及高平整度的接點連接結構，因此後續形成在中介板120上與外部電路電性連接的第一焊球190及第二焊球195，可形成高共平面性的晶片連接點。此外，由於本實施例中介板120置放於基板110a的開口115中，可視為是一種被動元件，因此本實施例的封裝載板100a可視為一種元件內埋式封裝載板，除了可具有較佳的共平面性，因而可提升後續晶片封裝良率之外，亦可具有較佳的導電性能、結構可靠度及較薄的封裝厚度。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2是依照本發明的一實施例的一種封裝載板的剖面示意圖。圖3是將多個晶片封裝至圖2的封裝載板的剖面示意圖。請先參考圖2，本實施例的封裝載板100b與圖1H的封裝載板100a相似，兩者的差異在於：本實施例的基板110b具有多個開口115b (示意地繪示二個開口115b)，而多個中介板120(示意地繪示二個中介板120)分別置放於開口115b中。在應用上，請參考圖3，可將至少一晶片20(示意地繪示二個晶片20)透過第一焊球190而接合至封裝載板100b上。也就是說，本實施例的封裝載板100b可透過多個中介板120來實現多晶片封裝，除了可提升晶片封裝良率之外，亦可達成模組化的需求。
綜上所述，在本發明的封裝載板的設計中，是透過將中介板置放於基板的開口內來作為一被動元件使用，其中導電結構層結構性及電性連接中介板的第一接墊與第二接墊。意即，導電結構層與第一接墊之間以及導電結構層與第二接墊之間分別僅具有一個接觸面，呈現無盲孔連接且高共平面性。再者，中介板可雙面與導電結構層電性連接，除了可具有較佳的線路靈活度及利用率之外，中介板亦可作為剛性支撐結構，可提高後續封裝結構的剛性。此外，由於本發明的封裝載板為元件內埋式封裝載板，除了可具有較佳的共平面性，因而可提升後續晶片封裝良率之外，亦可具有較佳的導電性能、結構可靠度及較薄的封裝厚度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100a:封裝載板
110a:基板
111:第一表面
113:第二表面
115a:開口
117:貫孔
120:中介板
121:上表面
122:玻璃基板
123:下表面
124:導電通孔
126:第一接墊
128:第二接墊
130:絕緣層
140:導電結構層
142:第一圖案化線路層
144:第二圖案化線路層
146:導通層
150:第一增層結構
160:第二增層結構
170:第一防焊層
172:第一開口
175:第二防焊層
177:第二開口
180:第一表面處理層
185:第二表面處理層
190:第一焊球
195:第二焊球

Claims (10)

  1. 一種封裝載板，包括：一基板，具有彼此相對的一第一表面與一第二表面以及連接該第一表面與該第二表面的至少一開口；至少一中介板，配置於該基板的該至少一開口內，各該中介板包括玻璃基板、至少一導電通孔、至少一第一接墊以及至少一第二接墊，該至少一導電通孔沿該基板的該第一表面的法線方向直接地垂直貫穿該玻璃基板，而該至少一第一接墊與該至少一第二接墊分別配置於該玻璃基板彼此相對的一上表面與一下表面上且連接至該導電通孔的相對兩端；一導電結構層，配置於該基板上，且結構性及電性連接該至少一第一接墊與該至少一第二接墊；一第一增層結構，配置於該基板的該第一表面上，且與該導電結構層電性連接；以及一第二增層結構，配置於該基板的該第二表面上，且與該導電結構層電性連接。
  2. 如請求項1所述的封裝載板，更包括：一絕緣層，填滿該基板的該至少一開口，且覆蓋該玻璃基板的該上表面與該下表面，並暴露出該至少一第一接墊與該至少一第二接墊，其中該絕緣層切齊於該基板的該第一表面與該第二表面。
  3. 如請求項1所述的封裝載板，其中該基板還具有至少一貫孔，該導電結構層包括一第一圖案化線路層、一第二圖案化線路層以及至少一導通層，該至少一導通層覆蓋該至少一貫孔的內壁，且連接位於該第一表面上的該第一圖案化線路層及位於該第二表面上的該第二圖案化線路層，該第一圖案化線路層與該至少一第一接墊結構性且電性連接，而該第二圖案化線路層與該至少一第二接墊結構性且電性連接。
  4. 如請求項1所述的封裝載板，還包括：一第一防焊層，配置於該第一增層結構上，該第一防焊層具有多個第一開口，而該些第一開口暴露出部分該第一增層結構；一第二防焊層，配置於該第二增層結構上，該第二防焊層具有多個第二開口，而該些第二開口暴露出部分該第二增層結構；一第一表面處理層，配置於該些第一開口所暴露出的該第一增層結構上；以及一第二表面處理層，配置於該些第二開口所暴露出的該第二增層結構上。
  5. 如請求項4所述的封裝載板，還包括：多個第一焊球，分別配置於該第一防焊層的該些第一開口內，該第一表面處理層位於該些第一焊球與該第一增層結構之間；以及多個第二焊球，分別配置於該第二防焊層的該些第二開口內，該第二表面處理層位於該些第二焊球與該第二增層結構之間。
  6. 一種封裝載板的製作方法，包括：提供具有至少一開口的一基板；將至少一中介板置放於該基板的該至少一開口內，各該中介板包括一玻璃基板、至少一導電通孔、至少一第一接墊以及至少一第二接墊，該至少一導電通孔沿該基板的該第一表面的法線方向直接地垂直貫穿該玻璃基板，而該至少一第一接墊與該至少一第二接墊分別配置於該玻璃基板彼此相對的一上表面與一下表面上且連接至該導電通孔的相對兩端；形成一導電結構層於該基板上，其中該導電結構層結構性且電性連接該至少一第一接墊與該至少一第二接墊；以及分別形成一第一增層結構與一第二增層結構於該基板的該第一表面與該第二表面上，該第一增層結構與該第二增層結構分別與該導電結構層電性連接。
  7. 如請求項6所述的封裝載板的製作方法，還包括：於形成該導電結構層於該基板上之前，形成一絕緣材料層於該基板的該至少一開口內，該絕緣材料層填滿該至少一開口，覆蓋該玻璃基板的該上表面與該下表面，並延伸覆蓋至該基板的該第一表面以及該至少一第一接墊上；以及移除部分該絕緣材料層，而形成一絕緣層，其中該絕緣層暴露出該至少一第一接墊與該至少一第二接墊，且切齊於該基板的該第一表面與該第二表面。
  8. 如請求項7所述的封裝載板的製作方法，其中形成該導電結構層於該基板上的步驟，包括：形成至少一貫孔於該基板上；形成一導電材料層於該基板上，該導電材料層覆蓋該至少一貫孔的內壁，且延伸覆蓋於該絕緣層上、該至少一第一接墊與該至少一第二接墊上，以及該基板的該第一表面及該第二表面上；以及圖案化該導電材料層，而形成該導電結構層，其中該導電結構層包括一第一圖案化線路層、一第二圖案化線路層以及至少一導通層，該至少一導通層覆蓋該至少一貫孔的內壁，且連接位於該第一表面上的該第一圖案化線路層及位於該第二表面上的該第二圖案化線路層，該第一圖案化線路層與該至少一第一接墊結構性且電性連接，而該第二圖案化線路層與該至少一第二接墊結構性且電性連接。
  9. 如請求項6所述的封裝載板的製作方法，還包括：形成一第一防焊層於該第一增層結構上，其中該第一防焊層具有多個第一開口，該些第一開口暴露出部分該第一增層結構；形成一第二防焊層於該第二增層結構上，其中該第二防焊層具有多個第二開口，該些第二開口暴露出部分該第二增層結構；形成一第一表面處理層於該些第一開口所暴露出的該第一增層結構上；以及 形成一第二表面處理層於該些第二開口所暴露出的該第二增層結構上。
  10. 如請求項9所述的封裝載板的製作方法，還包括：分別形成多個第一焊球於該第一防焊層的該些第一開口內，其中該第一表面處理層位於該些第一焊球與該第一增層結構之間；以及分別形成多個第二焊球於該第二防焊層的該些第二開口內，其中該第二表面處理層位於該些第二焊球與該第二增層結構之間。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW418269B (en) * 1997-10-22 2001-01-11 Albany Int Corp Improvement of seam integrity in multiple layer/multiple seam press fabrics
US20140102772A1 (en) * 2012-09-27 2014-04-17 Unimicron Technology Corp. Packaging carrier and manufacturing method thereof and chip package structure
TW201523834A (zh) * 2013-12-04 2015-06-16 Bridge Semiconductor Corp 具有堆疊式封裝能力之半導體封裝件及其製作方法
US20160316565A1 (en) * 2015-04-24 2016-10-27 Unimicron Technology Corp. Circuit board and method for manufacturing the same
CN111223820A (zh) * 2018-11-27 2020-06-02 三星电机株式会社 混合中介体和包括该混合中介体的半导体封装件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
KR101069488B1 (ko) * 2011-05-13 2011-09-30 주식회사 네패스 인터포져 블럭이 내장된 반도체 패키지
TWI492680B (zh) * 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
KR20140083657A (ko) * 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
US9155191B2 (en) 2013-05-31 2015-10-06 Qualcomm Incorporated Substrate comprising inorganic material that lowers the coefficient of thermal expansion (CTE) and reduces warpage

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW418269B (en) * 1997-10-22 2001-01-11 Albany Int Corp Improvement of seam integrity in multiple layer/multiple seam press fabrics
US20140102772A1 (en) * 2012-09-27 2014-04-17 Unimicron Technology Corp. Packaging carrier and manufacturing method thereof and chip package structure
TW201523834A (zh) * 2013-12-04 2015-06-16 Bridge Semiconductor Corp 具有堆疊式封裝能力之半導體封裝件及其製作方法
US20160316565A1 (en) * 2015-04-24 2016-10-27 Unimicron Technology Corp. Circuit board and method for manufacturing the same
CN111223820A (zh) * 2018-11-27 2020-06-02 三星电机株式会社 混合中介体和包括该混合中介体的半导体封装件

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