KR20070045929A - 전자 부품 내장 기판 및 그 제조 방법 - Google Patents

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KR20070045929A
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semiconductor chip
resin layer
substrate
component embedded
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요시히로 마치다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명의 전자 부품 내장 기판은 적층된 절연층(26, 27)에 배선 패턴(31)이 형성된 코어리스(coreless) 기판(11), 배선 패턴(31)에 전기적으로 접속된 반도체 칩(14), 코어리스 기판(11)의 제 1 주면(主面)을 덮고 반도체 칩(14)를 수용하는 수용부(57)를 갖도록 구성된 수지층(13), 및 수용부(57)에 수용된 반도체 칩(14)을 밀봉한 밀봉 수지(19)를 포함한다.
다층 배선 구조체, 전자 부품, 수용부, 수지층, 밀봉 수지

Description

전자 부품 내장 기판 및 그 제조 방법{ELECTRONIC-PART BUILT-IN SUBSTRATE AND MANUFACTURING METHOD THEREFOR}
도 1은 본 발명의 실시예에 따른 전자 부품 내장 기판의 단면도.
도 2는 본 발명의 실시예에 따른 전자 부품 내장 기판을 갖는 전자 장치의 예를 나타내는 도면.
도 3은 본 발명의 실시예에 따른 전자 부품 내장 기판을 갖는 전자 부품의 다른 예를 나타내는 도면.
도 4는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 1 처리 단계를 나타내는 도면.
도 5는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 2 처리 단계를 나타내는 도면.
도 6은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 3 처리 단계를 나타내는 도면.
도 7은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 4 처리 단계를 나타내는 도면.
도 8은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 5 처리 단계를 나타내는 도면.
도 9는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 6 처리 단계를 나타내는 도면.
도 10은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 7 처리 단계를 나타내는 도면.
도 11은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 8 처리 단계를 나타내는 도면.
도 12는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 9 처리 단계를 나타내는 도면.
도 13은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 10 처리 단계를 나타내는 도면.
도 14는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 11 처리 단계를 나타내는 도면.
도 15는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 12 처리 단계를 나타내는 도면.
도 16은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 13 처리 단계를 나타내는 도면.
도 17은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 14 처리 단계를 나타내는 도면.
도 18은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 15 처리 단계를 나타내는 도면.
도 19는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 16 처리 단계를 나타내는 도면.
도 20은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 17 처리 단계를 나타내는 도면.
도 21은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 18 처리 단계를 나타내는 도면.
도 22는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 19 처리 단계를 나타내는 도면.
도 23은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 20 처리 단계를 나타내는 도면.
도 24는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 21 처리 단계를 나타내는 도면.
도 25는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 22 처리 단계를 나타내는 도면.
도 26은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 23 처리 단계를 나타내는 도면.
도 27은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 24 처리 단계를 나타내는 도면.
도 28은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 25 처리 단계를 나타내는 도면.
도 29는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 26 처리 단계를 나타내는 도면.
도 30은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 27 처리 단계를 나타내는 도면.
도 31은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 28 처리 단계를 나타내는 도면.
도 32는 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 29 처리 단계를 나타내는 도면.
도 33은 본 발명의 실시예에 따른 전자 부품 내장 기판을 제조하는 제 30 처리 단계를 나타내는 도면.
도 34는 종래의 전자 부품 내장 기판의 단면도.
도면의 주요 부분에 대한 부호의 설명
10, 101···전자 부품 내장 기판 11···코어리스 기판
13···수지층
13A, 16A, 26A ~ 28A, 72A, 125A···상면
14···반도체 칩 14A, 14B···면
16···방열체
17, 132, 133···Au 범프
19, 79···밀봉 수지 21, 73···관통 비아
22, 34, 81···땜납 레지스트
22A, 22B, 34A, 115A, 123A···개구부 23, 32, 33, 82··확산 방지막
26, 27···절연층 26B, 72B···하면
28···프리프레그 수지층 31···배선 패턴
35, 84, 102···외부 접속 단자 36, 38, 43, 44···비아
37, 41, 106···배선 46···제 1 접속 패드
48···제 2 접속 패드 51, 54, 63, 93···Ni층
52, 55, 64, 94···Au층 57···수용부
59, 112···관통홀 61, 86, 87···전극 패드
70, 100···전자 장치 71, 105···반도체 장치
72···기판 74···접속 패드
76···제 1 반도체 칩 77···제 2 반도체 칩
89, 91···전선 111···지지판
113, 118, 121···금속층
115, 123, 125···건식막 레지스트 116, 119, 122···도전 금속
127···레지스트막 129···보호 시트
A···반도체 칩 접속 영역 B···관통 비아 형성 위치
M1, M2···두께
본 발명은 전자 부품 내장 기판에 관한 것이다. 특히, 본 발명은 다층 배선 구조체와 다층 배선 구조체에 설치된 배선 패턴에 전기적으로 접속된 전자 부품을 갖는 전자 부품 내장 기판에 관한 것이다.
최근, 반도체 칩과 같은 전자 부품의 고집적화에 대한 상당한 진전이 있었고, 그에 따라 전자 부품의 축소화가 달성되었다. 이에 따라, 복수의 적층된 절연층에 배선 패턴이 형성되도록 구성된 다층 배선 구조체에 전자 부품을 내장한 전자 부품 내장 기판이 제안되었다.
도 34는 종래의 전자 부품 내장 기판의 단면도이다.
도 34에 나타낸 바와 같이, 전자 부품 내장 기판(200)은 제 1 다층 배선 구조체(201), 제 2 다층 배선 구조체(202), 베어 칩(bare chip)(203), 방열판(放熱板)(204), 밀봉 수지(205), 비아(208, 209, 210) 및 방열 단자(211)를 갖는다.
제 1 다층 배선 구조체(201)는 적층된 수지층(213)과 적층된 수지층(213)에 설치된 제 1 배선 패턴(214)을 갖는다. 수용부(216)는 베어 칩(203)을 수용하도록 형성된다.
제 2 다층 배선 구조체(202)는 제 1 다층 배선 구조체(201) 상에 설치된다. 제 2 다층 배선 구조체(202)는 적층된 수지층(217)과 상기 적층된 수지층(217)에 설치된 제 2 다층 패턴(218)을 갖는다. 제 2 배선 패턴(218)은 비아(208)를 통하여 제 1 배선 패턴(214)에 전기적으로 접속된다.
베어 칩(203)은 수용부(216)에 배열되어 밀봉 수지(205)로 밀봉된다. 베어 칩(203)은 비아(209)에 접속된 전극(도시 생략)을 갖는다. 이 전극은 비아(209)를 통하여 제 2 배선 패턴(218)에 전기적으로 접속된다.
이렇게, 제 1 다층 배선 구조체(201)에 형성된 수용부(216)에 베어 칩(203)을 설치함으로써 전자 부품 내장 기판(200)의 축소화가 달성될 수 있다.
비아(209)에 접속된 전극이 형성되는 베어 칩(203)의 표면(203A)의 반대 측 표면(203B)에 방열판(204)이 설치된다. 방열판(204)은 비아(210)에 접속된다. 방열 단자(211)는 밀봉 수지(205)로부터 노출되어, 비아(210)를 통하여 방열판(204)에 열적으로 접속된다.
전자 부품 내장 기판(200)이 마더보드(mother board)(도시 생략)와 같은 실장 기판에 접속된 상태에서, 방열 단자(211)는 히트 싱크(heat sink)와 같은 실장 기판상에 설치된 방열 부재에 접속됨으로써 베어 칩(203)에 생성된 열을 방열한다(예를 들면, 특허 문헌 1 : 일본 공개특허 2004-79736호 공보 참조).
그러나, 종래의 전자 부품 내장 기판(200)에서는, 베어 칩(203)이 제 1 다층 배선 구조체(201)의 수용부(216)에 수용된 후, 제 2 다층 배선 구조체(202)가 제 1 다층 배선 구조체(201) 상에 형성된다. 그러므로, KGD(Known Good Die)인 베어 칩(203)이 제 1 다층 배선 구조체(201) 상에 탑재되어도, 단락과 같은 불량이 제 2 배선 패턴(218)에 발생하는 경우, 종래의 전자 부품 내장 기판(200)이 불량품이 되므로 전자 부품 내장 기판(200)의 수율이 감소한다는 점에서 종래 기술은 문제가 있다.
또한, 베어 칩(203)의 방열을 위해서는, 비아(210)와 방열 단자(211)를 통하 여, 실장 기판상에 설치된 히트 싱크와 같은 방열 부재에, 베어 칩(203)에 설치된 방열판(204)을 접속할 필요가 있다. 그러므로, 종래 기술은 베어 칩(203)으로부터 생성된 열이 충분히 방열될 수 없다는 점에서 또 다른 문제가 있다.
본 발명의 실시예는 전자 부품 내장 기판의 수율을 향상시키고, 내장된 전자 부품으로부터 생성된 열을 효과적으로 방열할 수 있는 전자 부품 내장 기판을 제공한다.
본 발명의 일 이상의 형태에 따르면,
적층된 절연층에 배선 패턴이 형성된 다층 배선 구조체,
배선 패턴에 전기적으로 접속된 전자 부품,
다층 배선 구조체의 제 1 주면(主面)을 덮고 전자 부품을 수용하는 수용부를 갖는 수지층, 및
수용부에 수용된 전자 부품을 밀봉하는 밀봉 수지를 포함하는 전자 부품 내장 기판이 제공된다.
본 발명에 따르면, 다층 배선 구조체가 형성된 후, 전자 부품이 다층 배선 구조체의 배선 패턴에 전기적으로 접속될 수 있다. 결과적으로, 무결함 제품으로 미리 판정된 다층 배선 구조체 상에 전자 부품을 실장함으로써 전자 부품 내장 기판의 수율이 향상될 수 있다.
또한, 밀봉 수지로부터 노출된 방열체(放熱體)는 배선 패턴에 전기적으로 접속된 전자 부품의 표면의 반대 측 표면에 설치될 수 있다. 결과적으로, 종래의 기 판의 구성보다 더 단순한 구성으로, 전자 부품으로부터 생성된 열이 방열체를 통하여 효과적으로 방열될 수 있다.
또한, 본 발명에 따른 전자 부품 내장 기판에는 배선 패턴에 전기적으로 접속되고 수지층을 관통하는 관통 비아가 설치될 수 있다. 따라서, 관통 비아는 외부 접속 단자로서의 기능을 하는데 적합하다. 이렇게, 다른 기판이나 반도체 장치가 관통 비아에 접속될 수 있게 된다. 결과적으로, 실장 밀도가 향상될 수 있다.
다음의 이점 중 하나 이상이 몇몇의 실시예에서 실현될 수 있다. 예를 들면, 전자 부품 내장 기판의 수율을 향상시키고 내장된 전자 부품으로부터 생성된 열을 효과적으로 방열할 수 있다. 다른 특징과 이점이 이러한 구체적인 실시예에 제한되는 것은 아니다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 전자 부품 내장 기판의 단면도이다. 도 1에서, 참조 부호 A는 반도체 칩(14)이 접속되는 코어리스 기판(11) 표면의 영역(이하, "반도체 칩 접속 영역(A)"으로 지칭)을 나타낸다. 참조 부호 B는 관통 비아(21)가 형성되는 위치(이하, "관통 비아 형성 위치(B)"로 지칭)를 나타낸다. 참조 부호 M1은 프리프레그(prepreg) 수지층(28)의 상면(28A)에 대한 수지층(13)의 두께(이하, "두께(M1)"로 지칭)를 나타낸다. 또한, 이하에서는, 본 발명의 실시예의 예로서, 반도체 칩(14)이 전자 부품 내장 기판에 전자 부품으로 내장되는 경우를 설명한다.
도 1을 참조하여, 본 발명의 실시예에 따른 전자 부품 내장 기판(10)을 설명한다. 전자 부품 내장 기판(10)은 다층 배선 구조체로서 기능하는 코어리스 기판(11), 수지층(13), 전자 부품인 반도체 칩(14), 방열체(16), Au 범프(Au bump)(17), 밀봉 수지(19), 관통 비아(21), 땜납 레지스트(22) 및 확산 방지막(23)을 포함한다.
코어리스 기판(11)은 적층된 절연층(26, 27), 프리프레그 수지층(28), 배선 패턴(31), 확산 방지막(32, 33), 땜납 레지스트(34) 및 외부 접속 단자(35)를 포함한다.
절연층(27)은 절연층(26) 상에 설치된다. 예를 들면, 절연층(26, 27)의 재료로서 에폭시 수지가 사용될 수 있다. 프리프레그 수지층(28)은 수지층(13)과 절연층(27) 사이에 설치되어 수지층(13) 및 절연층(27)과 접촉한다. 프리프레그 수지층(28)은 일 방향으로 나열되어 있는 탄소 섬유 직물이나 유리 섬유 직물, 또는 탄소 섬유나 유리 섬유에 수지를 함침시켜 획득된다. 프리프레그 수지층(28)은 지지판으로 기능하는 수지층으로서, 높은 강성과 높은 강도를 갖는 경량의 수지층이다.
이렇게, 프리프레그 수지층(28)은 수지층(13)과 절연층(27) 사이에 설치된다. 결과적으로, 전자 부품 내장 기판(10)의 강도와 강성을 충분히 확보하여, 휘어짐과 같은 전자 부품 내장 기판(10)의 변형을 방지할 수 있다.
배선 패턴(31)은 적층된 절연층(26, 27)과 프리프레그 수지층(28)에 설치된다. 배선 패턴(31)은 비아(36, 38, 43, 44), 배선(37, 41), 제 1 접속 패드(46) 및 제 2 접속 패드(48)를 포함한다.
비아(36)는 절연층을 관통하도록 설치된다. 비아(36)의 상단부(코어리스 기판(11)의 제 1 주면측(主面側)에 위치하는 단부)는 배선(37)에 접속된다. 확산 방지막(33)은 비아(36)의 하단부(코어리스 기판(11)의 제 2 주면측에 위치하는 단부)에 설치된다. 배선(37)이 절연층(27)으로 덮임으로써 절연층(26)의 상면(26A)에 설치된다. 배선(37)은 상기 배선(37)의 하면의 비아(36)에 전기적으로 접속된다.
비아(38)는 배선(37) 상에 위치하는 절연층(27)에 설치된다. 비아(38)는 배선(37)과 배선(41)을 전기적으로 접속한다. 배선(41)은 프리프레그 수지층(28)으로 덮임으로써 절연층(27)의 상면(27A)에 설치된다. 배선(41)은 상기 배선(41)의 하면의 비아(38)에 전기적으로 접속된다.
비아(43)는 배선(41) 상에 위치하는 프리프레그 수지층(28)에 설치된다. 비아(43)는 제 1 접속 패드(46)에 배선(41)을 전기적으로 접속한다. 비아(44)는 배선(41) 상에 위치하는 프리프레그 수지층(28)에 설치된다. 비아(44)는 배선(41)을 제 2 접속 패드(48)에 전기적으로 접속한다.
제 1 접속 패드(46)는 밀봉 수지(19)로 덮임으로써 프리프레그(28)의 상면(28A)에 설치된다. 제 1 접속 패드(46)는 상기 제 1 접속 패드(46)의 하면의 비아(43)에 전기적으로 접속된다. 제 1 접속 패드(46)는 확산 방지막(32)과 Au 범프(17)를 통하여 반도체 칩(14)에 전기적으로 접속된다.
제 2 접속 패드(48)는 수지층(13)으로 덮임으로써 프리프레그 수지층(28)의 상면(28A)에 설치된다. 제 2 접속 패드(48)는 제 1 접속 패드(46)가 배치되는 위 치의 외측에 배치된다. 제 2 접속 패드(48)는 비아(44)와 관통 비아(21)에 전기적으로 접속된다.
또한, 도전 금속은 배선 패턴(31)의 재료로서 사용될 수 있다. 예를 들면, 이 경우에 도전 금속으로서 Cu가 사용될 수 있다.
확산 방지막(32)은 Au 범프(17)가 배치되는 위치에 대응하는 제 1 접속 패드(46) 상에 설치된다. 확산 방치막(32)은 Ni층(51)과 Au층(52)이 제 1 접속 패드(46) 상에 순차적으로 적층된 다층막이다. 또한, Au층(52)은 Au 범프(17)에 접속된다.
확산 방지막(33)은 비아(36)의 하단부에 설치된다. 확산 방지막(33)은 Ni층(54)과 Au층(55)이 비아(36)의 하단부에 순차적으로 적층된 다층막이다. Au층(55)은 외부 접속 단자(35)에 접속된다. 땜납 레지스트(34)는 확산 방지막(33)을 노출한 상태에서 절연층(26)의 하면(26B)을 덮도록 설치된다.
외부 접속 단자(35)는 코어리스 기판(11)의 제 2 주면측에 위치하는 확산 방지막(33)의 Au층(55)에 설치된다. 외부 접속 단자(35)는 전자 부품 내장 기판(10)을 마더보드와 같은 실장 기판에 접속하는데 사용된다. 예를 들면, 땜납 볼은 외부 접속 단자(35)로서 사용될 수 있다.
수지층(13)은 코어리스 기판(11)의 제 1 주면측에 배치된 프리프레그 수지층(28)의 상면(28A)을 덮도록 설치된다. 반도체 칩(14)을 수용하는데 적합한 수용부(57)와, 관통 비아(21)가 설치된 관통홀(59)은 수지층(13)에 형성된다. 수용부(57)는 반도체 칩 접속 영역(A)에 대응하는 수지층(31)을 관통하도록 형성된다. 또한, 수용부(57)는 반도체 칩(14)의 외형의 크기보다 더 큰 크기를 갖도록 구성되므로, 밀봉 수지가 충전되는 간극이 수용부(57)와 반도체 칩(14)의 측벽 사이에 형성된다.
관통홀(59)은 수지층(13)을 관통하여, 관통 비아 형성 위치(B)에 대응하는 제 2 접속 패드(48)의 상면을 노출하도록 형성된다.
반도체 칩(14)은 전극 패드(61)를 가지며, 수용부(57)에 수용된 상태에서 밀봉 수지(19)로 밀봉된다. 전극 패드(61)는 Au 범프(17)와 확산 방지막(32)을 통하여 제 1 접속 패드(46)에 전기적으로 접속된다. 결과적으로, 반도체 칩(14)은 코어리스 기판(11)에 설치된 배선 패턴(31)에 전기적으로 접속된다. 예를 들면, 메모리 반도체 칩과, 메모리 반도체 칩보다 더 발열하게 되는 로직(logic) 반도체 칩이 반도체 칩(14)으로서 사용될 수 있다.
이렇게, 수용부(57)를 갖는 수지층(13)은 코어리스 기판(11)상에 설치된다. 반도체 칩(14)은 수용부(57)에 수용되어 배선 패턴(31)에 전기적으로 접속된다. 이에 의하여, 반도체 칩(14)은 무결함 제품으로 미리 판정된 코어리스 기판(11)상에 실장될 수 있다. 결과적으로, 전자 부품 내장 기판(10)의 수율이 향상될 수 있다.
방열체(16)는 배선 패턴(31)에 전기적으로 접속되는 반도체 칩(14)의 표면(14B)의 반대 측 표면(14B)에 설치된다. 또한, 방열체(16)의 상면(16A)은 밀봉 수지(19)로부터 노출된다. 방열체(16)는 반도체 칩(14)에서 생성된 열을 전자 부품 내장 기판(10)의 외측으로 방열하는데 사용된다. 예를 들면, 주성분으로서 실 리콘 겔(silicon gel)을 함유하는 방열 시트가 방열체(16)로서 사용될 수 있다.
이렇게, 방열체(16)는 배선 패턴(31)에 전기적으로 접속된 반도체 칩(14)의 표면(14A)의 반대 측 표면(14B)에 설치된다. 또한, 방열체(16)는 밀봉 수지(19)로부터 노출된다. 그러므로, 종래의 전자 부품 내장 기판(200)과 비교하여 방열 경로가 단축된다. 결과적으로, 반도체 칩(14)으로부터 생성된 열이 효과적으로 방열될 수 있다. 또한, 적어도 방열체(16)의 상면(16A)이 밀봉 수지(19)로부터 노출되도록 방열체(16)를 구성하면 된다. 또는, 방열체(16)의 상면(16A)과 측면(側面)의 일부가 밀봉 수지(19)로부터 노출될 수 있다. 이 경우에는, 밀봉 수지(19)로부터 방열체(16)의 상면(16A)만을 노출하는 경우와 비교하여 방열체(16)의 방열 효율이 향상될 수 있다.
Au 범프(17)는, 플립 칩 기술(flip-chip technology)에 의하여, 확산 방지막(32)이 설치된 제 1 접속 패드(46)에 반도체 칩(14)을 접속하는데 사용된다. Au 범프(17)는 제 1 접속 패드(46)에 전극 패드(17)를 전기적으로 접속한다.
밀봉 수지(19)는 수용부(57)를 충전하여 반도체 칩(14)을 밀봉한다. 밀봉 수지(19)는 적어도 방열체(16)의 상면(16A)을 노출하도록 배치된다. 예를 들면, 언더필 수지는 밀봉 수지(19)로서 사용될 수 있다. 예를 들면, 유리 충전제가 분산되어 있는 에폭시계 수지가 언더필 수지로서 사용될 수 있다.
이렇게, 수지층(13)의 수용부(57)에 수용된 반도체 칩(14)은 밀봉 수지(19)로 밀봉된다. 결과적으로, 코어리스 기판(11) 위의 반도체 칩(14)의 위치를 규제할 수 있다. 또한, 코어리스 기판(11)과 반도체 칩(14) 간의 열 팽창률 차이가 감 소될 수 있다.
관통 비아(21)는 수지층(13)에 형성된 관통홀(59)에 설치된다. 관통 비아(21)의 단부 중 하나(하단부)는 제 2 접속 패드(48)에 전기적으로 접속된다. 관통 비아(21)의 다른 단부(상단부)는 수지층(13)의 상면(13A)과 실질적으로 동일한 높이로 되어 있다. 예를 들면, 도전 금속은 관통 비아(21)의 재료로서 사용될 수 있다. 예를 들면, 이 경우에 Cu가 도전 금속으로서 사용될 수 있다.
이렇게, 제 2 접속 패드(48)에 전기적으로 접속된 관통 비아(21)가 관통홀(59)에 설치된다. 결과적으로, 다른 기판(예를 들면, 실장 기판), 반도체 장치 등이 수지층(13)의 상면(13A)과 실질적으로 동일한 높이로 되어 있는 관통 비아(21)의 상단부에 접속될 수 있다. 따라서, 전자 부품 내장 기판(10)의 실장 밀도가 향상될 수 있다.
땜납 레지스트(22)는 관통 비아(21)의 상단부가 노출된 상태에서 수지층(13)의 상면(13A)을 덮도록 설치된다.
확산 방지막(23)은 땜납 레지스트(22)로부터 노출된 관통 비아(21)의 상단부에 설치된다. 확산 방지막(23)은 관통 비아(21)의 상단부 상에 Ni층(63)과 Au층(64)이 연속적으로 적층된 다층막이다.
본 실시예의 전자 부품 내장 기판에 따르면, 반도체 칩(14)을 수용하는데 적합한 수용부(57)를 갖는 수지층(13)은 다층 배선 구조를 갖는 코어리스 기판(11)상에 설치된다. 이렇게, 코어리스 기판(11)이 형성된 후, 반도체 칩(14)이 코어리스 기판(11)에서의 배선 패턴(31)에 전기적으로 접속될 수 있다. 결과적으로, 무결함 제품으로 미리 판정된 코어리스 기판(11)에 반도체 칩(14)을 접속함으로써 전자 부품 내장 기판(10)의 수율이 향상될 수 있다.
또한, 방열체(16)는 반도체 칩(14)의 표면(14B)에 설치된다. 또한, 방열체(16)는 밀봉 수지(19)로부터 노출된다. 이렇게, 종래의 전자 부품 내장 기판(200)과 비교하여 방열 경로가 단축된다. 결과적으로, 반도체 칩(14)으로부터 생성된 열은 효과적으로 방열될 수 있다.
게다가, 제 2 접속 패드(48)에 전기적으로 접속된 관통 비아(21)는 수지층(13)에 형성된 관통홀(59)에 설치된다. 이렇게, 다른 기판, 반도체 장치 등은 수지층(13)의 상면(13A)과 실질적으로 동일한 높이로 되어 있는 관통 비아(21)의 상단부에 접속될 수 있다. 결과적으로, 전자 부품 내장 기판(10)의 실장 밀도가 향상될 수 있다.
또한, 본 실시예의 상기 설명에 있어서, 전자 부품의 예로서 반도체 칩(14)을 설명했다. 그러나, 반도체 칩(14) 대신에 캐패시터와 같은 땜납 부품이 사용될 수 있다.
도 2는 본 실시예에 따른 전자 부품 내장 기판을 갖는 전자 장치의 예를 나타내는 도면이다. 도 2에서, 본 실시예에 따른 전자 부품 내장 기판(10)과 동일한 구성요소에는 동일한 참조 번호를 첨부한다.
도 2를 참조하면, 전자 장치(70)는 전자 부품 내장 기판(10)과 반도체 장치(71)를 포함하도록 구성된다. 반도체 장치(71)는 기판(72), 관통 비아(73), 접속 패드(74), 제 1 반도체 칩(76), 제 2 반도체 칩(77), 밀봉 수지(79), 땜납 레지 스트(81), 확산 방지막(82) 및 외부 접속 단자(84)를 포함한다.
관통 비아(73)는 기판(72)을 관통하도록 설치된다. 기판(72)의 상면(72A)측에 위치하는 관통 비아(73)의 단부는 접속 패드(74)에 전기적으로 접속된다. 또한, 확산 방지막(82)은 기판(72)의 하면(72B) 측에 위치하는 관통 비아(73)의 다른 단부에 설치된다. 관통 비아(73)는 접속 패드(74)를 확산 방지막(82)에 전기적으로 접속한다.
접속 패드(74)는 관통 비아(73)가 형성되는 위치에 대응하는 기판(72)의 상면(72A)에 설치된다. 접속 패드(74)는 전선(wire)(89, 91)을 통하여 제 1 반도체 칩(76)과 제 2 반도체 칩(77)에 전기적으로 접속된다. 예를 들면, 도전 금속은 관통 비아(73)와 접속 패드(74)의 재료로서 사용될 수 있다. 예를 들면, 이 경우에 Cu가 도전 금속으로서 사용될 수 있다.
제 1 반도체 칩(76)은 전극 패드(86)를 갖는다. 전극 패드(86)가 형성되지 않는 측에 위치하는 제 1 반도체 칩(76)의 표면은 기판(72)의 상면(72A)에 접착된다. 제 1 반도체 칩(76)의 전극 패드(86)는 (와이어 본딩(wire-bonding)에 의하여) 전선(89)을 통하여 접속 패드(74)에 전기적으로 접속된다.
제 2 반도체 칩(77)은 제 1 반도체 칩(76)보다 외형에 있어서 더 작고, 전극 패드(87)를 갖는다. 전극 패드(87)가 형성되지 않는 측에 위치하는 제 2 반도체 칩(77)의 표면은 제 1 반도체 칩(76) 상에 접착된다. 제 2 반도체 칩(77)의 전극 패드(87)는 (와이어 본딩에 의하여) 전선(91)을 통하여 접속 패드(74)에 전기적으로 접속된다.
밀봉 수지(79)는 기판(72)의 상면(72A)에 설치되고, 서로에게 와이어 본딩 접속된 제 1 반도체 칩(76) 및 제 2 반도체 칩(77)과, 전선(89, 91)을 밀봉한다.
땜납 레지스트(81)는 관통 비아(73)의 하단부가 노출된 상태에서 기판(72)의 하면(72B)을 덮도록 설치된다.
확산 방지막(82)은 땜납 레지스트(81)로부터 노출된 관통 비아(73)의 하단부에 설치된다. 확산 방지막(82)은 Ni층(93)과 Au층(94)가 관통 비아(73)의 하단부에 순차적으로 적층된 다층막이다.
외부 접속 단자(84)는 확산 방지막(82)의 Au층(94)상에 설치된다. 외부 접속 단자(84)는 확산 방지막(82), 관통 비아(73), 접속 패드(74) 및 전선(89, 91)을 통하여 제 1 반도체 칩(76)과 제 2 반도체 칩(77)에 전기적으로 접속된다. 외부 접속 단자(84)는 전자 부품 내장 기판(10)상에 설치된 확산 방지막(23)에 접속된다. 결과적으로, 반도체 장치(71)는 전자 부품 내장 기판(10)에 전기적으로 접속된다.
예를 들면, 메모리 반도체 칩과, 메모리 반도체 칩보다 더 발열하게 되는 로직 반도체 칩이 상기 구성의 전자 장치(70)에서의 코어리스 기판(11)의 배선 패턴(31)에 전기적으로 접속되는 경우, 로직 반도체 칩은 반도체 칩(14)이 배치되는 위치에 위치된다. 메모리 반도체 칩은 제 1 반도체 칩(76)과 제 2 반도체 칩(77)의 각각의 위치에 위치된다. 이렇게, 메모리 반도체 칩과 로직 반도체 칩의 각각은 서로 이간(離間)된다. 결과적으로, 로직 반도체 칩에 의해 생성된 열이 메모리 반도체 칩에 악영향을 미치는 것을 방지할 수 있다. 또한, 로직 반도체 칩은 반도 체 칩(14)이 배치되는 위치에 위치된다. 이렇게, 로직 반도체 칩으로부터의 발열은 방열체(16)에 의해 효과적으로 방열될 수 있다.
도 3은 본 실시예에 따른 전자 부품 내장 기판을 갖는 전자 장치의 다른 예를 나타내는 도면이다. 도 3에서, 도 2에 나타낸 전자 부품 내장 기판(70)의 구성요소와 동일한 구성요소에는 동일한 참조 번호를 첨부한다.
도 3을 참조하면, 전자 장치(100)는 전자 부품 내장 기판(101)과 반도체 장치(105)를 갖도록 구성된다. 전자 부품 내장 기판(10)의 확산 방지막(23)을 제외하고는, 전자 부품 내장 기판(101)은 전자 부품 내장 기판(10)에 유사하게 구성된다. 외부 접속 단자(102)는 전자 부품 내장 기판(101)을 마더보드와 같은 실장 기판에 접속하는데 사용된다. 예를 들면, 외부 접속 단자(102)로서 땜납 볼이 사용될 수 있다.
배선(106)이 기판(72)의 하면(72B)에 설치되고, 확산 방지막(82)이 배선(106) 상에 설치되는 것을 제외하고는, 반도체 장치(105)는 반도체 장치(71)(도 2 참조)와 유사하게 구성된다. 확산 방지막(82)은 전자 부품 내장 기판(101)에 설치된 외부 접속 단자(35)와 접속된다. 결과적으로, 반도체 장치(105)는 전자 부품 내장 기판(101)에 전기적으로 접속된다.
이러한 구성을 갖는 전자 장치(100)도 전자 장치(70)의 구성과 유사한 이점을 얻을 수 있다.
도 4 내지 도 33은 본 실시예에 따른 전자 부품 내장 기판을 제조하는 방법을 나타내는 도면이다. 도 4 내지 도 33에서, 본 실시예에 따른 전자 부품 내장 기판(10)의 구성요소와 동일한 구성요소에는 동일한 참조 번호를 첨부한다.
먼저, 도 4에 나타낸 바와 같이, 도전 금속으로 이루어진 지지판(111)을 준비한다. 그 후, 절연층(26)이 지지판(111) 상에 형성된다. 예를 들면, 400㎛ 이상의 두께를 갖는 Cu판이 지지판(111)으로서 사용될 수 있다. 또한, 지지판(111) 상에 절연층(26)을 형성하기 전에 지지판(111)을 표면 세정한다. 절연층(26)은, 예를 들면 지지판(111) 상에 (30㎛ 내지 40㎛의 두께를 갖는) 시트 형상의 에폭시계 수지층을 부착함으로써 형성된다.
그 후, 도 5에 나타낸 바와 같이, 지지판(111)이 노출되는 관통홀(112)의 각각은 비아(36)가 형성되는 위치에 대응하는 절연층(26)에 형성된다. 관통홀(112)은, 예를 들면, 레이저 빔 가공에 의해 형성된다.
그 후, 도 6에 나타낸 바와 같이, 금속층(113)은 절연층(26)의 상면(26A)과 관통홀(112)을 덮도록 형성된다. 디스미어 처리(desmear processing)가 절연층(26) 상에 이행된 후에 금속층(113)은 전해 도금을 이행함으로써 형성된다. 도전 금속은 금속층(113)의 재료로서 사용될 수 있다. 예를 들면, 이 경우에 도전 금속으로서 (두께가 1㎛인) Cu층이 사용될 수 있다.
그 후, 도 7에 나타낸 바와 같이, 개구부(115A)를 갖는 건식막 레지스트(dry film resist)(115)가 도 6에 나타낸 구조체 상에 형성된다. 개구부(115A)는 배선(37)의 형상과 형성 위치에 상당한다. 예를 들면, PFR-800AUS410(Taiyo Ink MFG. CO., LTD. 제품)은 건식막 레지스트(115)로서 사용될 수 있다.
그 후, 도 8에 나타낸 바와 같이, 금속층(113)을 급전층으로서 사용한 전해 도금에 의해 도전 금속(116)의 석출과 성장이 이행되어, 관통홀(112)과 개구부(115A)를 충전한다. 이렇게, 각각이 금속층(113)과 도전 금속(116)을 포함하게 되는 비아(36)가 관통홀(112)에 각각 형성된다. 예를 들면, 도전 금속(116)으로서 Cu가 사용될 수 있다.
그 후, 도 9에 나타낸 바와 같이, 건식막 레지스트(115)를 제거한다. 그 후, 도 10에 나타낸 바와 같이, 도전 금속(116)으로 덮이지 않은 불필요한 금속층(113)을 제거한다. 그 후, 각각이 금속층(113)과 도전 금속(116)을 포함하게 되는 배선(37)이 절연층(26)의 상면(26A)에 형성된다.
그 후, 도 11에 나타낸 바와 같이, 절연층(27), 각각이 금속층(118)과 도전 금속(119)을 포함하게 되는 비아(38) 및 각각이 금속층(118)과 도전 금속(119)을 포함하게 되는 배선(41)이 도 4 내지 도 10에 나타낸 기술과 유사한 기술에 의해 도 10에 나타낸 구조체 상에 형성된다. 예를 들면, (30㎛ 내지 40㎛의 두께를 갖는) 시트 형상의 에폭시계 수지층이 절연층(27)으로서 사용될 수 있다. 금속층(118)의 재료로서 도전 금속이 사용될 수 있다. 실제로, 예를 들면, 금속층(118)으로서 (두께가 1㎛인) Cu층이 사용될 수 있다. 또한, 예를 들면, Cu층이 도전 금속(119)으로서 사용될 수 있다.
그 후, 도 12에 나타낸 바와 같이, 프리프레그 수지층(28)은 절연층(27)의 상면(27A)과 배선(41)을 덮도록 형성된다. 실제로, 예를 들면, 시트 형상의 프리프레그 수지층(28)이 도 11에 나타낸 구조체 상에 부착된다. 프리프레그 수지층(28)의 두께는, 예를 들면 100㎛가 될 수 있다.
그 후, 도 13에 나타낸 바와 같이, 각각이 금속층(121)과 도전 금속(122)을 포함하게 되는 비아(43, 44)는 배선(41) 상에 위치된 프리프레그 수지층(28)에 형성된다. 또한, 각각이 금속층(121)과 도전 금속(122)을 포함하게 되는 제 1 접속 패드(46)와 제 2 접속 패드(48)는 프리프레그 수지층(28)의 상면(28A)에 형성된다. 결과적으로, 비아(36, 38, 43, 44), 배선(37, 41), 제 1 접속 패드(46) 및 제 2 접속 패드(48)를 포함하는 배선 패턴(31)이 형성된다.
그 후, 도 14에 나타낸 바와 같이, 개구부(123A)를 갖는 건식막 레지스트(123)가 도 13에 나타낸 구조체 상에 형성된다. 도금액(더 구체적으로, Ni층(51)과 Au층(52)이 형성될 때에 사용되는 도금액)에 내성이 있는 건식막 레지스트(도금액이 침투하지 않는 건식막 레지스트)가 건식막 레지스트(123)로서 사용될 수 있다. 예를 들면, 411Y50(Nighigo-Morton Co.,Ltd. 제품)이 건식막 레지스트(123)로서 사용될 수 있다. 확산 방지막(32)의 형상과 형성 위치에 대응하는 제 1 접속 패드(46)의 상면을 노출하도록 개구부(123A)가 형성된다.
그 후, 도 15에 나타낸 바와 같이, 금속층(113)을 급전층으로서 사용하는 전해 도금법을 통하여 개구부(123A)로부터 노출된 제 1 접속 패드(46) 상에 Ni층(51)과 Au층(52)을 순차적으로 적층함으로써 확산 방지막(32)이 형성된다.
그 후, 도 16에 나타낸 바와 같이, 건식막 레지스트(123)가 제거된다. 그 후, 도 17에 나타낸 바와 같이, 건식막 레지스트(125)는 도 16에 나타낸 구조체 상의 반도체 칩 접속 영역(A)과 관통 비아 형성 위치(B)에 대응하는 영역 상에 형성된다. 도금액(더 구체적으로, Ni층(51)과 Au층(52)이 형성될 때에 사용되는 도금 액)에 내성이 있는 건식막 레지스트(도금액이 침투하지 않는 건식막 레지스트)가 건식막 레지스트(125)로서 사용될 수 있다. 예를 들면, 411Y50(Nighigo-Morton Co.,Ltd. 제품)이 건식막 레지스트(125)로서 사용될 수 있다. 건식막 레지스트(125)의 (프리프레그 수지층(28)의 상면(28A)에 대한) 두께(M2)는, 예를 들면 100㎛으로 설정될 수 있다.
그 후, 도 18에 나타낸 바와 같이, 수지층(13)은 도 17에 나타낸 구조체 상의 건식막 레지스트(125)로 덮이지 않은 영역 상에 형성된다. 그 후, 수지층(13)을 경화시키기 위하여 임시 경화(temporary baking)를 이행한다. 수지층(13)이 형성되므로, 수지층(13)의 상면(13A)은 건식막 레지스트(125)의 상면(125A)과 실질적으로 동일한 높이로 되어 있다. 예를 들면, 에폭시계 수지가 수지층(13)의 재료로서 사용될 수 있다. 수지층(13)은, 예를 들면 스핀 코트법(spin coat method)에 의해 형성될 수 있다. 임시 경화는 소정의 처리 조건, 예를 들면 30분의 경화 시간 동안 100℃의 온도하에서 이행될 수 있다.
그 후, 도 19에 나타낸 바와 같이, 레지스트막(127)이 형성되어 반도체 칩 접속 영역(A) 상에 설치된 건식막 레지스트(125)의 상면(125A)을 덮는다. 레지스트막(127)은 액상 레지스트를 사용함으로써 형성된다. 예를 들면, PSR-4000 AUS703(Taiyo Ink MFG. CO., LTD. 제품)이 액상 레지스트로서 사용될 수 있다.
그 후, 도 20에 나타낸 바와 같이, 제 2 접속 패드(48) 상에 형성된 건식막 레지스트(125)가 제거됨으로써 제 2 접속 패드(48)를 노출하는 관통홀(59)이 형성된다. 건식막 레지스트(125)는, 예를 들면 수산화나트륨을 사용한 습식 에칭에 의 해 제거된다.
그 후, 도 21에 나타낸 바와 같이, 제 2 접속 패드(48)를 급전층으로서 사용하는 전해 도금에 의해 관통홀(59)에서 도전 금속의 석출과 성장이 이행된다. 이렇게, 관통 비아(21)가 형성된다. 이 경우, 예를 들면 도전 금속으로서 Cu가 사용될 수 있다.
그 후, 도 22에 나타낸 바와 같이, 레지스트막(127)이 제거된다. 레지스트막(127)을 제거하는 방법은, 예를 들면 애싱(ashing)이다. 그 후, 도 23에 나타낸 바와 같이, 보호 시트(129)가 도 22에 나타낸 구조체에 부착되어 이 구조체의 상면을 덮는다. 보호 시트(129)는 지지판(111)이 습식 에칭법에 의해 제거되는 때에 관통 비아(21)가 에칭되는 것을 방지하는데 사용된다.
그 후, 도 24에 나타낸 바와 같이, 지지판(111)이 습식 에칭법에 의해 제거된다. 그 후, 도 25에 나타낸 바와 같이, 보호 시트(129)가 제거된다.
그 후, 도 26에 나타낸 바와 같이, 도 25에 나타낸 구조체의 상면을 덮게 되는 땜납 레지스트(22)와, 도 25에 나타낸 구조체의 하면을 덮게 되는 땜납 레지스트(34)가 형성된다. 막 형상 땜납 레지스트는 땜납 레지스트(22, 34)로서 사용될 수 있다. 예를 들면, PFR-800 AUS 410(Taiyo Ink MFG. CO., LTD. 제품)이 막 형상 레지스트로서 사용될 수 있다.
그 후, 도 27에 나타낸 바와 같이, 땜납 레지스트(22, 34)를 노광 및 현상함으로써, 땜납 레지스트(22)를 관통하는 개구부(22A, 22B)와, 땜납 레지스트(34)를 관통하는 개구부(34A)를 형성한다. 개구부(22A)는 반도체 칩 접속 영역(A) 상에 형성된 건식막 레지스트(125)의 상면(125A)을 노출한다. 개구부(22B)는 관통 비아(21)의 상면을 노출한다. 또한, 개구부(34A)는 비아(36)의 하면을 노출한다.
그 후, 도 28에 나타낸 바와 같이, 확산 방지막(23)과 확산 방지막(33)은 급전층으로서 관통 비아(21)와 비아(36)를 사용하는 전해 도금에 의해 형성된다. 확산 방지막(23)은 개구부(22B)에 노출된 관통 비아(21)의 상면에 Ni층(63)과 Au층(64)을 순차적으로 적층함으로써 획득되고, 확산 방지막(33)은 개구부(34A)에 노출된 비아(36)의 하면에 Ni층(54)과 Au층(55)을 순차적으로 적층함으로써 획득된다.
이렇게, 다층 배선 구조를 갖는 코어리스 기판(11)이 제조된다. 그 후, 무결함 제품으로 판정된 코어리스 기판(11)의 전기(電氣) 검사를 이행한다. 무결함 제품으로 판정된 코어리스 기판(11)은 도 29 내지 33에 나타낸 다음의 단계에서 사용된다.
그 후, 도 29에 나타낸 바와 같이, 반도체 칩 접속 영역(A) 상에 건식막 레지스트(125)를 제거하여, 반도체 칩 접속 영역(A) 상에 반도체 칩(14)이 수용되는 수용부(57)를 형성한다. 수용부(57)는 수지층(13)을 관통하여 반도체 칩 접속 영역(A)에 대응하는 프리프레그 수지층(28), 제 1 접속 패드(46) 및 확산 방지막(32)을 노출한다.
그 후, 도 30에 나타낸 바와 같이, 제 1 접속 패드(46)가 접속되는 반도체 칩(14)의 표면(14A)의 반대 측 표면(14B)을 덮도록 설치된다. 그 후, Au 범프(132)가 반도체 칩(14)의 전극 패드(61)의 하면에 형성된다. 그 후, Au 범 프(133)가 확산 방지막 상에 형성된다. 그 후, Au 범프(132, 133)가 용융되어 서로에게 접속됨으로써, 반도체 칩(14)을 확산 방지막(32)에 전기적으로 접속하는 Au 범프(17)가 형성된다(도 31 참조).
그 후, 도 31에 나타낸 바와 같이, Au 범프(132, 133)가 용융되어 서로에게 접속된다. 도 31에 나타낸 Au 범프(17)는 용융된 Au 범프(132, 133)를 통합하여 일체화한 것이다. 결과적으로, 반도체 칩(14)은 Au 범프(17)를 통하여 코어리스 기판(11)에 설치된 배선 패턴(31)에 전기적으로 접속된다.
이렇게, 반도체 칩(14)은 무결함 제품으로 판정된 코어리스 기판(11)에 접속된다. 결과적으로, 전자 부품 내장 기판(10)의 수율이 향상될 수 있다.
그 후, 도 32에 나타낸 바와 같이, 수용부(57)에 수용된 반도체 칩(14)은 밀봉 수지(19)로 밀봉된다. 밀봉 수지(19)는 적어도 방사체(16)의 상면(16A)을 노출하도록 형성된다. 예를 들면, 언더필 수지가 밀봉 수지(19)로서 사용될 수 있다. 예를 들면, 유리 충전제가 분산되어 있는 에폭시계 수지가 언더필 수지로서 사용될 수 있다.
이렇게, 밀봉 수지(19)는 적어도 반도체 칩(14)의 표면(14B)에 설치된 방사체(16)의 상면(16A)을 노출하도록 형성된다. 결과적으로, 종래 기판의 구성보다 더 단순한 구성으로, 전자 부품으로부터 생성된 열이 효과적으로 방열될 수 있다.
그 후, 도 33에 나타낸 바와 같이, 외부 접속 단자(35)는 코어리스 기판(11)의 제 2 주면측에 위치하는 확산 방지막(33)의 Au층(55) 상에 형성된다. 결과적으로, 전자 부품 내장 기판(10)이 제조된다. 예를 들면, 땜납 볼이 외부 접속 단 자(35)로서 사용될 수 있다.
본 실시예에 따른 전자 부품 내장 기판을 제조하는 방법에 따르면, 반도체 칩(14)을 수용하는데 적합한 수용부(57)를 갖는 수지층(13)이 무결함 제품으로 판정된 코어리스 기판(11)상에 설치된다. 코어리스 기판(11)에 설치된 배선 패턴(31)은 반도체 칩(14)에 전기적으로 접속된다. 결과적으로, 전자 부품 내장 기판(10)의 수율이 향상될 수 있다.
본 발명의 바람직한 실시예가 상세하게 설명되었지만, 본 발명이 이러한 구체적인 실시예에 한정되는 것은 아니다. 본 발명의 요지와 범위 내에서 다양한 종류의 변형과 변경이 가능하다.
또한, 전자 부품의 예로서 반도체 칩(14)을 예로 들어서 본 실시예가 설명되었지만, 반도체 칩(14)을 제외한 전자 부품, 예를 들면 커패시터(이 경우, 땜납을 통하여 배선 패턴(31)에 전기적으로 접속됨)와 같은 땜납 부품이 수용부(57)에 수용될 수 있다.
또한, 다층 배선 구조체의 예로서 코어리스 기판(11)(즉, 코어 부재가 없기 때문에, 코어 기판보다 더 얇게 될 수 있는 기판)을 예로 들어서 본 실시예가 설명되었지만, 금속판과 같은 코어 부재를 갖는 코어 기판이 코어리스 기판(11) 대신에 사용될 수 있다.
본 발명은 전자 부품 내장 기판의 수율을 향상시키고 내장된 전자 부품으로부터 생성된 열을 효과적으로 방열할 수 있는 전자 부품 내장 기판에 적용될 수 있다.
본 발명에 따르면, 전자 부품 내장 기판의 수율을 향상시키고, 내장된 전자 부품으로부터 생성된 열을 효과적으로 방열할 수 있는 전자 부품 내장 기판이 제공된다.

Claims (7)

  1. 적층된 절연층에 배선 패턴이 형성된 다층 배선 구조체,
    상기 배선 패턴에 전기적으로 접속된 전자 부품,
    상기 다층 배선 구조체의 제 1 주면(主面)을 덮고 상기 전자 부품을 수용하는 수용부를 갖는 수지층, 및
    상기 수용부에 수용된 상기 전자 부품을 밀봉하는 밀봉 수지를 포함하는 전자 부품 내장 기판.
  2. 제 1 항에 있어서,
    상기 수지층과 접촉하는 상기 적층된 절연층 중 하나가 프리프레그(prepreg) 수지층인 전자 부품 내장 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 패턴에 전기적으로 접속된 상기 전자 부품의 표면의 반대 측 표면에 설치되고, 상기 밀봉 수지로부터 노출되는 방열체(放熱體)를 더 포함하는 전자 부품 내장 기판.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 패턴에 전기적으로 접속되고 상기 수지층을 관통하는 관통 비아를 더 포함하는 전자 부품 내장 기판.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 다층 배선 구조체의 상기 제 1 주면의 반대 측인 제 2 주면에 설치되고, 상기 배선 패턴에 전기적으로 접속되는 외부 접속 단자를 더 포함하는 전자 부품 내장 기판.
  6. 적층된 절연층에 배선 패턴이 형성된 다층 배선 구조체를 형성하는 단계,
    상기 다층 배선 구조체의 제 1 주면을 덮고 수용부를 갖는 수지층을 형성하는 단계,
    상기 수지층의 상기 수용부에 전자 부품을 설치하고 상기 전자 부품을 상기 배선 패턴에 전기적으로 접속하는 단계, 및
    상기 수용부에 수용된 상기 전자 부품을 밀봉하는 밀봉 수지를 형성하는 단계를 포함하는 전자 부품 내장 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 수지층을 관통하고 상기 배선 패턴에 전기적으로 접속되는 관통 비아를 형성하는 단계를 더 포함하는 전자 부품 내장 기판의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042605A (ko) * 2014-10-10 2016-04-20 주식회사 에스에프에이반도체 적층형 반도체 패키지 제조방법
KR20160107731A (ko) * 2015-03-05 2016-09-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9748177B2 (en) 2012-09-29 2017-08-29 Intel Corporation Embedded structures for package-on-package architecture
KR20170113581A (ko) * 2015-02-20 2017-10-12 퀄컴 인코포레이티드 집적 회로 패키지들에 대한 전도성 포스트 보호
KR20180023384A (ko) * 2016-08-25 2018-03-07 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
US11355465B2 (en) 2017-10-11 2022-06-07 Sony Semiconductor Solutions Corporation Semiconductor device including glass substrate having improved reliability and method of manufacturing the same

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100704919B1 (ko) * 2005-10-14 2007-04-09 삼성전기주식회사 코어층이 없는 기판 및 그 제조 방법
TWI295842B (en) * 2006-04-19 2008-04-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
TWI296843B (en) * 2006-04-19 2008-05-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
US8178963B2 (en) * 2007-01-03 2012-05-15 Advanced Chip Engineering Technology Inc. Wafer level package with die receiving through-hole and method of the same
JP4073945B1 (ja) * 2007-01-12 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
KR101489798B1 (ko) * 2007-10-12 2015-02-04 신꼬오덴기 고교 가부시키가이샤 배선 기판
JP2009177531A (ja) * 2008-01-24 2009-08-06 Panasonic Corp 画像記録装置、画像再生装置、記録媒体、画像記録方法及びプログラム
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
KR100956688B1 (ko) * 2008-05-13 2010-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8093704B2 (en) * 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
JP2009302427A (ja) * 2008-06-17 2009-12-24 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US8258019B2 (en) 2008-06-30 2012-09-04 Intel Corporation Flip chip assembly process for ultra thin substrate and package on package assembly
US8384223B2 (en) 2008-06-30 2013-02-26 Intel Corporation Backside mold process for ultra thin substrate and package on package assembly
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity
US20100073894A1 (en) * 2008-09-22 2010-03-25 Russell Mortensen Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same
JP5543094B2 (ja) * 2008-10-10 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 低ノイズ半導体パッケージ
KR20100043547A (ko) * 2008-10-20 2010-04-29 삼성전기주식회사 필드 비아 패드를 갖는 코어리스 기판 및 그 제조방법
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
JP5193898B2 (ja) 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
JP5147755B2 (ja) * 2009-02-20 2013-02-20 新光電気工業株式会社 半導体装置及びその製造方法
JP5188426B2 (ja) * 2009-03-13 2013-04-24 新光電気工業株式会社 半導体装置及びその製造方法、電子装置
JP5372579B2 (ja) * 2009-04-10 2013-12-18 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
JP2010258277A (ja) * 2009-04-27 2010-11-11 Dainippon Printing Co Ltd 部品内蔵配線板
JP2010267845A (ja) * 2009-05-15 2010-11-25 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
AT11628U1 (de) * 2009-06-02 2011-02-15 Austria Tech & System Tech Verfahren zur kontaktierung eines elektronischen bauteils und eines wärmeleitenden elements sowie zur herstellung einer leiterplatte
EP2309535A1 (en) * 2009-10-09 2011-04-13 Telefonaktiebolaget L M Ericsson (Publ) Chip package with a chip embedded in a wiring body
JP5136632B2 (ja) * 2010-01-08 2013-02-06 大日本印刷株式会社 電子部品
US8891246B2 (en) * 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8618652B2 (en) * 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US8786066B2 (en) * 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
US8338294B2 (en) * 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
US20120248621A1 (en) * 2011-03-31 2012-10-04 S.O.I.Tec Silicon On Insulator Technologies Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8614502B2 (en) * 2011-08-03 2013-12-24 Bridge Semiconductor Corporation Three dimensional semiconductor assembly board with bump/flange supporting board, coreless build-up circuitry and built-in electronic device
WO2013101161A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Bbul material integration in-plane with embedded die for warpage control
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
US9185793B2 (en) * 2012-05-30 2015-11-10 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with through thickness coaxial structures
CN103582301A (zh) * 2012-07-26 2014-02-12 先丰通讯股份有限公司 具有内埋元件的电路板
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
JP5261624B1 (ja) * 2012-11-05 2013-08-14 太陽誘電株式会社 回路モジュール
JP5400235B1 (ja) * 2012-11-09 2014-01-29 太陽誘電株式会社 電子部品内蔵基板
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US8878353B2 (en) * 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9368438B2 (en) * 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
US8946884B2 (en) * 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
CN104051389B (zh) * 2013-03-12 2018-05-15 台湾积体电路制造股份有限公司 具有焊盘连接件上通孔的叠层封装件
KR101462770B1 (ko) * 2013-04-09 2014-11-20 삼성전기주식회사 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지
JP2015035496A (ja) * 2013-08-09 2015-02-19 イビデン株式会社 電子部品内蔵配線板の製造方法
US9305853B2 (en) * 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
CN105556648B (zh) 2013-10-16 2019-08-27 英特尔公司 集成电路封装衬底
CN104701185B (zh) * 2013-12-06 2018-01-02 碁鼎科技秦皇岛有限公司 封装基板、封装结构以及封装基板的制作方法
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US9659815B2 (en) * 2014-01-23 2017-05-23 Nvidia Corporation System, method, and computer program product for a cavity package-on-package structure
JP2016004888A (ja) 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP2016004889A (ja) 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板
US10177115B2 (en) 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
JP2016058655A (ja) * 2014-09-11 2016-04-21 株式会社ジェイデバイス 半導体装置の製造方法
JP6503687B2 (ja) 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
KR101672622B1 (ko) 2015-02-09 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR102065943B1 (ko) * 2015-04-17 2020-01-14 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조 방법
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9984979B2 (en) 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR20160132751A (ko) * 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR101651362B1 (ko) * 2015-05-22 2016-08-25 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
JP6423313B2 (ja) 2015-05-26 2018-11-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法と電子装置
TWI573202B (zh) * 2015-06-18 2017-03-01 欣興電子股份有限公司 封裝結構及其製作方法
JP2017034059A (ja) * 2015-07-31 2017-02-09 イビデン株式会社 プリント配線板、半導体パッケージおよびプリント配線板の製造方法
KR102192569B1 (ko) * 2015-11-06 2020-12-17 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
KR101681028B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
JP2017162848A (ja) * 2016-03-07 2017-09-14 イビデン株式会社 配線基板及びその製造方法
US20170287838A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Electrical interconnect bridge
JP2018073890A (ja) * 2016-10-25 2018-05-10 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
KR20180090527A (ko) * 2017-02-03 2018-08-13 삼성전기주식회사 반도체 패키지와 그 제조 방법
WO2018230534A1 (ja) * 2017-06-16 2018-12-20 株式会社村田製作所 回路基板および回路モジュール、ならびに回路基板の製造方法および回路モジュールの製造方法
US10727198B2 (en) * 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10368448B2 (en) 2017-11-11 2019-07-30 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method of manufacturing a component carrier
KR101892876B1 (ko) * 2017-12-01 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102015909B1 (ko) 2017-12-20 2019-09-06 삼성전자주식회사 팬-아웃 반도체 패키지
KR102039711B1 (ko) * 2018-03-13 2019-11-01 삼성전자주식회사 팬-아웃 부품 패키지
US11682599B2 (en) * 2018-06-27 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
JP7379893B2 (ja) 2019-07-17 2023-11-15 大日本印刷株式会社 支持基板付配線基板、配線基板、素子付配線基板積層体、および素子付配線基板
US11063019B2 (en) * 2019-07-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, chip structure and method of fabricating the same
US11632860B2 (en) * 2019-10-25 2023-04-18 Infineon Technologies Ag Power electronic assembly and method of producing thereof
US11452246B2 (en) * 2020-03-25 2022-09-20 Qualcomm Incorporated Patch substrate configured as a shield located over a cavity of a board
CN113438831B (zh) * 2021-06-03 2022-08-09 中国电子科技集团公司第三十八研究所 一种任意层互联内埋芯片微波多功能组件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0196952A (ja) * 1987-10-09 1989-04-14 Hitachi Ltd 気密封止チツプキヤリア
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
JP2001168246A (ja) * 1999-11-30 2001-06-22 Three M Innovative Properties Co 熱伝導性シート及びその製造方法
US6437436B2 (en) * 2000-01-20 2002-08-20 Ang Technologies Inc. Integrated circuit chip package with test points
JP3677429B2 (ja) * 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP2002324729A (ja) * 2001-02-22 2002-11-08 Tdk Corp 電子部品とその製造方法
JP3554310B2 (ja) * 2001-03-28 2004-08-18 京セラ株式会社 電子回路モジュール
JP3655242B2 (ja) * 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
US6873529B2 (en) * 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
JP4028749B2 (ja) * 2002-04-15 2007-12-26 日本特殊陶業株式会社 配線基板
US7474538B2 (en) * 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
WO2004077560A1 (ja) * 2003-02-26 2004-09-10 Ibiden Co., Ltd. 多層プリント配線板
US6864165B1 (en) * 2003-09-15 2005-03-08 International Business Machines Corporation Method of fabricating integrated electronic chip with an interconnect device
JP4198566B2 (ja) * 2003-09-29 2008-12-17 新光電気工業株式会社 電子部品内蔵基板の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748177B2 (en) 2012-09-29 2017-08-29 Intel Corporation Embedded structures for package-on-package architecture
KR20160042605A (ko) * 2014-10-10 2016-04-20 주식회사 에스에프에이반도체 적층형 반도체 패키지 제조방법
KR20170113581A (ko) * 2015-02-20 2017-10-12 퀄컴 인코포레이티드 집적 회로 패키지들에 대한 전도성 포스트 보호
KR20160107731A (ko) * 2015-03-05 2016-09-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR20180023384A (ko) * 2016-08-25 2018-03-07 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
US11355465B2 (en) 2017-10-11 2022-06-07 Sony Semiconductor Solutions Corporation Semiconductor device including glass substrate having improved reliability and method of manufacturing the same

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