JP2007123524A - 電子部品内蔵基板 - Google Patents

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JP2007123524A
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JP
Japan
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electronic component
semiconductor chip
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resin layer
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Kiyohiro Machida
洋弘 町田
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Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Abstract

【課題】本発明は、歩留まりを向上できると共に、内蔵された電子部品の熱を効率良く放熱することのできる電子部品内蔵基板を提供することを課題とする。
【解決手段】積層された絶縁層２６，２７に配線パターン３１が形成されたコアレス基板１１と、配線パターン３１と電気的に接続された半導体チップ１４と、コアレス基板１１の第１の主面を覆うと共に、半導体チップ１４を収容する収容部５７を有する樹脂層１３と、収容部５７に収容された半導体チップ１４を封止する封止樹脂１９とを設けた。
【選択図】図２

Description

本発明は、電子部品内蔵基板に係り、特に多層配線構造体と、多層配線構造体に設けられた配線パターンと電気的に接続される電子部品とを備えた電子部品内蔵基板に関する。
近年、半導体チップ等の電子部品の高密度化が著しく進み、電子部品のサイズの縮小化が図られている。これに伴い、複数の積層された絶縁層に配線パターンが形成された多層配線構造体に電子部品を内蔵した電子部品内蔵基板が提案されている。
図１は、従来の電子部品内蔵基板の断面図である。
図１に示すように、電子部品内蔵基板２００は、第１の多層配線構造体２０１と、第２の多層配線構造体２０２と、ベアチップ２０３と、放熱プレート２０４と、封止樹脂２０５と、ビア２０８，２０９，２１０と、放熱端子２１１とを有する。
第１の多層配線構造体２０１は、積層された樹脂層２１３と、積層された樹脂層２１３に設けられた第１の配線パターン２１４とを有する。また、第１の多層配線構造体２０１には、ベアチップ２０３を収容するための収容部２１６が形成されている。
第２の多層配線構造体２０２は、第１の多層配線構造体２０１上に設けられている。第２の多層配線構造体２０２は、積層された樹脂層２１７と、積層された樹脂層２１７に設けられた第２の配線パターン２１８とを有する。第２の配線パターン２１８は、ビア２０８を介して、第１の配線パターン１１４と電気的に接続されている。
ベアチップ２０３は、収容部２１６に配置されており、封止樹脂２０５により封止されている。ベアチップ２０３は、ビア２０９と接続される電極（図示せず）を有しており、この電極は、ビア２０９を介して、第２の配線パターン２１８と電気的に接続されている。
このように、第１の多層配線構造体２０１に形成された収容部２１６にベアチップ２０３を設けることで、電子部品内蔵基板２００の小型化を図ることができる。
放熱プレート２０４は、ビア２０９と接続される電極が形成されたベアチップ２０３の面２０３Ａとは反対側のベアチップ２０３の面２０３Ｂに設けられている。放熱プレート２０４は、ビア２１０と接続されている。放熱端子２１１は、封止樹脂２０５から露出されており、ビア２１０を介して、放熱プレート２０４と熱的に接続されている。
放熱端子２１１は、電子部品内蔵基板２００をマザーボード（図示せず）等の実装基板に接続した状態において、実装基板に設けられたヒートシンク等の放熱部材と接続することで、ベアチップ２０３に発生した熱を放熱する（例えば、特許文献１参照）。
特開２００４−７９７３６号公報
しかしながら、従来の電子部品内蔵基板２００では、ベアチップ２０３を第１の多層配線構造体２０１の収容部２１６に収容後、第１の多層配線構造体２０１上に第２の多層配線構造体２０２を形成する。そのため、ＫＧＤ（Known Good die）のベアチップ２０３を第１の多層配線構造体２０１に搭載しても、第２の配線パターン２１８にショート等の不良が発生した場合、電子部品内蔵基板２００が不良品となってしまうため、電子部品内蔵基板２００の歩留まりが低下してしまうという問題があった。
また、ベアチップ２０３に設けられた放熱プレート２０４は、ベアチップ２０３の熱を放熱するために、ビア２１０や放熱端子２１１等を介して、実装基板に設けられたヒートシンク等の放熱部材と接続する必要がある。これにより、ベアチップ２３の放熱経路が長くなってしまうため、ベアチップ２０３から発生する熱を十分に放熱することができないという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、本発明の目的は、歩留まりを向上できると共に、内蔵された電子部品の熱を効率良く放熱することのできる電子部品内蔵基板を提供することである。
本発明の一観点によれば、積層された絶縁層に配線パターンが形成された多層配線構造体と、前記配線パターンと電気的に接続された電子部品とを備えた電子部品内蔵基板であって、前記多層配線構造体の第１の主面を覆うと共に、前記電子部品を収容する収容部を有する樹脂層を設け、前記収容部に収容された前記電子部品を封止する封止樹脂を設けたことを特徴とする電子部品内蔵基板が提供される。
本発明によれば、多層配線構造体を形成後に、電子部品と多層配線構造体の配線パターンとを電気的に接続することが可能となる。これにより、予め良品と判定された多層配線構造体に電子部品を実装して、電子部品内蔵基板の歩留まりを向上させることができる。
また、前記配線パターンと電気的に接続される側の前記電子部品の面とは反対側の前記電子部品の面に、前記封止樹脂から露出される放熱体を設けてもよい。これにより、従来よりも簡単な構成で、電子部品から発生する熱を放熱体を介して効率良く放熱することができる。
さらに、前記配線パターンと電気的に接続され、前記樹脂層を貫通する貫通ビアを設けてもよい。これにより、貫通ビアが外部接続端子として機能するため、貫通ビアに他の基板や半導体装置等を接続することが可能となり、実装密度を向上させることができる。
本発明によれば、電子部品内蔵基板の歩留まりを向上できると共に、内蔵された電子部品の熱を効率良く放熱することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
図２は、本発明の実施の形態に係る電子部品内蔵基板の断面図である。図２において、Ａは半導体チップ１４が接続されるコアレス基板１１上の領域（以下、「半導体チップ接続領域Ａ」とする）、Ｂは貫通ビア２１の形成位置（以下、「貫通ビア形成位置Ｂ」とする）、Ｍ１はプリプレグ樹脂層２８の上面２８Ａを基準としたときの樹脂層１３の厚さ（以下、「厚さＭ１」とする）をそれぞれ示している。なお、本実施の形態では、電子部品として半導体チップ１４を内蔵する場合を例に挙げて以下の説明をする。
図２を参照して、本発明の実施の形態に係る電子部品内蔵基板１０について説明する。電子部品内蔵基板１０は、多層配線構造体であるコアレス基板１１と、樹脂層１３と、電子部品である半導体チップ１４と、放熱体１６と、Ａｕスタッドバンプ１７と、封止樹脂１９と、貫通ビア２１と、ソルダーレジスト２２と、拡散防止膜２３とを有する。
コアレス基板１１は、積層された絶縁層２６，２７と、プリプレグ樹脂層２８と、配線パターン３１と、拡散防止膜３２，３３と、ソルダーレジスト３４と、外部接続端子３５を有する。
絶縁層２７は、絶縁層２６上に設けられている。絶縁層２６，２７の材料としては、例えば、エポキシ系樹脂を用いることができる。プリプレグ樹脂層２８は、樹脂層１３と絶縁層２７との間に設けられており、樹脂層１３及び絶縁層２７と接触している。プリプレグ樹脂層２８は、炭素繊維やガラス繊維の織物もしくは炭素繊維やガラス繊維を一方向に引き揃えたものに樹脂を含浸させたものである。プリプレグ樹脂層２８は、軽量で、高い剛性や強度を有する樹脂層であり、支持板の機能を有する樹脂層である。
このように、樹脂層１３と絶縁層２７との間にプリプレグ樹脂層２８を設けることにより、電子部品内蔵基板１０の強度及び剛性を十分に確保して、電子部品内蔵基板１０が反り等で変形することを防止できる。
配線パターン３１は、積層された絶縁層である絶縁層２６，２７及びプリプレグ樹脂層２８に設けられている。配線パターン３１は、ビア３６，３８，４３，４４と、配線３７，４１と、第１の接続パッド４６と、第２の接続パッド４８とを有する。
ビア３６は、絶縁層２６を貫通するように設けられている。ビア３６の上端部（コアレス基板１１の第１の主面側に位置する端部）は配線３７と接続されており、ビア３６の下端部（コアレス基板１１の第２の主面側に位置する端部）には拡散防止膜３３が設けられている。配線３７は、絶縁層２７に覆われた状態で、絶縁層２６の上面２６Ａに設けられている。配線３７は、その下面においてビア３６と電気的に接続されている。
ビア３８は、配線３７上に位置する絶縁層２７に設けられている。ビア３８は、配線３７と配線４１との間を電気的に接続している。配線４１は、プリプレグ樹脂層２８に覆われた状態で、絶縁層２７の上面２７Ａに設けられている。配線４１は、その下面においてビア３８と電気的に接続されている。
ビア４３は、配線４１上に位置するプリプレグ樹脂層２８に設けられている。ビア４３は、配線４１と第１の接続パッド４６との間を電気的に接続している。ビア４４は、配線４１上に位置するプリプレグ樹脂層２８に設けられている。ビア４４は、配線４１と第２の接続パッド４８との間を電気的に接続している。
第１の接続パッド４６は、封止樹脂１９に覆われた状態で、プリプレグ樹脂層２８の上面２８Ａに設けられている。第１の接続パッド４６は、その下面においてビア４３と電気的に接続されている。第１の接続パッド４６は、拡散防止膜３２及びＡｕスタッドバンプ１７を介して、半導体チップ１４と電気的に接続されている。
第２の接続パッド４８は、樹脂層１３に覆われた状態で、プリプレグ樹脂層２８の上面２８Ａに設けられている。第２の接続パッド４８は、第１の接続パッド４６の配設位置よりも外側に配置されている。第２の接続パッド４８は、ビア４４及び貫通ビア２１と電気的に接続されている。
なお、配線パターン３１の材料としては、導電金属を用いることができる。この場合の導電金属としては、例えば、Ｃｕを用いることができる。
拡散防止膜３２は、Ａｕスタッドバンプ１７の配設位置に対応する第１の接続パッド４６上に設けられている。拡散防止膜３２は、第１の接続パッド４６上にＮｉ層５１と、Ａｕ層５２とが順次積層された積層膜である。また、Ａｕ層５２は、Ａｕスタッドバンプ１７と接続されている。
拡散防止膜３３は、ビア３６の下端部に設けられている。拡散防止膜３３は、ビア３６の下端部にＮｉ層５４と、Ａｕ層５５とが順次積層された積層膜である。Ａｕ層５５は、外部接続端子３５と接続されている。ソルダーレジスト３４は、拡散防止膜３３を露出した状態で、絶縁層２６の下面２６Ｂを覆うように設けられている。
外部接続端子３５は、コアレス基板１１の第２の主面側に位置する拡散防止膜３３のＡｕ層５５に設けられている。外部接続端子３５は、電子部品内蔵基板１０をマザーボード等の実装基板に接続するための端子である。外部接続端子３５としては、例えば、はんだボールを用いることができる。
樹脂層１３は、コアレス基板１１の第１の主面側に配置されたプリプレグ樹脂層２８の上面２８Ａを覆うように設けられている。樹脂層１３には、半導体チップ１４を収容する収容部５７と、貫通ビア２１が設けられる貫通孔５９とが形成されている。収容部５７は、半導体チップ接続領域Ａに対応する樹脂層１３を貫通するように形成されている。また、収容部５７は、収容部５７の側壁と半導体チップ１４との間に封止樹脂１９を充填するための隙間が形成されるように、半導体チップ１４の外形よりも大きいサイズとされている。
貫通孔５９は、樹脂層１３を貫通すると共に、貫通ビア形成位置Ｂに対応する第２の接続パッド４８の上面を露出するように形成されている。
半導体チップ１４は、電極パッド６１を有しており、収容部５７に収容された状態で、封止樹脂１９により封止されている。電極パッド６１は、Ａｕスタッドバンプ１７及び拡散防止膜３２を介して、第１の接続パッド４６と電気的に接続されている。これにより、半導体チップ１４は、コアレス基板１１に設けられた配線パターン３１と電気的に接続される。半導体チップ１４としては、例えば、メモリー用の半導体チップや、メモリー用の半導体チップと比較して発熱しやすいロジック用の半導体チップを用いることができる。
このように、コアレス基板１１上に収容部５７を有した樹脂層１３を設け、収容部５７に半導体チップ１４を配線パターン３１と電気的に接続されるよう収容することにより、予め良品と判定されたコアレス基板１１に半導体チップ１４を実装することが可能となるため、電子部品内蔵基板１０の歩留まりを向上させることができる。
放熱体１６は、配線パターン３１と電気的に接続される側の半導体チップ１４の面１４Ａとは反対側の半導体チップ１４の面１４Ｂに設けられている。また、放熱体１６の上面１６Ａは、封止樹脂１９から露出されている。放熱体１６は、半導体チップ１４の熱を電子部品内蔵基板１０の外部に放熱するためのものである。放熱体１６としては、例えば、シリコーンゲルを主成分とする放熱シートを用いることができる。シリコーンゲルを主成分とする放熱シートを用いた場合、その厚さは、例えば、２００μｍとすることができる。
このように、配線パターン３１と電気的に接続される側の半導体チップ１４の面１４Ａとは反対側の半導体チップ１４の面１４Ｂに放熱体１６を設けると共に、放熱体１６を封止樹脂１９から露出させることにより、従来の電子部品内蔵基板２００よりも放熱経路を短くして、半導体チップ１４から発生する熱を効率良く放熱することができる。なお、放熱体１６は、少なくとも放熱体１６の上面１６Ａが封止樹脂１９から露出されておればよく、放熱体１６の上面１６Ａ及び側面の一部が封止樹脂１９から露出されていてもよい。この場合、放熱体１６の上面１６Ａのみを封止樹脂１９から露出させた場合と比較して、放熱体１６の放熱効率を向上させることができる。
Ａｕスタッドバンプ１７は、拡散防止膜３２が設けられた第１の接続パッド４６に半導体チップ１４をフリップチップ接続するためのものである。Ａｕスタッドバンプ１７は、電極パッド１７と第１の接続パッド４６との間を電気的に接続している。
封止樹脂１９は、半導体チップ１４を封止するように収容部５７を充填している。封止樹脂１９は、少なくとも放熱体１６の上面１６Ａを露出するように配置されている。封止樹脂１９としては、例えば、アンダーフィル樹脂を用いることができる。アンダーフィル樹脂としては、例えば、エポキシ系樹脂にガラスのフィラーを分散したものを用いることができる。
このように、樹脂層１３の収容部５７に収容された半導体チップ１４を封止樹脂１９で封止することにより、コアレス基板１１上における半導体チップ１４の位置を規制すると共に、コアレス基板１１と半導体チップ１４との間の熱膨張係数の差を小さくすることができる。
貫通ビア２１は、樹脂層１３に形成された貫通孔５９に設けられている。貫通ビア２１の一方の端部（下端部）は、第２の接続パッド４８と電気的に接続されており、他方の端部（上端部）は、樹脂層１３の上面１３Ａと略面一とされている。貫通ビア２１の材料としては、例えば、導電金属を用いることができる。この場合の導電金属としては、例えば、Ｃｕを用いることができる。
このように、貫通孔５９に第２の接続パッド４８と電気的に接続された貫通ビア２１を設けることにより、樹脂層１３の上面１３Ａと略面一とされた貫通ビア２１の他方の端部に他の基板（例えば、実装基板）や半導体装置等を接続することが可能となるため、電子部品内蔵基板１０の実装密度を向上させることができる。
ソルダーレジスト２２は、貫通ビア２１の他方の端部を露出した状態で、樹脂層１３の上面１３Ａを覆うように設けられている。
拡散防止膜２３は、ソルダーレジスト２２から露出された貫通ビア２１の他方の端部に設けられている。拡散防止膜２３は、貫通ビア２１の他方の端部にＮｉ層６３と、Ａｕ層６４とが順次積層された積層膜である。
本実施の形態の電子部品内蔵基板によれば、多層配線構造を有するコアレス基板１１上に半導体チップ１４を収容する収容部５７を有した樹脂層１３を設けることにより、コアレス基板１１を形成後に、半導体チップ１４とコアレス基板１１の配線パターン３１とを電気的に接続することが可能となる。これにより、予め良品と判定されたコアレス基板１１に半導体チップ１４を接続して、電子部品内蔵基板１０の歩留まりを向上させることができる。
また、半導体チップ１４の面１４Ｂに放熱体１６を設けると共に、放熱体１６を封止樹脂１９から露出させることにより、従来の電子部品内蔵基板２００よりも放熱経路を短くして、半導体チップ１４から発生する熱を効率良く放熱することができる。
さらに、樹脂層１３に形成された貫通孔５９に第２の接続パッド４８と電気的に接続される貫通ビア２１を設けることにより、樹脂層１３の上面１３Ａと略面一とされた貫通ビア２１の他方の端部（上端部）に他の基板や半導体装置等を接続することが可能となるため、電子部品内蔵基板１０の実装密度を向上させることができる。
なお、本実施の形態では、電子部品の一例として半導体チップ１４を例に挙げたが、半導体チップ１４の代わりにキャパシタ等のはんだ部品等を用いてもよい。
図３は、本実施の形態の電子部品内蔵基板を備えた電子装置の一例を示す図である。図３において、本実施の形態の電子部品内蔵基板１０と同一構成部分には同一符号を付す。
図３を参照するに、電子装置７０は、電子部品内蔵基板１０と、半導体装置７１とを有した構成とされている。半導体装置７１は、基板７２と、貫通ビア７３と、接続パッド７４と、第１の半導体チップ７６と、第２の半導体チップ７７と、封止樹脂７９と、ソルダーレジスト８１と、拡散防止膜８２と、外部接続端子８４とを有する。
貫通ビア７３は、基板７２を貫通するように設けられている。基板７２の上面７２Ａ側に位置する貫通ビア７３の端部は、接続パッド７４と電気的に接続されている。また、基板７２の下面７２Ｂ側に位置する貫通ビア７３の端部には、拡散防止膜８２が設けられている。貫通ビア７３は、接続パッド７４と拡散防止膜８２との間を電気的に接続している。
接続パッド７４は、貫通ビア７３の形成位置に対応する基板７２の上面７２Ａに設けられている。接続パッド７４は、ワイヤ８９，９１を介して、第１及び第２の半導体チップ７６，７７と電気的に接続されている。貫通ビア７３及び接続パッド７４の材料としては、例えば、導電金属を用いることができる。この場合の導電金属としては、例えば、Ｃｕを用いることができる。
第１の半導体チップ７６は、電極パッド８６を有する。第１の半導体チップ７６の電極パッド８６が形成されていない側の面は、基板７２の上面７２Ａに接着されている。第１の半導体チップ７６の電極パッド８６は、ワイヤ８９を介して接続パッド７４と電気的に接続（ワイヤボンディング接続）されている。
第２の半導体チップ７７は、第１の半導体チップ７６よりも外形の小さい半導体チップであり、電極パッド８７を有する。第２の半導体チップ７７の電極パッド８６が形成されていない側の面は、第１の半導体チップ７６上に接着されている。第２の半導体チップ７７の電極パッド８７は、ワイヤ９１を介して、接続パッド７４と電気的に接続（ワイヤボンディング接続）されている。
封止樹脂７９は、基板７２の上面７２Ａに設けられており、ワイヤボンディング接続された第１及び第２の半導体チップ７６，７７とワイヤ８９，９１とを封止している。
ソルダーレジスト８１は、貫通ビア７３の下端部を露出した状態で、基板７２の下面７２Ｂを覆うように設けられている。
拡散防止膜８２は、ソルダーレジスト８１から露出された貫通ビア７３の下端部に設けられている。拡散防止膜８２は、貫通ビア７３の下端部にＮｉ層９３と、Ａｕ層９４とが順次積層された積層膜である。
外部接続端子８４は、拡散防止膜８２のＡｕ層９４に設けられている。外部接続端子８４は、防止膜拡散８２、貫通ビア７３、接続パッド７４、及びワイヤ８９，９１を介して、第１及び第２の半導体チップ７６，７７と電気的に接続されている。外部接続端子８４は、電子部品内蔵基板１０に設けられた拡散防止膜２３と接続されている。これにより、半導体装置７１は、電子部品内蔵基板１０と電気的に接続される。
上記構成とされた電子装置７０において、例えば、メモリー用半導体チップ及びメモリー用半導体チップよりも発熱しやすいロジック用半導体チップをコアレス基板１１の配線パターン３１と電気的に接続する場合、半導体チップ１４の配設位置にロジック用半導体チップを配置し、第１及び第２の半導体チップ７６，７７の配設位置にメモリー用半導体チップを配置することにより、メモリー用半導体チップとロジック用半導体チップとを離間させて、ロジック用半導体チップの熱がメモリー用半導体チップに悪影響を及ぼすことを防止できる。また、半導体チップ１４の配設位置にロジック用半導体チップを配置することで、ロジック用半導体チップから発生する熱を放熱体１６により効率よく放熱することができる。
図４は、本実施の形態の電子部品内蔵基板を備えた電子装置の他の例を示す図である。図４において、図３に示した電子装置７０と同一構成部分には同一の符号を付す。
図４を参照するに、電子装置１００は、電子部品内蔵基板１０１と、半導体装置１０５とを有した構成とされている。電子部品内蔵基板１０１は、電子部品内蔵基板１０の拡散防止膜２３に外部接続端子１０２を設けた以外は、電子部品内蔵基板１０と同様に構成されている。外部接続端子１０２は、電子部品内蔵基板１０１をマザーボード等の実装基板に接続するための端子である。外部接続端子１０２としては、例えば、はんだボールを用いることができる。
半導体装置１０５は、基板７２の下面７２Ｂに配線１０６を設け、配線１０６上に拡散防止膜８２を配置させた以外は、半導体装置７１（図３参照）と同様に構成されている。拡散防止膜８２は、電子部品内蔵基板１０１に設けられた外部接続端子３５に接続されている。これにより、半導体装置１０５は、電子部品内蔵基板１０１と電気的に接続される。
このような構成とされた電子装置１００においても、電子装置７０と同様な効果を得ることができる。
図５〜図３４は、本実施の形態に係る電子部品内蔵基板の製造工程を示す図である。図５〜図３４において、本実施の形態の電子部品内蔵基板１０と同一構成部分には同一符号を付す。
始めに、図５に示すように、導電金属からなる支持板１１１を用意し、支持板１１１上に絶縁層２６を形成する。支持板１１１としては、例えば、厚さ４００μｍ以上のＣｕ板を用いることができる。また、支持板１１１は、絶縁膜２６を形成する前に表面洗浄する。絶縁層２６は、例えば、シート状とされたエポキシ系樹脂層（厚さ３０μｍ〜４０μｍ）を支持板１１１上に貼り付けることで形成する。
次いで、図６に示すように、ビア３６の形成位置に対応する絶縁層２６に支持板１１１を露出する貫通孔１１２を形成する。貫通孔１１２は、例えば、レーザ加工により形成する。
次いで、図７に示すように、絶縁層２６の上面２６Ａと貫通孔１１２とを覆うように金属層１１３を形成する。金属層１１３は、例えば、絶縁層２６をデスミア処理した後、無電解めっき法により形成する。金属層１１３としては、導電金属を用いることができる。この場合の導電金属としては、例えば、Ｃｕ層（厚さ１μｍ）を用いることができる。
次いで、図８に示すように、図７に示した構造体上に開口部１１５Ａを有したドライフィルムレジスト１１５を形成する。開口部１１５Ａは、配線３７の形状及び形成位置に対応している。ドライフィルムレジスト１１５としては、例えば、ＰＦＲ−８００ ＡＵＳ４１０（太陽インキ社製）を用いることができる。
次いで、図９に示すように、金属層１１３を給電層とする電解めっき法により、貫通孔１１２及び開口部１１５Ａを充填するように導電金属１１６を析出成長させて、貫通孔１１２に金属層１１３及び導電金属１１６からなるビア３６を形成する。導電金属１１６としては、例えば、Ｃｕを用いることができる。
次いで、図１０に示すように、ドライフィルムレジスト１１５を除去する。次いで、図１１に示すように、導電金属１１６に覆われていない不要な金属層１１３を除去する。これにより、絶縁層２６の上面２６Ａに金属層１１３及び導電金属１１６からなる配線３７が形成される。
次いで、図１２に示すように、図５〜図１１に示した工程と同様な手法により、図１１に示した構造体上に、絶縁膜２７と、金属層１１８及び導電金属１１９からなるビア３８と、金属層１１８及び導電金属１１９からなる配線４１とを形成する。絶縁膜２７は、例えば、シート状とされたエポキシ系樹脂層（厚さ３０μｍ〜４０μｍ）を用いることができる。金属層１１８としては、導電金属を用いることができ、具体的には、例えば、Ｃｕ層（厚さ１μｍ）を用いることができる。また、導電金属１１９としては、例えば、Ｃｕを用いることができる。
次いで、図１３に示すように、絶縁層２７の上面２７Ａ及び配線４１を覆うようにプリプレグ樹脂層２８を形成する。具体的には、例えば、シート状とされたプリプレグ樹脂層２８を図１２に示した構造体上に貼着する。プリプレグ樹脂層２８の厚さは、例えば、１００μｍとすることができる。
次いで、図１４に示すように、図６〜図１１に示した工程と同様な手法により、配線４１上に位置するプリプレグ樹脂層２８に金属層１２１及び導電金属１２２からなるビア４３，４４と、プリプレグ樹脂層２８の上面２８Ａに金属層１２１及び導電金属１２２からなる第１及び第２の接続パッド４６，４８とを形成する。これにより、ビア３６，３８，４３，４４、配線３７，４１、第１の接続パッド４６、及び第２の接続パッド４８からなる配線パターン３１が形成される。
次いで、図１５に示すように、図１４に示した構造体上に開口部１２３Ａを有したドライフィルムレジスト１２３を形成する。ドライフィルムレジスト１２３としては、めっき液（具体的には、Ｎｉ層５１及びＡｕ層５２を形成する際のめっき液）に耐性のあるドライフィルムレジスト（めっき液が浸透しないドライフィルムレジスト）を用いる。ドライフィルムレジスト１２３としては、例えば、４１１Ｙ５０（ニチゴーモートン社製）を用いることができる。開口部１２３Ａは、拡散防止膜３２の形状及び形成位置に対応すると共に、第１の接続パッド４６の上面を露出するように形成する。
次いで、図１６に示すように、第１の接続パッド４６を給電層とする電解めっき法により、開口部１２３Ａから露出された第１の接続パッド４６上にＮｉ層５１とＡｕ層５２とを順次積層させて、拡散防止膜３２を形成する。
次いで、図１７に示すように、ドライフィルムレジスト１２３を除去する。次いで、図１８に示すように、図１７に示した構造体上の半導体チップ接続領域Ａ及び貫通ビア形成位置Ｂに対応する領域にドライフィルムレジスト１２５を形成する。ドライフィルムレジスト１２５としては、めっき液に耐性のあるドライフィルムレジスト（めっき液が浸透しないドライフィルムレジスト）を用いる。ドライフィルムレジスト１２５としては、例えば、４１１Ｙ５０（ニチゴーモートン社製）を用いることができる。ドライフィルムレジスト１２５の厚さＭ２（プリプレグ樹脂層２８の上面２８Ａを基準としたときの厚さ）は、例えば、１００μｍとすることができる。
次いで、図１９に示すように、ドライフィルムレジスト１２５に覆われていない図１８に示した構造体上の領域に樹脂層１３を形成し、その後、樹脂層１３を硬化させるための仮ベークを行なう。樹脂層１３は、樹脂層１３の上面１３Ａがドライフィルムレジスト１２５の上面１２５Ａと略面一となるように形成する。樹脂層１３としては、例えば、エポキシ系樹脂を用いることができる。樹脂層１３は、例えば、スピンコート法により形成することができる。仮ベークは、例えば、温度１００℃、ベーク時間３０分の処理条件で行なうことができる。
次いで、図２０に示すように、半導体チップ接続領域Ａ上に設けられたドライフィルムレジスト１２５の上面１２５Ａを覆うようにレジスト膜１２７を形成する。レジスト膜１２７は、液状レジストを用いて形成する。液状レジストとしては、例えば、ＰＳＲ−４０００ ＡＵＳ７０３（太陽インキ社製）を用いることができる。
次いで、図２１に示すように、第２の接続パッド４８上に形成されたドライフィルムレジスト１２５を除去して、第２の接続パッド４８を露出する貫通孔５９を形成する。ドライフィルムレジスト１２５は、例えば、苛性ソーダを用いたウエットエッチングにより除去する。
次いで、図２２に示すように、第２の接続パッド４８を給電層とする電解めっき法により、貫通孔５９内に導電金属を析出成長させて、貫通ビア２１を形成する。この場合、導電金属としては、例えば、Ｃｕを用いることができる。
次いで、図２３に示すように、レジスト膜１２７を除去する。レジスト膜１２７は、例えば、アッシングにより除去する。次いで、図２４に示すように、図２３に示した構造体の上面を覆うように保護シート１２９を貼り付ける。保護シート１２９は、ウエットエッチング法により支持板１１１を除去する際、貫通ビア２１がエッチングされることを防止するためのものである。
次いで、図２５に示すように、ウエットエッチング法により支持板１１１を除去する。次いで、図２６に示すように、保護シート１２９を除去する。
次いで、図２７に示すように、図２６に示した構造体の上面を覆うソルダーレジスト２２と、図２６に示した構造体の下面を覆うソルダーレジスト３４とを形成する。ソルダーレジスト２２，３４としては、フィルム状のソルダーレジストを用いることができる。フィルム状のソルダーレジストとしては、例えば、ＰＦＲ−８００ ＡＵＳ４１０（太陽インキ社製）を用いることができる。
次いで、図２８に示すように、ソルダーレジスト２２，３４を露光・現像して、ソルダーレジスト２２を貫通する開口部２２Ａ，２２Ｂと、ソルダーレジスト３４を貫通する開口部３４Ａとを形成する。開口部２２Ａは半導体チップ接続領域Ａ上に形成されたドライフィルムレジスト１２５の上面１２５Ａを露出しており、開口部２２Ｂは貫通ビア２１の上面を露出している。また、開口部３４Ａは、ビア３６の底面を露出している。
次いで、図２９に示すように、貫通ビア２１及びビア３６を給電層とする電解めっき法により、開口部２２Ｂに露出された貫通ビア２１の上面にＮｉ層６３とＡｕ層６４とが順次積層された拡散防止膜２３と、開口部３４Ａに露出されたビア３６の底面にＮｉ層５４とＡｕ層５５とが順次積層された拡散防止膜３３とを形成する。これにより、多層配線構造を有したコアレス基板１１が製造される。次いで、コアレス基板１１の電気的な検査を行なう。続く、図３０〜図３４に示す工程では、良品と判定されたコアレス基板１１を用いる。
次いで、図３０に示すように、半導体チップ接続領域Ａ上に設けられたドライフィルムレジスト１２５を除去して、半導体チップ接続領域Ａに半導体チップ１４が収容される収容部５７を形成する。収容部５７は、樹脂層１３を貫通すると共に、半導体チップ接続領域Ａに対応するプリプレグ樹脂層２８と、第１の接続パッド４６及び拡散防止膜３２とを露出する。
次いで、図３１に示すように、第１の接続パッド４６と電気的に接続される側の半導体チップ１４の面１４Ａとは反対側の半導体チップ１４の面１４Ｂを覆うように放熱体１６を設ける。その後、半導体チップ１４の電極パッド６１の下面にＡｕスタッドバンプ１３２を形成し、続いて、拡散防止膜３２上にＡｕスタッドバンプ１３３を形成する。Ａｕスタッドバンプ１３２，１３３は、後に溶融され、互いに接続されることにより、半導体チップ１４と拡散防止膜３２との間を電気的に接続するＡｕスタッドバンプ１７となる（図３２参照）。
次いで、図３２に示すように、Ａｕスタッドバンプ１３２，１３３を溶融し、互いに接続させる。図３２中に示したＡｕスタッドバンプ１７は、溶融されたＡｕスタッドバンプ１３２，１３３が一体化したものである。これにより、半導体チップ１４は、Ａｕスタッドバンプ１７を介して、コアレス基板１１に設けられた配線パターン３１と電気的に接続される。
このように、良品と判定されたコアレス基板１１に半導体チップ１４を接続することで、電子部品内蔵基板１０の歩留まりを向上させることができる。
次いで、図３３に示すように、収容部５７に収容された半導体チップ１４を封止樹脂１９で封止する。封止樹脂１９は、少なくとも放熱体１６の上面１６Ａを露出するように形成する。封止樹脂１９としては、例えば、アンダーフィル樹脂を用いることができる。アンダーフィル樹脂としては、例えば、エポキシ系樹脂にガラスのフィラーを分散したものを用いることができる。
このように、半導体チップ１４の面１４Ｂに設けられた放熱体１６の少なくとも上面１６Ａを露出するように封止樹脂１９を形成することにより、従来よりも簡単な構成で、半導体チップ１４の熱を放熱することができる。
次いで、図３４に示すように、コアレス基板１１の第２の主面側に位置する拡散防止膜３３のＡｕ層５５に外部接続端子３５を形成する。これにより、電子部品内蔵基板１０が製造される。外部接続端子３５としては、例えば、はんだボールを用いることができる。
本実施の形態の電子部品内蔵基板の製造方法によれば、良品と判定されたコアレス基板１１上に半導体チップ１４を収容する収容部５７を有した樹脂層１３を設け、コアレス基板１１に設けられた配線パターン３１と半導体チップ１４とを電気的に接続することにより、電子部品内蔵基板１０の歩留まりを向上させることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、本実施の形態では、電子部品として半導体チップ１４を例に挙げて説明したが、半導体チップ１４以外の電子部品、例えば、キャパシタ等のはんだ部品（この場合、コアレス基板１１の配線パターン３１とはんだを介して電気的に接続される）を収容部５７に収容してもよい。
また、本実施の形態では、多層配線構造体としてコアレス基板１１（コア材の無いためコア基板よりも薄板化が可能な基板）を例に挙げて説明したが、コアレス基板１１の代わりに金属板等のコア材を備えたコア基板を用いてもよい。
本発明は、歩留まりを向上させることができると共に、内蔵された電子部品の熱を効率良く放熱することのできる電子部品内蔵基板に適用できる。
従来の電子部品内蔵基板の断面図である。 本発明の実施の形態に係る電子部品内蔵基板の断面図である。 本実施の形態の電子部品内蔵基板を備えた電子装置の一例を示す図である。 本実施の形態の電子部品内蔵基板を備えた電子装置の他の例を示す図である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その３）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その４）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その５）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その６）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その７）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その８）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その９）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１０）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１１）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１２）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１３）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１４）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１５）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１６）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１７）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１８）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その１９）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２０）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２１）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２２）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２３）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２４）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２５）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２６）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２７）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２８）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その２９）である。 本実施の形態に係る電子部品内蔵基板の製造工程を示す図（その３０）である。
符号の説明
１０，１０１ 電子部品内蔵基板
１１ コアレス基板
１３ 樹脂層
１３Ａ，１６Ａ，２６Ａ〜２８Ａ，７２Ａ，１２５Ａ 上面
１４ 半導体チップ
１４Ａ，１４Ｂ 面
１６ 放熱体
１７，１３２，１３３ Ａｕスタッドバンプ
１９，７９ 封止樹脂
２１，７３ 貫通ビア
２２，３４，８１ ソルダーレジスト
２２Ａ，２２Ｂ，３４Ａ，１１５Ａ，１２３Ａ 開口部
２３，３２，３３，８２ 拡散防止膜
２６，２７ 絶縁層
２６Ｂ，７２Ｂ 下面
２８ プリプレグ樹脂層
３１ 配線パターン
３５，８４，１０２ 外部接続端子
３６，３８，４３，４４ ビア
３７，４１，１０６ 配線
４６ 第１の接続パッド
４８ 第２の接続パッド
５１，５４，６３，９３ Ｎｉ層
５２，５５，６４，９４ Ａｕ層
５７ 収容部
５９，１１２ 貫通孔
６１，８６，８７ 電極パッド
７０，１００ 電子装置
７１，１０５ 半導体装置
７２ 基板
７４ 接続パッド
７６ 第１の半導体チップ
７７ 第２の半導体チップ
８９，９１ ワイヤ
１１１ 支持板
１１３，１１８，１２１ 金属層
１１５，１２３，１２５ ドライフィルムレジスト
１１６，１１９，１２２ 導電金属
１２７ レジスト膜
１２９ 保護シート
Ａ 半導体チップ接続領域
Ｂ 貫通ビア形成位置
Ｍ１，Ｍ２ 厚さ

Claims (5)

  1. 積層された絶縁層に配線パターンが形成された多層配線構造体と、前記配線パターンと電気的に接続された電子部品とを備えた電子部品内蔵基板であって、
    前記多層配線構造体の第１の主面を覆うと共に、前記電子部品を収容する収容部を有する樹脂層を設け、
    前記収容部に収容された前記電子部品を封止する封止樹脂を設けたことを特徴とする電子部品内蔵基板。
  2. 前記積層された絶縁層のうち、前記樹脂層と接触する絶縁層は、プリプレグ樹脂層であることを特徴とする請求項１記載の電子部品内蔵基板。
  3. 前記配線パターンと電気的に接続される側の前記電子部品の面とは反対側の前記電子部品の面に、前記封止樹脂から露出される放熱体を設けたことを特徴とする請求項１または２記載の電子部品内蔵基板。
  4. 前記配線パターンと電気的に接続され、前記樹脂層を貫通する貫通ビアを設けたことを特徴とする請求項１ないし３のうち、いずれか一項記載の電子部品内蔵基板。
  5. 前記多層配線構造体の第１の主面とは反対側の第２の主面に、前記配線パターンと電気的に接続された外部接続端子を設けたことを特徴とする請求項１ないし４のうち、いずれか一項記載の電子部品内蔵基板。
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