KR101651362B1 - 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지 - Google Patents

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KR101651362B1
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conductive
encapsulant
electrically connected
filler
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방원배
이춘흥
윤주훈
김병진
정지영
김기정
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

본 발명의 일 실시예는 회로 패턴을 용이하게 재설계할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
이를 위해 본 발명의 일 실시예는 캐리어의 제 1면 상에 제 1 도전성 패턴을 형성하는 제 1 도전성 패턴 형성 단계, 상기 제 1 도전성 패턴에 전기적으로 연결되도록 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계, 상기 제 1 도전성 패턴 및 제 1 도전성 필러를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계, 상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결되도록 제 2 도전성 패턴을 형성하는 제 2 도전성 패턴 형성 단계, 상기 제 2 도전성 패턴 중 일부에 전기적으로 연결되도록 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계, 상기 제 2 도전성 패턴 중 나머지가 노출되는 수용 공간을 형성하며, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계 및 상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되도록 상기 수용 공간에 제 1 반도체 다이를 배치하는 제 1 반도체 다이 배치 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 개시한다.

Description

반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지{Method for fabricating semiconductor package and semiconductor package using the same}
본 발명은 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 다이의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
본 발명의 일 실시예는 회로 패턴을 용이하게 재설계할 수 있는 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법은 캐리어의 제 1면 상에 제 1 도전성 패턴을 형성하는 제 1 도전성 패턴 형성 단계, 상기 제 1 도전성 패턴에 전기적으로 연결되도록 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계, 상기 제 1 도전성 패턴 및 제 1 도전성 필러를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계, 상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결되도록 제 2 도전성 패턴을 형성하는 제 2 도전성 패턴 형성 단계, 상기 제 2 도전성 패턴 중 일부에 전기적으로 연결되도록 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계, 상기 제 2 도전성 패턴 중 나머지가 노출되는 수용 공간을 형성하며, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계 및 상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되도록 상기 수용 공간에 제 1 반도체 다이를 배치하는 제 1 반도체 다이 배치 단계를 포함한다.
상기 제 1 인캡슐레이션 단계에서는 상기 제 1 도전성 필러가 노출되도록 상기 제 1 인캡슐란트를 그라인딩할 수 있다.
상기 제 1 반도체 다이 배치 단계에서는 상기 수용 공간에서 상기 제 1 반도체 다이는 상기 제 2 도전성 패턴에 직접 연결될 수 있다.
상기 제 2 인캡슐레이션 단계는 상기 제 2 도전성 필러가 노출되도록 상기 제 2 인캡슐란트를 그라인딩할 수 있다.
노출된 상기 제 2 도전성 필러에 전기적으로 연결되도록 적어도 하나의 도전성범프를 부착하는 도전성범프 부착 단계를 더 포함할 수 있다.
상기 도전성범프 부착 단계 이후, 상기 캐리어를 분리하는 캐리어 분리 단계를 더 포함할 수 있다.
상기 캐리어 분리 단계 이후, 상기 제 1 도전성 패턴에 직접 연결되도록 제 2 반도체 다이를 배치하는 제 2 반도체 다이 배치 단계를 포함할 수 있다.
상기 캐리어 분리 단계 이후, 상기 제 1 도전성 패턴에 직접 연결되도록 수동소자를 배치하는 수동소자 배치 단계를 포함할 수 있다.
상기 제 1 도전성 패턴 형성 단계에서, 상기 캐리어는 금속, 실리콘, 글래스 또는 에폭시 수지일 수 있다.
상기 제 1 도전성 패턴형성 단계에서, 상기 캐리어는 금속이고, 상기 캐리어의 제 1면과 상기 제 1 도전성 패턴 사이에는 절연층이 형성될 수 있다.
상기 캐리어는 히트 슬러그 기능을 수행할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 제 1 도전성 패턴, 상기 제 1 도전성 패턴에 전기적으로 연결되는 제 1 도전성 필러, 상기 제 1 도전성 패턴 및 제 1 도전성 필러를 인캡슐레이션하는 제 1 인캡슐란트, 상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결된 제 2 도전성 패턴, 상기 제 2 도전성 패턴 중 일부에 전기적으로 연결된 제 2 도전성 필러, 상기 제 2 도전성 패턴 중 나머지가 노출되는 수용 공간을 형성하며, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 인캡슐레이션하는 제 2 인캡슐란트 및 상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되며, 상기 수용 공간에 배치되는 제 1 반도체 다이를 포함한다.
상기 수용 공간에서 상기 제 1 반도체 다이는 상기 제 2 도전성 패턴에 직접 연결될 수 있다.
노출된 상기 제 2 도전성 필러에 전기적으로 연결되도록 부착된 적어도 하나의 도전성범프를 더 포함할 수 있다.
상기 제 1 도전성 패턴에 직접 연결되도록 배치된 제 2 반도체 다이 및/또는 수동소자를 더 포함할 수 있다.
상기 제 1 인캡슐란트를 기준으로 상기 제 2 반도체 다이 및/또는 상기 수동소자는 상기 제 1 반도체 다이와 서로 반대면에 배치될 수 있다.
상기 제 1 인캡슐란트의 상면에 형성된 히트 슬러그를 더 포함할 수 있다.
상기 히트 슬러그는 캐리어 겸용일 수 있다.
상기 히트 슬러그 금속이고, 상기 제 1 인캡슐란트와 히트 슬러그 사이에 형성된 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지는 회로 패턴을 용이하게 재설계할 수 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
다음은 도 1 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지(1000)를 설명한다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 1에 도시된 바와 같이, 캐리어(10)의 제 1 면(11) 상에 제 1 도전성 패턴(110)을 형성한다.
상기 캐리어(10)는 금속, 실리콘, 글래스 또는 에폭시 수지로 형성될 수 있다.
여기서, 상기 제 1 도전성 패턴(110)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질의 도전성 재료가 패턴으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 또한, 상기 제 1 도전성 패턴(110)은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD: Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으며, 또한, 상기 제 1 도전성 패턴(110)은 물리적 식각 또는 화학적 식각을 통해 패턴으로 형성될 수 있으나, 본 발명에서 제 1 도전성 패턴(110)의 형성 방법을 한정하는 것은 아니다.
이후, 도 2를 참조하면, 상기 제 1 도전성 패턴(110)에 전기적으로 연결되는 제 1 도전성 필러(120)를 형성한다. 이러한 제 1 도전성 필러(120)는 제 1 도전성 패턴(110)에서 캐리어(10)의 제 1 면(11) 방향으로 연장되어 형성되며, 전기 및 열 전도성이 우수한 구리(Cu) 및 그 등가물 중 선택된 어느 하나로 형성되는 것이 바람직하다. 하지만, 본 발명에서 제 1 도전성 필러(120)의 형상 및 재질을 한정하지 않음은 물론이다.
이후, 도 3을 참조하면, 캐리어(10)의 제 1 면(11) 상부, 즉, 제 1 도전성 패턴(110) 및 제 1 도전성 필러(120)의 외주면을 제 1 인캡슐란트(130)로 인캡슐레이션한다.
상기 제 1 인캡슐란트(130)는 상기 제 1 도전성 패턴(110) 및 제 1 도전성 필러(120)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 제 1 인캡슐란트(130)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 1 인캡슐란트(130)의 재질을 한정하는 것은 아니다.
이후, 도 4를 참조하면, 상기 제 1 도전성 필러(120)가 제 1 인캡슐란트(130)의 외면으로 노출되도록 제 1 인캡슐란트(130)의 일면을 일정 두께만큼 그라인딩하여 불필요한 부분을 제거한다. 여기서, 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다.
이후, 도 5를 참조하면, 상기 제 1 인캡슐란트(130)의 외면으로 노출된 제 1 도전성 필러(120)에 전기적으로 연결되는 제 2 도전성 패턴(140)을 형성한다. 여기서, 상기 제 2 도전성 패턴(140)은 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질의 도전성 재료가 패턴으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 또한, 상기 제 2 도전성 패턴(140)은 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD: Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으며, 또한, 상기 제 2 도전성 패턴(140)은 물리적 식각 또는 화학적 식각으로 패턴을 형성할 수 있으나, 본 발명에서 제 2 도전성 패턴(140)의 형성 방법을 한정하는 것은 아니다.
여기서, 제 2 도전성 패턴(140)은 제 1 도전성 패턴(110)과 형성 위치 및 형상이 상이하게 패터닝 될 수 있어, 후술할 제 1 반도체 다이의 요건에 따라 용이하게 회로 패턴을 재설계할 수 있다.
이후, 도 6을 참조하면, 상기 제 2 도전성 패턴(140)에 전기적으로 연결되는 제 2 도전성 필러(150)를 형성한다. 여기서, 제 2 도전성 필러(150)는 제 2 도전성 패턴(140) 중 일부에 선택적으로 연결될 수 있다. 이러한 제 2 도전성 필러(150)는 제 2 도전성 패턴(120)에서 상부 방향으로 연장되어 형성되며, 전기 및 열 전도성이 우수한 구리(Cu) 및 그 등가물 중 선택된 어느 하나로 형성되는 것이 바람직하다. 하지만, 본 발명에서 제 2 도전성 필러(150)의 형상 및 재질을 한정하지 않음은 물론이다.
이후, 도 7을 참조하면, 제 1 인캡슐란트(130)의 상부, 즉, 제 2 도전성 패턴(140) 및 제 2 도전성 필러(150)의 외주면을 제 2 인캡슐란트(160)로 인캡슐레이션한다. 여기서, 제 2 인캡슐란트(160)는 제 2 도전성 패턴(140) 중 제 2 도전성 필러(150)가 연결되지 않은 나머지 영역이 인캡슐레이션되지 않도록 수용 공간(161)을 형성한다. 상기 수용 공간(161)은 스크린 마스크 또는 이에 등가하는 방법으로 형성될 수 있으나, 본 발명에서 이를 한 정하는 것은 아니다.
상기 제 2 인캡슐란트(160)는 상기 제 2 도전성 패턴(140) 중 일부 및 제 2 도전성 필러(150)를 완전히 봉지하여 이들이 외부의 충격 및 산화로부터 손상되지 않도록 보호한다. 여기서, 상기 제 2 인캡슐란트(160)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 2 인캡슐란트(160)의 재질을 한정하는 것은 아니다.
이후, 도 8을 참조하면, 상기 제 2 도전성 필러(150)가 제 2 인캡슐란트(160)의 외면으로 노출되도록 제 2 인캡슐란트(160)의 일면을 일정 두께만큼 그라인딩하여 불필요한 부분을 제거한다. 여기서, 그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 본 발명에서 상기 그라인딩 방법을 한정하는 것은 아니다.
이후, 도 9를 참조하면, 상기 제 2 인캡슐란트(160)에 인캡슐레이션되지 않은 제 2 도전성 패턴(140) 중 나머지에 전기적으로 연결되도록, 상기 수용 공간(161)에 제 1 반도체 모듈(200)을 배치한다.
상기 제 1 반도체 모듈(200)은 제 1 반도체 다이(210), 제 1 본드 패드(220), 제 1 도전성범프(230) 및 제 1 언더필(240)로 구성된다.
상기 제 1 반도체 다이(210)는 액티브층(미도시)에 전기적으로 연결된 제 1 본드 패드(220)가 노출된 하면을 가진다. 여기서, 상기 제 1 본드 패드(220)는 구리 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 1 도전성범프(230)는 리플로우 공정을 통해 제 1 본드 패드(220)와 제 2 도전성 패턴(140)를 전기적 및 물리적으로 연결하며, 납/주석(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 상기 제 1 도전성범프(230)는 솔더범프, 카파필러, 솔더볼 또는 볼 형태의 범프 일수 있다.
상기 제 1 인캡슐란트(130)의 일면과 제 1 반도체 다이(210)의 하면 사이에는 제 1 언더필(240)이 충진 후 경화된다.
상기 제 1 언더필(240)은 반도체 패키지 제조 공정 상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 제 1 언더필(240)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서, 그 재질을 한정하는 것은 아니다.
이후, 도 10 및 도 11을 참조하면, 상기 제 2 인캡슐란트(160)의 외면으로 노출된 제 2 도전성 필러(150)에 전기적으로 연결되도록 도전성범프(20)를 부착하고, 상기 캐리어(10)을 분리한 후 회전 시켜, 본 발명의 일 실시예에 따른 반도체 패키지(1000)를 제조한다. 여기서, 상기 도전성범프(20)는 납/주석(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 상기 도전성범프(20)는 솔더범프, 카파필러, 솔더볼 또는 볼 형태의 범프 일수 있다.
다음은 도 12를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지(2000)를 설명한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(2000)는 제 1 인캡슐란트(130)의 상측에 히트 슬러그(13)가 부착된다. 여기서, 상기 히트 슬러그(13)는 별도로 부착된 것일 수 있으나, 상술한 캐리어(10)가 분리되지 않고 존재하는 것이 바람직하다. 즉, 상술한 캐리어(10)가 열전도도가 우수하면서 낮은 열팽창계수를 갖는 금속으로 형성되는 것이 바람직하다. 다만, 상기 히트 슬러그(13)는 노출된 제 1 도전성 패턴(110)에 직접 연결되므로, 제 1 도전성 패턴(110) 사이의 단락을 방지하기 위해 히트 슬러그(13)와 제 1 도전성 패턴(110) 사이에는 절연층(14)이 개재된다.
물론, 상기 히트 슬러그(13)는 열전도성이 우수한 실리콘, 글래스 또는 에폭시 수지로 형성될 수도 있으며, 그 내부에 금속 및/또는 세라믹 파우더가 형성된 것일 수도 있다.
다음은 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지(3000)를 설명한다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 13을 참조하면, 상술한 캐리어(10)가 분리된 후, 상기 1 인캡슐란트(130)의 상측에서, 제 1 도전성 패턴(110)에 전기적으로 연결되도록 제 2 반도체 모듈(300)을 배치하고, 제 1 인캡슐란트(130)의 상부측에서, 제 2 반도체 모듈(300)의 외주면을 제 3 인캡슐란트(30)로 인캡슐레이션한다.
상기 제 2 반도체 모듈(300)은 제 2 반도체 다이(310), 제 2 본드 패드(320), 제 2 도전성범프(330) 및 제 2 언더필(미도시)로 구성된다.
상기 제 2 반도체 다이(310)는 액티브층(미도시)에 전기적으로 연결된 제 2 본드 패드(320)가 노출된 하면을 가진다. 여기서, 상기 제 2 본드 패드(320)는 구리 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
상기 제 2 도전성범프(330)는 리플로우 공정을 통해 제 2 본드 패드(320)와 제 1 도전성 패턴(110)를 전기적 및 물리적으로 연결하며, 납/주석(Pb/Sn), 납없는 주석(Leadless Sn)등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 상기 제 2 도전성범프(330)는 솔더범프, 카파필러, 솔더볼 또는 볼 형태의 범프 일수 있다.
또한, 상기 제 3 인캡슐란트(30)는 제 1 인캡슐란트(130)과 동일한 재질로 형성되므로, 여기서 상세한 설명은 생략한다.
다음은 도 14를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지(4000)를 설명한다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 14를 참조하면, 상술한 캐리어(10)가 분리된 후, 상기 1 인캡슐란트(130)의 상측에서, 제 1 도전성 패턴(110)에 전기적으로 연결되도록 수동 소자(400)을 배치하고 신호 교환 가능하게 부착한다. 또한, 제 1 인캡슐란트(130)의 상부 측에서, 수동 소자(400)의 외주면을 제 3 인캡슐란트(30)로 인캡슐레이션한다.
여기서, 상기 수동 소자(400)는 저항, 인덕터 또는 커패시터 등으로 형성될 수 있다.
또한, 상기 제 3 인캡슐란트(30)는 제 1 인캡슐란트(130)과 동일한 재질로 형성되므로, 여기서 상세한 설명은 생략한다.
다음은 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지(5000)를 설명한다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 부분 단면도이다.
도 15를 참조하면, 상술한 캐리어(10)가 분리된 후, 상기 1 인캡슐란트(130)의 상측에서, 제 1 도전성 패턴(110)에 전기적으로 연결되도록 제 2 반도체 모듈(300) 및 수동 소자(400)를 각각 배치하고 신호 교환 가능하게 부착한다. 또한, 제 1 인캡슐란트(130)의 상부 측에서, 제 2 반도체 모듈(300) 및 수동 소자(400)의 외주면을 제 3 인캡슐란트(30)로 인캡슐레이션한다.
여기서, 상기 제 2 반도체 모듈(300), 수동 소자(400) 및 상기 제 3 인캡슐란트(30)는 상술한 제 2 반도체 모듈(300), 수동 소자(400) 및 상기 제 3 인캡슐란트(30)와 동일한 도면부호를 가지며, 동일한 구성이므로 상세한 설명은 생략한다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10; 캐리어 13; 히트 슬러그
14; 절연층
110; 제 1 도전성 패턴 120; 제 1 도전성 필러
130; 제 1 인캡슐란트 140; 제 2 도전성 패턴
150; 제 2 도전성 필러 160; 제 2 인캡슐란트
200; 제 1 반도체 모듈 300; 제 2 반도체 모듈
400; 수동 소자

Claims (19)

  1. 캐리어의 제 1면 상에 제 1 도전성 패턴을 형성하는 제 1 도전성 패턴 형성 단계;
    상기 제 1 도전성 패턴에 전기적으로 연결되도록 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계;
    상기 제 1 도전성 패턴 및 제 1 도전성 필러를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계;
    상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결되며 상기 제 1 인캡슐란트의 상부로 연장되도록 제 2 도전성 패턴을 형성하는 제 2 도전성 패턴 형성 단계;
    상기 제 2 도전성 패턴 중 일부에 전기적으로 연결되도록 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계;
    상기 제 2 도전성 패턴 중 상기 제 2 도전성 필러가 형성되지 않은 나머지 제 2 도전성 패턴이 노출되는 수용 공간을 형성하도록, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계; 및
    상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되도록 상기 수용 공간에 제 1 반도체 다이를 배치하는 제 1 반도체 다이 배치 단계를 포함하고,
    상기 제 2 도전성 패턴은 상기 제 1 도전성 패턴과 형성 위치 및 형상이 상이하게 패터닝된 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 인캡슐레이션 단계에서는
    상기 제 1 도전성 필러가 노출되도록 상기 제 1 인캡슐란트를 그라인딩하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1 반도체 다이 배치 단계에서는
    상기 수용 공간에서 상기 제 1 반도체 다이는 상기 제 2 도전성 패턴에 직접 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 1항에 있어서,
    상기 제 2 인캡슐레이션 단계는
    상기 제 2 도전성 필러가 노출되도록 상기 제 2 인캡슐란트를 그라인딩하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 4항에 있어서,
    노출된 상기 제 2 도전성 필러에 전기적으로 연결되도록 적어도 하나의 도전성범프를 부착하는 도전성범프 부착 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5항에 있어서,
    상기 도전성범프 부착 단계 이후,
    상기 캐리어를 분리하는 캐리어 분리 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6항에 있어서,
    상기 캐리어 분리 단계 이후,
    상기 제 1 도전성 패턴에 직접 연결되도록 제 2 반도체 다이를 배치하는 제 2 반도체 다이 배치 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 6항에 있어서,
    상기 캐리어 분리 단계 이후,
    상기 제 1 도전성 패턴에 직접 연결되도록 수동소자를 배치하는 수동소자 배치 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 1항에 있어서,
    상기 제 1 도전성 패턴 형성 단계에서,
    상기 캐리어는 금속, 실리콘, 글래스 또는 에폭시 수지인 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 캐리어의 제 1면 상에 제 1 도전성 패턴을 형성하는 제 1 도전성 패턴 형성 단계;
    상기 제 1 도전성 패턴에 전기적으로 연결되도록 제 1 도전성 필러를 형성하는 제 1 도전성 필러 형성 단계;
    상기 제 1 도전성 패턴 및 제 1 도전성 필러를 제 1 인캡슐란트로 인캡슐레이션하는 제 1 인캡슐레이션 단계;
    상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결되며 상기 제 1 인캡슐란트의 상부로 연장되도록 제 2 도전성 패턴을 형성하는 제 2 도전성 패턴 형성 단계;
    상기 제 2 도전성 패턴 중 일부에 전기적으로 연결되도록 제 2 도전성 필러를 형성하는 제 2 도전성 필러 형성 단계;
    상기 제 2 도전성 패턴 중 상기 제 2 도전성 필러가 형성되지 않은 나머지 제 2 도전성 패턴이 노출되는 수용 공간을 형성하도록, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 제 2 인캡슐란트로 인캡슐레이션하는 제 2 인캡슐레이션 단계; 및
    상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되도록 상기 수용 공간에 제 1 반도체 다이를 배치하는 제 1 반도체 다이 배치 단계를 포함하고,
    상기 제 1 도전성 패턴형성 단계에서, 상기 캐리어는 금속이고, 상기 캐리어의 제 1면과 상기 제 1 도전성 패턴 사이에는 절연층이 형성되며, 상기 캐리어는 추후 분리되지 않고 히트 슬러그 기능을 수행하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 삭제
  12. 제 1 도전성 패턴;
    상기 제 1 도전성 패턴에 전기적으로 연결되는 제 1 도전성 필러;
    상기 제 1 도전성 패턴 및 제 1 도전성 필러를 인캡슐레이션하는 제 1 인캡슐란트;
    상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결되며 상기 제 1 인캡슐란트의 상부로 연장된 제 2 도전성 패턴;
    상기 제 2 도전성 패턴 중 일부에 전기적으로 연결된 제 2 도전성 필러;
    상기 제 2 도전성 패턴 중 상기 제 2 도전성 필러가 형성되지 않은 나머지 제 2 도전성 패턴이 노출되는 수용 공간을 형성하도록, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 인캡슐레이션하는 제 2 인캡슐란트; 및
    상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되며, 상기 수용 공간에 배치되는 제 1 반도체 다이를 포함하고,
    상기 제 2 도전성 패턴은 상기 제 1 도전성 패턴과 형성 위치 및 형상이 상이하게 패터닝된 것을 특징으로 하는 반도체 패키지.
  13. 제 12항에 있어서,
    상기 수용 공간에서 상기 제 1 반도체 다이는 상기 제 2 도전성 패턴에 직접 연결되는 것을 특징으로 하는 반도체 패키지.
  14. 제 12항에 있어서,
    노출된 상기 제 2 도전성 필러에 전기적으로 연결되도록 부착된 적어도 하나의 도전성범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 12항에 있어서,
    상기 제 1 도전성 패턴에 직접 연결되도록 배치된 제 2 반도체 다이 및/또는 수동소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 15항에 있어서,
    상기 제 1 인캡슐란트를 기준으로 상기 제 2 반도체 다이 및/또는 상기 수동소자는 상기 제 1 반도체 다이와 서로 반대면에 배치된 것을 특징으로 하는 반도체 패키지.
  17. 제 1 도전성 패턴;
    상기 제 1 도전성 패턴에 전기적으로 연결되는 제 1 도전성 필러;
    상기 제 1 도전성 패턴 및 제 1 도전성 필러를 인캡슐레이션하는 제 1 인캡슐란트;
    상기 제 1 인캡슐란트 외부로 노출된 상기 제 1 도전성 필러에 전기적으로 연결되며 상기 제 1 인캡슐란트의 상부로 연장된 제 2 도전성 패턴;
    상기 제 2 도전성 패턴 중 일부에 전기적으로 연결된 제 2 도전성 필러;
    상기 제 2 도전성 패턴 중 상기 제 2 도전성 필러가 형성되지 않은 나머지 제 2 도전성 패턴이 노출되는 수용 공간을 형성하도록, 상기 제 2 도전성 패턴 일부 및 제 2 도전성 필러를 인캡슐레이션하는 제 2 인캡슐란트;
    상기 제 2 인캡슐란트 외부로 노출된 상기 제 2 도전성 패턴에 전기적으로 연결되며, 상기 수용 공간에 배치되는 제 1 반도체 다이; 및
    상기 제 1 인캡슐란트의 상면에 형성된 히트 슬러그와 상기 제 1 인캡슐란트와 상기 히트 슬러그 사이에 형성된 절연층을 더 포함하고,
    상기 히트 슬러그는 캐리어 겸용인 것을 특징으로 하는 반도체 패키지.
  18. 삭제
  19. 삭제
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