KR101685849B1 - 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈 - Google Patents

반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈 Download PDF

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Abstract

본 발명은 각각 다른 기능을 담당하는 제1반도체 패키지와 제2반도체 패키지를 단일 모듈로 제조하여, 반도체 패키지 모듈의 소형화가 가능한 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 제공한다.
이를 위해 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법은 기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A); 웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B); 캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C); 상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및 상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지에는 본드 패드가 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성되고, 상기 캐리어를 제거하고, 상기 적어도 하나의 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 하면에 재배선층을 단일 구조로 함께 형성하는 단계(F3)를 더 포함한다.

Description

반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈{Method for fabricating semiconductor package module and semiconductor package module using the same}
본 발명은 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
국내등록특허공보 제10-1153000호(20120529)
본 발명은 각각 다른 기능을 담당하는 제1반도체 패키지와 제2반도체 패키지를 단일 모듈로 제조하여, 반도체 패키지 모듈의 소형화가 가능한 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 제공한다.
또한, 본 발명은 제1반도체 패키지와 제2반도체 패키지를 일련의 공정에서 제조하여 단일 모듈로 제조하는 것이 가능한 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 제공한다.
본 발명의 일 실시예 및 다른 실시예에 따른 반도체 패키지 모듈 제조 방법은 기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A); 웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B); 캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C); 상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및 상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지에는 본드 패드가 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성되고, 상기 캐리어를 제거하고, 상기 적어도 하나의 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 하면에 재배선층을 단일 구조로 함께 형성하는 단계(F3)를 더 포함할 수 있다.
여기서, 상기 A단계에서, 상기 기판은 인쇄회로기판(PCB)으로 형성되는 것일 수 있다.
그리고 상기 A단계에서, 상기 적어도 하나의 반도체 다이는 상기 기판상에 배치되는 제1반도체 다이 및 상기 제1반도체 다이 상에 배치되는 제2반도체 다이로 형성될 수 있다.
또한, 상기 A단계에서, 상기 제1반도체 다이는 도전성 범프를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되고, 상기 제2반도체 다이는 도전성 와이어를 통하여 상기 기판의 배선 패턴에 전기적으로 연결될 수 있다.
또한, 상기 F3단계에서, 상기 재배선층은 상기 적어도 하나의 제1반도체 패키지의 기판의 하면으로 노출된 배선 패턴 및 적어도 하나의 제2반도체 패키지의 범프 패드가 노출되도록 형성된 제1패시배이션층, 상기 배선 패턴 및 본드 패드 각각에 전기적으로 연결된 재배선 라인 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층을 포함할 수 있다.
또한, 상기 재배선층에서 노출된 상기 재배선 라인에 적어도 하나의 솔더볼을 부착하는 단계(F4)를 더 포함할 수 있다.
또한, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지의 웨이퍼 레벨의 반도체 다이의 상면 및 측면을 제1 인캡슐란트로 제1인캡슐레이션할 수 있다.
또한, 상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함할 수 있다.
기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A); 웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B); 캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C); 상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및 상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고, 상기 B단계에서, 상기 적어도 하나의 제2반도체 패키지에는 상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드, 상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되고, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및 상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층이 형성될 수 있다.
여기서, 상기 D단계에서, 상기 적어도 하나의 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 적어도 하나의 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결될 수 있다.
그리고 상기 D단계에서, 상기 적어도 하나의 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 적어도 하나의 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결될 수 있다.
또한, 상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함할 수 있다.
더불어, 본 발명에 따른 반도체 패키지 모듈은 기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지; 웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및 상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 제2반도체 패키지에는 상기 웨이퍼 레벨의 반도체 다이의 하면으로 노출되도록 형성된 본드 패드를 포함하고, 상기 제1반도체 패키지 및 제2반도체 패키지 하면에 형성된 재배선층을 더 포함할 수 있다.
여기서, 상기 기판은 인쇄회로기판(PCB)으로 형성될 수 있다.
그리고 상기 적어도 하나의 반도체 다이는 상기 기판상에 배치되는 제1반도체 다이 및 상기 제1반도체 다이 상에 배치되는 제2반도체 다이로 형성될 수 있다.
또한, 상기 제1반도체 다이는 도전성 범프를 통하여 상기 기판의 배선 패턴에 전기적으로 연결되고, 상기 제2반도체 다이는 도전성 와이어를 통하여 상기 기판의 배선 패턴에 전기적으로 연결될 수 있다.
또한, 상기 재배선층은 상기 제1반도체 패키지의 기판의 하면으로 노출된 배선 패턴 및 제2반도체 패키지의 범프 패드가 노출되도록 형성된 제1패시배이션층, 상기 본드 패드 각각에 전기적으로 연결된 재배선 라인 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층을 포함할 수 있다.
또한, 상기 재배선층에서 노출된 상기 재배선 라인에 부착된 적어도 하나의 솔더볼을 더 포함할 수 있다.
또한, 상기 제2반도체 패키지는 웨이퍼 레벨의 반도체 다이의 외주면을 제1인캡슐레이션하는 제1인캡슐란트를 더 포함할 수 있다.
기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지; 웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및 상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고, 상기 제2반도체 패키지는 상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드, 상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되며, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층을 포함할 수 있다.
여기서, 상기 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결될 수 있다.
그리고 상기 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결되지 않을 수 있다.
본 발명에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈은 각각 다른 기능을 담당하는 제1반도체 패키지와 제2반도체 패키지를 단일 모듈로 제조하여, 반도체 패키지 모듈의 소형화가 가능하다.
또한, 본 발명에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈은 제1반도체 패키지와 제2반도체 패키지를 일련의 공정에서 제조하여 단일 모듈로 제조하는 것이 가능하다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
다음은 도 1a 내지 도 1f를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 1a에 도시된 바와 같이, 제1반도체 패키지(100)를 준비한다.
상기 제1반도체 패키지(100)는 인쇄회로기판(Printed Circuit Board, PCB)(110) 상에 다수의 제1반도체 다이(121) 및 제2반도체 다이(122)를 매트릭스 형상으로 배치한 후, 이를 각각 낱개로 분리하여, 하나의 반도체 패키지 유닛으로 형성한다.
상기 기판(110)은 절연층(111), 관통 전극(112), 배선 패턴(113) 및 보호층(114)을 포함한다.
여기서, 상기 절연층(111)은 유리 섬유에 열경화성 수지를 침투시켜 반경화 상태로 만든 수지인 프리프레그(Prepreg) 수지로 형성될 수 있다. 하지만, 상기 절연층(111)이 프리프레그 수지에 한정되지 않고 다른 다양한 수지로 형성될 수 있음은 물론이다. 예컨대, 상기 절연층(111)은 열경화성 에폭시(epoxy) 수지, 열가소성 에폭시 수지, 필러(filler)를 함유한 수지 등으로 형성될 수 있다.
배선 패턴(113)은 절연층(111)의 상면 또는 하면 어느 한쪽 면으로만 형성되는데, 이와 같이 절연층(111)의 어느 한쪽 면으로 형성되는 구조를 단층 배선 패턴(one-layer wire pattern) 구조라고 한다. 반면에, 절연층(111)의 양면으로 배선 패턴이 형성되는 경우에는 2층 배선 패턴(two-layer wire pattern) 구조라고 한다.
상기 관통 전극(112)은 절연층(111)을 관통하여, 2층 배선 패턴(113)이 전기적으로 연결되도록 한다.
상기 보호층(114)은 절연층(111)의 양면에 형성되며, 배선 패턴(113)의 일부가 외부로 노출되도록 한다.
여기서, 상기 제1반도체 다이(121)는 상기 기판(110)의 상면에 직접 배치되며, 도전성 범프(123)를 통해 관통 전극(112)에 전기적으로 연결된다. 여기서, 상기 도전성 범프(123)는 납/주석(Pb/Sn), 납없는 주석(Leadless Sn) 등의 금속재료 및 그 등가물 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
여기서, 상기 제1반도체 다이(121)와 절연층(111) 상면 사이에는 언더필(124)이 충진 후 경화되는 것이 바람직하다. 상기 언더필(124)은 반도체 패키지 제조 공정상에서 발생되는 기계적 충격 및 부식과 같은 외부의 영향으로부터 범프 접합부를 보호한다. 여기서, 상기 언더필(124)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 본 발명에서, 그 재질을 한정하는 것은 아니다.
또한, 상기 제1반도체 다이(121)와 제2반도체 다이(122) 사이에는 접착층(125)이 개재되며, 상기 접착층(125)은 절연성 물질로 형성되는 것이 바람직하다.
이후, 도 1b를 참조하면, 캐리어(10) 상에 다수의 제1반도체 패키지(100)를 이격되게 배치한다. 물론, 캐리어(10) 상에는 접착 필름(미도시)이 미리 형성되는 것이 바람직하다. 여기서, 도 1b에서는 설명의 편의를 위하여 하나의 제1반도체 패키지(100)만을 도시한다.
이후, 도 1c를 참조하면, 제1반도체 패키지(100)에 인접하게 제2반도체 패키지(200)가 배치된다.
상기 제2반도체 패키지(200)는 웨이퍼 레벨의 반도체 다이(210)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP) 또는, 팬 아웃형 WLP(fan-out wafer level package, WLFO)로 이루어진다.
여기서, 웨이퍼 레벨 패키지란 웨이퍼를 낱개의 칩으로 절단해 각각의 제조 공정을 거쳤던 기존의 칩 레벨 패키지 기술과는 달리 웨이퍼 상태에서 모든 제조공정을 거친 후 낱개의 완성품으로 분리해내는 새로운 패키징 기술을 말한다.
또한, 최근에는 다이 사이즈에 한정되어 있던 웨이퍼 레벨 패키지의 단점을 보완하여 다수의 I/O 단자를 수용함과 동시에 외부 충격으로부터 반도체 다이를 보호하는 팬 아웃형 WLP(fan-out wafer level package, WLFO)가 등장하였다.
WLFO란 WLP를 더 얇고, 더 작은 패키지로 구현하는 기술이다. 이 기술은 다이와 같은 면적만큼 인캡슐레이션을 하였던 기존 팬-인(fan-in) 방식에서 벗어나 다이 보다 넓은 면적만큼 인캡슐레이션을 하여 늘어난 팬아웃 면적(fanout area)만큼 솔더볼을 실장할 수 있기 때문에 패키지 사이즈가 다이 사이즈에 구애를 받지 않는다는 장점이 있다.
즉, 상기 제2반도체 패키지(200)가 WLFO로 이루어지면, 반도체 다이(210)의 외주면(상면 및 측면)은 제1인캡슐란트(230)으로 제1인캡슐레이션된다. 여기서, 제1인캡슐란트(230)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 제 1 인캡슐란트(230)의 재질을 한정하는 것은 아니다.
또한, 상기 반도체 다이(210)의 하면에는 보드(미도시)에 접속하기 위한 본드 패드(미도시)가 형성된다. 여기서, 상기 본드 패드(미도시)는 재배선층(RDL: Re-Distribution Layer)(220)을 통하여, 접속 경로를 재배열할 수 있다.
상기 재배선층(220)은 상기 본드 패드(미도시)가 노출되도록 반도체 다이(210)의 하면에 형성된 제1패시배이션층(미도시), 본드 패드에 전기적으로 연결된 재배선 라인(미도시) 및 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층(미도시)으로 구성된다.
여기서, 재배선 라인(미도시)은 구리(Cu), 금(Au), 은(Ag), 니켈(Ni) 또는 그 등가물로 형성될 수 있으며, 제1 및 제2패시베이션 층(미도시)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있다. 또한, 패시베이션 층은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 하지만, 이러한 물질 및 방법으로 본 발명을 한정하는 것은 아니다.
이후, 도 1d를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다. 물론, 상기 도전성 와이어(130)는 도 1b에 도시된 공정에서도 형성될 수 있으나, 공정의 순서상 제2반도체 패키지(200)를 배치한 후, 형성되는 것이 바람직하다.
이후, 도 1e을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(200) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.
이후, 도 1f를 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(200)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(200)의 하면 각각에 적어도 하나의 솔더볼(30)이 부착된다.
자세히는 제1반도체 패키지(100)에서 상기 솔더볼(30)은 기판(110)의 노출된 배선 패턴(113)에 전기적, 기계적으로 연결되며, 제2반도체 패키지(200)에서 본드 패드(미도시) 혹은 노출된 재배선 라인(미도시)에 전기적, 기계적으로 연결된다. 따라서, 제1반도체 패키지(100)와 제2반도체 패키지(200)는 솔더볼(30)을 통하여, 보드(미도시)에 전기적으로 접속할 수 있다.
상기 솔더볼(30)은 상기 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(30)은 도전성 범프(123)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(200)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.
다음은 도 2a 내지 도 2e를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 2a를 참조하면, 다수의 제1반도체 패키지(100)를 캐리어(10) 상에 배치한다. 즉, 이는 도 1b에 도시된 공정과 동일하므로, 여기서 자세한 설명은 생략한다.
이후, 도 2b를 참조하면, 캐리어(10) 상에서 제1반도체 패키지(100)에 인접하게 제2반도체 패키지(300)가 배치된다.
상기 제2반도체 패키지(300)는 웨이퍼 레벨의 반도체 다이(310)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP)로 이루어진다. 여기서 상기 반도체 다이(310)는 베어 다이로 구성될 수 있다.
상기 반도체 다이(310)의 상면에는 본드 패드(330)가 형성되어 있으며, 또한, 본드 패드(330)가 외부로 노출되도록 반도체 다이(310)의 상면을 덮는 패시배이션 층(340)이 형성되는 것이 바람직하다.
또한, 상기 반도체 다이(310)의 하면에는 후술할 솔더볼이 용이하게 부착되기 위한 더미 재배선층(320)이 형성될 수 있다. 이는 반도체 다이(310)와 솔더볼 사이의 젖음성(wettability)이 낮아 솔더링 공정이 난해하기 때문이다.
상기 더미 재배선층(320)은 반도체 다이(310)의 하면에 형성한 더미 재배선 씨드(미도시)가 노출되도록 반도체 다이(310)의 하면에 형성된 제1패시배이션층(미도시), 더미 재배선 씨드에 전기적으로 연결된 더미 재배선 라인(미도시) 및 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 제2패시배이션층(미도시)으로 구성된다.
여기서, 상기 더미 재배선 라인은 반도체 다이(310) 내부의 활성화층(미도시)에 전기적으로 연결되지 않아, 신호의 전달 경로를 제공하지 못한다. 즉, 더미 재배선층(320)에 부착되는 솔더볼은 반도체 다이(310)의 신호 전달에 관여하지 않으며, 반도체 다이(310)에서 발생하는 열을 방출하는 역할 만을 수행한다.
이후, 도 2c를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다. 물론, 상기 도전성 와이어(130)는 도 2a에 도시된 공정에서도 형성될 수 있으나, 공정의 순서상 제2반도체 패키지(300)를 배치한 후, 형성되는 것이 바람직하다.
여기서, 상기 제2반도체 패키지(300)의 반도체 다이(310)의 본드 패드(330)는 도전성 와이어(350)를 통하여, 제1반도체 패키지(100)의 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다.
이후, 도 2d을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(300) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.
이후, 도 2e를 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(300)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(300)의 하면 각각에 적어도 하나의 솔더볼(30)이 부착된다.
자세히는 제1반도체 패키지(100)에서 상기 솔더볼(30)은 기판(110)의 노출된 배선 패턴(113)에 전기적, 기계적으로 연결되며, 제2반도체 패키지(300)에서 노출된 더미 재배선 라인(미도시)에 기계적으로 연결된다. 따라서, 제1반도체 패키지(100)와 제2반도체 패키지(300)는 솔더볼(30)을 통하여, 보드(미도시)에 접속할 수 있다.
여기서, 상술한 바와 같이, 제1반도체 패키지(100)의 하면에 부착된 솔더볼(30)은 제1반도체 패키지(100)와 제2반도체 패키지(300)의 신호 전달 경로 및 방열 경로를 제공하는 반면, 제2반도체 패키지(300)의 하면에 부착된 솔더볼(30)은 제2반도체 패키지(300)의 방열 경로만을 제공한다.
이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(300)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.
다음은 도 3a 내지 도 3e를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 3a를 참조하면, 다수의 제1반도체 패키지(100)를 캐리어(10) 상에 배치한다. 즉, 이는 도 1b에 도시된 공정과 동일하므로, 여기서 자세한 설명은 생략한다.
이후, 도 3b를 참조하면, 캐리어(10) 상에서 제1반도체 패키지(100)에 인접하게 제2반도체 패키지(400)가 배치된다.
상기 제2반도체 패키지(400)는 웨이퍼 레벨의 반도체 다이(410)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP)로 이루어진다. 여기서 상기 반도체 다이(410)는 베어 다이로 구성될 수 있다.
또한, 상기 반도체 다이(410)의 하면에는 보드(미도시)에 접속하기 위한 본드 패드(420)가 형성된다. 여기서, 상기 본드 패드(420)는 일부가 노출되도록 패시배이션층(430)으로 덮일 수 있다.
이후, 도 3c를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다. 물론, 상기 도전성 와이어(130)는 도 3a에 도시된 공정에서도 형성될 수 있으나, 공정의 순서상 제2반도체 패키지(400)를 배치한 후, 형성되는 것이 바람직하다.
또한, 도 3c을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(400) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.
이후, 도 3d을 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(400)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(400)의 하면에 재배선층(40)이 형성되어, 접속 경로를 재배열할 수 있다.
즉, 상기 재배선층(40)은 제1반도체 패키지(100) 및 제2반도체 패키지(400)의 하면을 덮으며, 제1반도체 패키지(100)의 노출된 배선 패턴(113)과 제2반도체 패키지(400)의 본드 패드(420)가 노출되도록 형성된 제1패시배이션층(미도시), 상기 배선 패턴(113) 및 본드 패드(420) 각각에 전기적으로 연결된 재배선 라인(미도시) 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층(미도시)을 포함한다.
이후, 도 3e를 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(400)의 하면에 부착된 재배선층(40)의 재배선 라인(미도시) 각각에 적어도 하나의 솔더볼(30)이 부착된다.
따라서, 제1반도체 패키지(100)와 제2반도체 패키지(400)는 솔더볼(30)을 통하여, 보드(미도시)에 접속할 수 있다.
상기 솔더볼(30)은 상기 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(30)은 도전성 범프(123)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(400)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.
다음은 도 4a 내지 도 4e를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈을 설명한다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 패키지 모듈 제조 방법을 순차적으로 도시한 부분 단면도이다.
우선, 도 4a를 참조하면, 다수의 제2반도체 패키지(500)를 캐리어(10) 상에 배치한다. 상기 제2반도체 패키지(500)는 웨이퍼 레벨의 반도체 다이(510)로 형성되는 웨이퍼 레벨 패키지(wafer level package, WLP)로 이루어진다. 여기서 상기 반도체 다이(510)는 베어 다이로 구성될 수 있다.
또한, 상기 반도체 다이(510)의 하면에는 보드(미도시)에 접속하기 위한 본드 패드(520)가 형성된다. 여기서, 상기 본드 패드(520)는 일부가 노출되도록 패시배이션층(530)으로 덮일 수 있다.
이후, 도 4b를 참조하면, 상기 제2반도체 패키지(500) 상에 대응되게 다수의 제1반도체 패키지(100)가 각각 배치된다. 여기서, 제1반도체 패키지(100)는 상술한 제1반도체 패키지(100)와 동일한 구성이므로, 자세한 설명은 생략한다.
다만, 제1반도체 패키지(100)는 제2도전성 범프(123a)를 통하여, 상기 캐리어(10) 상에 지지된다. 물론, 제2도전성 범프(123a)를 통하여, 제1반도체 패키지(100)의 배선 패턴(113)은 보드(미도시)에 접속할 수 있다.
여기서, 상기 제2도전성 범프(123a)는 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다.
또한, 상기 제2도전성 범프(123a)는 상기 제2반도체 패키지(500)의 두께와 동일한 직경을 갖도록 형성될 수 있다. 따라서, 제1반도체 패키지(100)는 제2도전성 범프(123a)에 일측이 지지되며, 제2반도체 패키지(500) 상에 직접적으로 적층될 수 있다.
물론, 상기 제2도전성 범프(123a)는 상기 제2반도체 패키지(500)의 두께보다 큰 직경을 갖도록 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다.
이후, 도 4c를 참조하면, 제1반도체 패키지(100)의 제2반도체 다이(122)는 도전성 와이어(130)를 통하여, 기판(110)의 배선패턴(113)에 전기적, 기계적으로 연결된다.
또한, 도 4c을 참조하면, 상기 캐리어(10) 상의 모든 제1반도체 패키지(100)와 제2반도체 패키지(500) 모두를 한번에 인캡슐란트(20)로 인캡슐레이션한다. 여기서, 인캡슐란트(20)는 몰드를 통하여 인캡슐레이션을 수행하는 에폭시 컴파운드, 디스펜서를 통하여 인캡슐레이션을 수행하는 액상 봉지재 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 인캡슐란트(20)의 재질을 한정하는 것은 아니다.
이후, 도 4d을 참조하면, 제1반도체 패키지(100)와 제2반도체 패키지(500)의 하면에 부착된 캐리어(10)가 제거된 후, 제1반도체 패키지(100)와 제2반도체 패키지(500)의 하부에 재배선층(40)이 형성되어, 접속 경로를 재배열할 수 있다.
즉, 상기 재배선층(40)은 제2반도체 패키지(500)의 하면을 덮으며, 제1반도체 패키지(100)의 제2도전성 범프(123a)와 제2반도체 패키지(400)의 본드 패드(420)가 노출되도록 형성된 제1패시배이션층(미도시), 상기 제2도전성 범프(123a) 및 본드 패드(420) 각각에 전기적으로 연결된 재배선 라인(미도시) 및 상기 재배선 라인의 일부가 노출되도록 상기 재배선 라인을 덮는 제2패시배이션층(미도시)을 포함한다.
이후, 도 4e를 참조하면, 제2반도체 패키지(500)의 하면에 부착된 재배선층(40)의 재배선 라인(미도시) 각각에 적어도 하나의 솔더볼(30)이 부착된다.
따라서, 제1반도체 패키지(100)와 제2반도체 패키지(400)는 솔더볼(30)을 통하여, 보드(미도시)에 접속할 수 있다.
상기 솔더볼(30)은 상기 도전성 범프(123)와 대략 동일한 재질 및 동일한 방법을 통하여 형성될 수 있다. 이때, 솔더볼(30)은 도전성 범프(123)에 비하여 상대적으로 넓은 직경을 갖도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이후, 도시하지는 않았지만, 제1반도체 패키지(100)와 제2반도체 패키지(500)가 하나의 모듈로 분리되도록 소잉하는 것이 바람직하다. 여기서 상기 소잉은 소잉 장비(예를 들면, 블레이드 혹은 레이저 드릴링)를 통해 이루어진다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
10; 캐리어 20; 인캡슐란트
30; 솔더볼
110; 제1반도체 패키지 200, 300, 400, 500; 제2반도체 패키지

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  9. 기판상에 적어도 하나의 반도체 다이를 배치하여 적어도 하나의 제1반도체 패키지를 준비하는 단계(A);
    웨이퍼 레벨의 반도체 다이로 형성되는 적어도 하나의 제2반도체 패키지를 준비하는 단계(B);
    캐리어 상에 상기 적어도 하나의 제1반도체 패키지를 이격되게 배치하는 단계(C);
    상기 캐리어 상에서 상기 적어도 하나의 제1반도체 패키지 사이에 상기 적어도 하나의 제2반도체 패키지 각각을 배치하는 단계(D); 및
    상기 적어도 하나의 제1반도체 패키지와 적어도 하나의 제2반도체 패키지를 함께 인캡슐란트로 인캡슐레이션하는 단계(E)를 포함하고,
    상기 B단계에서,
    상기 적어도 하나의 제2반도체 패키지에는
    상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드,
    상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되고, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및
    상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층이 형성된 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.
  10. 제 9 항에 있어서,
    상기 D단계에서,
    상기 적어도 하나의 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 적어도 하나의 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.
  11. 제 9 항에 있어서,
    상기 인캡슐레이션하는 단계(E) 이후에,
    상기 캐리어를 제거하고, 상기 적어도 하나의 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 각각의 하면에 적어도 하나의 솔더볼을 부착하는 단계(F2)를 더 포함하고,
    상기 F2단계에서,
    상기 적어도 하나의 제1반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 기판의 배선 패턴에 전기적으로 연결되고,
    상기 적어도 하나의 제2반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 더미 재배선층에 부착되고, 상기 본드 패드와 전기적으로 차단되는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.
  12. 제 11항에 있어서,
    상기 적어도 하나의 솔더볼을 부착하는 단계(F2) 이후에,
    상기 하나의 제1반도체 패키지와 인접한 하나의 제2반도체 패키지를 하나의 모듈로 형성하기 위해 소잉하는 단계(G)를 더 포함하는 것을 특징으로 하는 반도체 패키지 모듈 제조 방법.
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  20. 기판상에 적어도 하나의 반도체 다이가 배치된 제1반도체 패키지;
    웨이퍼 레벨의 반도체 다이로 형성되며, 상기 제1반도체 패키지에 인접하게 배치된 제2반도체 패키지; 및
    상기 제1반도체 패키지와 제2반도체 패키지를 함께 인캡슐레이션하는 인캡슐란트를 포함하고,
    상기 제2반도체 패키지는
    상기 웨이퍼 레벨의 반도체 다이의 상면에 형성된 본드 패드,
    상기 웨이퍼 레벨의 반도체 다이의 하면에 형성되며, 상기 웨이퍼 레벨의 반도체 다이와 전기적으로 차단된 더미 재배선 라인 및
    상기 더미 재배선 라인의 일부가 노출되도록 상기 더미 재배선 라인을 덮는 패시배이션층을 포함하는 더미 재배선층을 포함하는 것을 특징으로 하는 반도체 패키지 모듈.
  21. 제 20 항에 있어서,
    상기 제2반도체 패키지의 본드 패드는 도전성 와이어를 통하여 인접한 제1반도체 패키지의 기판의 배선 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 모듈.
  22. 제 20 항에 있어서,
    상기 제1반도체 패키지 및 적어도 하나의 제2반도체 패키지 각각의 하면에 부착된 적어도 하나의 솔더볼을 더 포함하고,
    상기 제1반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 기판의 배선 패턴에 전기적으로 연결되고,
    상기 제2반도체 패키지의 하면에 부착된 적어도 하나의 솔더볼은 상기 본드 패드에 전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지 모듈.
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