KR102259482B1 - 3d 인터포저 시스템-인-패키지 모듈을 형성하기 위한 반도체 소자 및 방법 - Google Patents

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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48179—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the bond pad protruding from the surface of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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Abstract

반도체 소자는 제1 기판을 가진다. 제1 반도체 부품 및 제2 반도체 부품은 제1 기판 상에 배치된다. 일부 실시예에서, 오목부가 제1 기판 내에 형성되고, 제1 반도체 부품이 제1 기판의 오목부 상에 배치된다. 제2 기판은 제2 기판을 관통해 형성되는 개구부를 가진다. 제3 반도체 부품은 제2 기판 상에 배치된다. 제2 기판은 제1 기판 및 제2 반도체 부품 위에 배치된다. 제1 반도체 부품은 개구부를 통해 뻗어 있다. 봉지재가 제1 기판 및 제2 기판 위에 증착된다.

Description

3D 인터포저 시스템-인-패키지 모듈을 형성하기 위한 반도체 소자 및 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING A 3D INTERPOSER SYSTEM-IN-PACKAGE MODULE}
국내 우선권 주장
본 출원은 2016년 12월 07일에 출원된 미국 가특허출원 62/431,219호의 이익을 주장하고, 이 가특허출원은 본 명세서에 참조로서 포함된다.
기술 분야
본 발명은 일반적으로 반도체 소자와 관련되며, 더 구체적으로 3D 인터포저 시스템-인-패키지(SiP) 모듈을 형성하기 위한 반도체 소자 및 방법과 관련된다.
반도체 소자는 현재의 전자 제품에서 흔히 발견된다. 반도체 소자는 다양한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호의 송신 및 수신, 전자 소자의 제어, 광전기 생성 및 텔레비전 디스플레이를 위한 시각적 이미지의 생성을 수행한다. 반도체 소자는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트, 및 소비자 제품 분야에서 발견된다. 또한 반도체 소자는 군용, 항공, 자동차, 산업 제어기 및 사무실 장비에서 발견된다.
반도체 패키지는 때로 시스템-인-패키지(SiP) 모듈이라고 지칭되는 단일-패키지 시스템으로 다 함께 패키징되는 복수의 능동 반도체 부품, 이산 수동 부품, 및 집적 수동 소자(IPD: integrated passive device)으로 만들어진다. SiP 모듈은 종래의 반도체 패키징에 비교할 때 더 높은 밀도의 향상된 전기 기능을 제공한다.
SiP 모듈의 능동 및 수동 부품은 일반적으로 구조적 지지 및 전기적 인터커넥트를 위해 기판에 장착된다. 기판 및 부품은 환경적 보호를 위해 봉지화된다. 일반적으로 패키지의 상부 표면에서의 봉지재(encapsulant)가 평탄처리되어 블록 형태의 패키지를 만들 수 있다. 상부 표면이 소자에 걸쳐 평탄하기 때문에, 봉지재 표면은 적어도 SiP 모듈 내 가장 높은 부품만큼 높아야 한다. 더 높은 부품이 사용될 때, 전체 소자에 걸쳐, 심지어 낮은 부품들 위에도 더 많은 봉지재가 필요하다. 봉지재가 낮은 부품들 위에서 낭비되며, 반도체 소자는 필요 이상으로 물리적으로 크게 만들어진다. 따라서 낮은 부품 위의 미사용 패키지 공간을 이용하는 SiP모듈 및 이를 형성하는 방법에 대한 필요성이 존재한다.
도 1a-1c는 쏘 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 2a-2d는 SiP(system-in-package) 모듈에서 사용되기 위한 인터포저 유닛을 형성하는 프로세스를 도시한다.
도 3a-3b는 SiP 모듈을 위한 하부 기판을 형성하는 것을 도시한다.
도 4a-4c는 하부 기판 위에 인터포저 유닛이 있는 SiP 모듈을 형성하는 것을 도시한다.
도 5는 완성된 SiP 모듈을 도시한다.
도 6a-6b는 SiP 모듈을 제작하기 위한 대안적 공정 옵션을 도시한다.
도 7은 인터포저와 하부 기판 사이에 수직 인터커넥트 구조물로서 전도성 필라를 갖는 SiP 모듈을 도시한다.
도 8은 수직 인터커넥트 구조물로서 솔더 볼을 갖는 SiP 모듈을 도시한다.
도 9a-9d는 수직 인터커넥트 구조물로서 구리 볼을 갖는 SiP 모듈을 형성하는 것을 도시한다.
도 10은 인덕터가 하부 기판에 매립되는 접속 패드 상에 장착되는 SiP 모듈을 도시한다.
도 11a-11c는 인덕터가 하부 기판의 개구부 내에 있는 SiP 모듈을 형성하는 것을 도시한다.
도 12a-12c는 하부 기판이 없이 SiP 모듈을 형성하는 것을 도시한다.
도 13은 전자기 간섭(EMI) 차폐 층을 갖는 SiP 모듈을 도시한다.
도 14는 부품의 대안적 구조를 갖는 SiP 모듈을 도시한다.
도 15a-15b는 SiP 모듈이 PCB의 표면에 장착되는 인쇄 회로 기판(PCB)을 도시한다.
본 발명은 이하에서 도면을 참조하여 하나 이상의 실시예로 기재되며, 여기서 유사한 숫자가 동일하거나 유사한 요소를 나타낸다. 본 발명이 발명의 목적을 달성하기 위한 최상의 모드와 관련하여 기재되었지만, 해당 분야의 통상의 기술자라면 첨부된 청구항 및 이하의 개시 내용 및 도면에 의해 뒷받침되는 이들의 균등예에 의해 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정, 및 균등물을 포함하도록 의도됨을 알 것이다.
용어 "반도체 다이"는 본 명세서에서 사용될 때 단수형과 복수형 모두를 지칭하며, 따라서 단일 반도체 소자와 복수의 반도체 소자 모두를 지칭할 수 있다. 용어 "반도체 부품" 또는 단순히 "부품"은 본 명세서에서 사용될 때, 반도체 다이 내에 형성되는 능동 소자, 반도체 다이를 이용해 형성된 패키지, 이산 능동 또는 수동 소자, 집적 능동 또는 수동 회로, 또는 그 밖의 다른 임의의 능동 또는 수동 전기 부품을 지칭한다.
일반적으로 반도체 소자는 다음의 2개의 복잡한 제조 공정을 이용해 제조되는 것이 일반적이다: 프론트-엔드 제조와 백-엔드 제조. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 기능 전기 회로를 형성하도록 전기적으로 연결되는 능동 및 수동 전기 부품을 포함한다. 능동 전기 부품, 가령, 트랜지스터 및 다이오드는 전기 전류의 흐름을 제어할 수 있는 능력을 가진다. 수동 전기 부품, 가령, 커패시터, 인덕터, 및 저항기는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 간 관계를 생성한다.
백-엔드 제조는 완성 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이션하고 구조적 지지, 전기적 인터커넥트, 및 환경적 분리를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이션하기 위해, 웨이퍼는 스코어링(score)되고 쏘 스트리트(saw street) 또는 스크라이브(scribe)라고 지칭되는 웨이퍼의 비-기능 영역을 따라 쪼개진다. 웨이퍼는 레이저 절단 툴 또는 쏘 브레이드를 이용해 싱귤레이션된다. 싱귤레이션 후, 개별 반도체 다이가 타 시스템 부품과의 인터커넥션을 위해 핀(pin) 또는 접속 패드(contact pad)를 포함하는 패키지 기판에 장착된다. 그 후 반도체 다이 위에 형성된 접속 패드는 패키지 내 접속 패드에 연결된다. 전도성 층, 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드에 의해, 전기 연결이 이뤄질 수 있다. 봉지재 또는 그 밖의 다른 몰딩 물질이 패키지 위에 증착되어 물리적 지지 및 전기적 절연을 제공할 수 있다. 그 후 완성된 패키지가 전기 시스템으로 삽입되고 반도체 소자의 기능이 타 시스템 부품에 이용 가능해진다.
도 1a는 베이스 기판 물질(102), 가령, 실리콘, 게르마늄, 알루미늄 포스파이드, 알루미늄 아르세나이드, 갈륨 아르세나이드, 갈륨 니트라이드, 인듐 포스파이드, 실리콘 카바이드, 또는 구조적 지지를 위한 그 밖의 다른 벌크 물질을 갖는 반도체 웨이퍼(100)를 도시한다. 비-활성, 다이 간(inter-die) 웨이퍼 영역, 즉 쏘 스트리트(106)에 의해 분리되는 복수의 반도체 다이 또는 부품(104)이 웨이퍼(100) 상에 형성된다. 쏘 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이션하기 위한 절단 영역을 제공한다. 하나의 실시예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 지름을 가진다.
도 1b는 반도체 웨이퍼(100)의 일부분의 횡단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 비-활성 표면(108)과, 다이 내에 또는 다이 위에 형성되고 다이의 전기적 설계와 기능에 따라 전기적으로 인터커넥트되는 능동 소자, 수동 소자, 전도성 층, 및 유전체 층으로 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(110)을 가진다. 회로는 아날로그 회로 또는 디지털 회로, 가령, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 메모리 또는 그 밖의 다른 신호 처리 회로를 구현하도록 활성 표면(110) 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함할 수 있다. 또한 반도체 다이(104)는 RF 신호 처리 또는 그 밖의 다른 목적으로 반도체 다이의 표면 위의 인터커넥트 층 내에 또는 상에 형성되는 IPD, 가령, 인덕터, 커패시터, 및 저항기를 포함할 수 있다. 일부 실시예에서, 반도체 다이(104)는 복수의 활성 표면을 포함하며, 이때, 각각의 활성 표면 내에 또는 상에 회로가 형성된다.
전기 전도성 층(112)은 PVD, CVD, 전해 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 활성 표면(110) 위에 형성된다. 전도성 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(112)은 활성 표면(110)의 회로에 전기적으로 연결된 접속 패드로서 동작한다.
전기 전도성 범프 물질이 증발증착, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 이용해, 전도성 층(112) 위에 전도성 층(112) 위에 증착된다. 범프 물질은 선택적 플럭스 솔루션과 함께 Al, Sn, Ni, Au, Ag, 납(Pb), 비스무스(Bi), Cu, 솔더, 또는 이들의 조합일 수 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고납 솔더(high-lead solder), 또는 무납 솔더일 수 있다.
범프 물질은 적합한 부착 또는 본딩 공정을 이용해 전도성 층(112)에 본딩된다. 일부 실시예에서, 물질을 이의 융해점보다 높게 가열하여 볼 또는 범프(114)를 형성함으로써 범프 물질은 리플로우된다. 하나의 실시예에서, 범프(114)는 습윤 층, 장벽 층, 및 접착 층을 갖는 UBM(under bump metallization) 위에 형성된다. 범프(114)는 또한 전도성 층(112)에 압착 본딩 또는 열압착 본딩될 수 있다. 범프(114)는 전도성 층(112) 위에 형성될 수 있는 한 가지 유형의 인터커넥트 구조물을 나타낸다. 또한 인터커넥트 구조물은 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 전도성 필라, 또는 그 밖의 다른 전기적 인터커넥트를 포함할 수 있다.
도 1c에서, 반도체 웨이퍼(100)는 쏘 블레이드 또는 레이저 절단 툴(118)을 이용해 쏘 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이션된다. 상기 개별 반도체 다이(104)는 싱귤레이션 전 또는 후에 KGD(known good die)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2d는 반도체 다이(104) 및 SiP 모듈에 집적되기 위한 인터포저 유닛 상에 장착되는 그 밖의 다른 부품을 포함하는 인터포저 유닛을 형성하는 공정을 도시한다. 도 2a는 쏘 스트리트(152)에 의해 분리되는 인터포저 유닛의 형성을 위한 복수의 영역을 포함하는 기판(150)의 횡단면도이다. 인터포저 유닛을 형성하기 위한 단 2개의 영역만 도시되지만, 또 다른 실시예에서 기판(150)은 수백 개 또는 수천 개의 유닛을 병렬로 형성할 공간을 갖고 훨씬 더 크다. 기판(150)은 베이스 절연 물질(153)로부터 형성되며, 이때 전도성 층(154 및 156)이 절연 층의 2개의 주요 표면 상에 형성된다. 하나의 실시예에서, 절연 물질(153)은 몰딩된 기판이다. 일부 실시예에서, 기판(150)은 복수의 전도성 층과 인터리브되는 복수의 절연 층(153)을 이용해 형성되며, 이는 더 복잡한 신호 라우팅을 가능하게 한다. 전도성 층(154 및 156)의 일부분이 형성되는 SiP 모듈의 설계및 기능을 따라 전기적으로 공통 또는 전기적으로 절연된다.
전도성 층(154 및 156)이 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(154 및 156)이 전도성 트레이스, 가령, 전도성 트레이스(154b)에 의해 전도성 층의 일부로서 함께 연결될 수 있는 복수의 접속 패드, 가령, 접속 패드(154a)를 포함한다. 전도성 비아(158)가 절연 층(153)을 관통해 뻗어 있어서, 전도성 층(154)의 일부분을 전도성 층(156)의 일부분으로 전기적으로 연결할 수 있다. 전도성 층(154 및 156)은 기판(150)을 가로질러 수평 전기적 인터커넥트를 제공하며, 전도성 비아(158)는 기판(150)을 관통하는 수직적 전기적 인터커넥트를 제공한다. 하나의 실시예에서, 에칭, 드릴 가공, 레이저 절삭, 또는 그 밖의 다른 적합한 공정에 의해, 절연 층(153)을 관통하는 개구부(opening)를 제공하고, 그 후 전도성 물질을 상기 개구부 내로 증착 또는 도금함으로써 전도성 비아(158)가 형성된다. 일부 실시예에서, 전도성 비아(158)를 위한 전도성 물질이 전도성 층(154 또는 156)을 형성하는 일부로서 절연 층(153)의 개구부 내로 증착된다.
또한 기판(150)은 임의의 적합한 박판 인터포저(laminate interposer), PCB, 웨이퍼-폼(wafer-form), 스트립 인터포저, 리드프레임, 매립형 트레이스 기판(ETS: embedded trace substrate), 또는 그 밖의 다른 유형의 기판일 수 있다. 기판(150)은 폴리테트라플루오로에틸렌(PTFE) 프리프레그(pregreg), 페놀 면 종이, 에폭시, 수지, 직조 유리, 매트 유리(matte glass), 폴리에스테르, 및 그 밖의 다른 강화 섬유와 조합된 FR-4, FR-1, CEM-1, 또는 CEM-3의 하나 이상의 박판 층을 포함할 수 있다. 절연 층(153)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈럼 펜트옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 솔더 레지스트, 폴리이미드, 벤조시클로부텐(BCB), 폴리벤즈옥사졸(PBO), 또는 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 기판(150)은 또한 다중층 가요성 박판, 세라믹, 구리 클래드 박판, 유리, 또는 아날로그 또는 디지털 회로를 구현하기 위해 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함하는 활성 표면을 포함하는 반도체 웨이퍼일 수 있다.
기판(150)은 인덕터 또는 그 밖의 다른 높은 부품이 SiP 모듈의 풋프린트 내 기저 기판 상에 에 배치될 위치에 홀(hole) 또는 개구부(160)를 포함한다. 개구부(160)는 쏘 블레이드, 레이저 절단 툴, 워터 절단 툴, 에칭 공정, 또는 기판을 관통해 개구부를 형성하기 위한 또 다른 적합한 수단을 이용해 기판(150)을 관통해 형성된다. 또 다른 실시예에서, 기판(150)은 기판이 제조된 후, 개구부를 개별적으로 형성할 필요 없이 기판을 관통하는 개구부(160)를 남기는 방식으로, 예컨대, 개구부(160)를 포함하도록 절연 물질(153)을 몰딩성형함으로써, 형성된다.
도 2b는 도 2a의 상부에서의 기판(150)의 평면도를 도시한다. 전도성 층(154)은 특정 전기 기능을 구현하기 위한 필요에 따라 반도체 다이 및 이산 소자를 표면 장착하기 위한 복수의 접속 패드(154a), 및 SiP 모듈의 설계 및 기능에 따라 접속 패드를 인터커넥트하기 위한 복수의 전도성 트레이스(154b)를 포함한다. 전도성 층(154)은 임의의 적절한 방식으로 전도성 트레이스에 의해 인터커넥트되는 임의의 바람직한 개수, 형태, 및 레이아웃의 접속 패드를 포함할 수 있다. 일부 실시예에서, 전도성 층(156)은 또한 복수의 접속 패드를 서로 전기적으로 연결하기 위한 전도성 트레이스를 포함한다. 반도체 다이 및 그 밖의 다른 부품을 기판 상에 장착하기 전에, 기판(150)은 도 2a에서 나타나는 현재 스테이지에서 테스트될 수 있다.
도 2c에서, 반도체 다이(104) 및 이산 소자(162)는 전도성 층(154) 상으로 표면 장착된다. 일부 실시예에서, 기판(150)은 반도체 다이(104) 및 이산 소자(162)의 설치를 위해 캐리어 상에 배치된다. 또 다른 실시예에서, 기판(150)은 지그(jig)에 배치된다. 우수한 기판 소자 영역 상의 열등한 다이(bad die) 이용을 피하기 위해, 기판(150) 상으로 장착되기 전에 반도체 다이(104)는 KGD에 대해 테스트될 수 있다. 덧붙여, 부품을 장착하기 전에 기판(150)의 영역이 테스트될 수 있고, 제조 결함을 갖는 기판의 영역이 열등한 기판(bad substrate) 상의 KGD를 낭비하지 않고 폐기될 수 있다. 일부 실시예에서, 열등한 또는 빈 반도체 다이(104)가 기판(150)의 열등 영역 상에 배치되어, 기판 전체에 중량 분포를 고르게 유지하고 뒤틀림을 제어하는 데 도움이 될 수 있다.
도 2c는 인덕터, 커패시터, 저항기, 또는 그 밖의 다른 수동 회로 부품일 수 있는 2개의 이산 소자(162)를 갖는 기판(150)의 각각의 소자 영역을 도시한다. 이산 소자(162)는 또한 능동 기능을 갖는 소자, 가령, 파워 트랜지스터, 과도 전압 억제 다이오드 등일 수 있다. 또 다른 실시예에서, 최종 SiP 모듈의 의도된 기능을 구현하기 위해 필요에 따라 능동 및 수동 소자의 임의의 조합이 기판(150) 상에 제공될 수 있다. 하나의 실시예에서, 이산 소자(162)는 대역-통과 필터 또는 또 다른 무선 주파수(RF) 신호 처리 네트워크를 구현한다. 또 다른 실시예에서, 이산 소자(162)가 반도체 다이(104)로의 전력 신호를 필터링한다. 이산 소자(162)는 임의의 원하는 전기 기능을 구현할 수 있다. 이산 소자(162)는 일부 실시예에서 최종 SiP 모듈의 그 밖의 다른 부품과 함께 동작한다.
이산 소자(162)는 솔더 또는 솔더 페이스트(166)를 통해 접속 패드(154a)으로 기계적으로 본딩되고 전기적으로 연결된다. 하나의 실시예에서, 솔더 페이스트(166)는 기판(150) 상으로 인쇄되고, 광학적으로 검사되며, 물리적으로 접촉된 이산 소자(162)로 리플로우되고, 그 후 플럭스 제거(deflux)된다. 일부 실시예에서, 칩 커패시터 마운터(CCM)를 이용해 이산 소자(162)가 테이프 앤 릴(tape 및 reel)로부터 분배된다. 이산 소자(162)의 기판(150)으로의 연결이 리플로우 후에 다시 광학적으로 검사될 수 있다. 반도체 다이(104)는 전도성 범프(114)를 통해 전도성 층(154)으로 기계적으로 본딩 및 전기적으로 연결된다. 일부 실시예에서, 단일 단계로 범프(114) 및 솔더 페이스트(166)는 모든 부품을 표면 장착하는 것과 동시에 리플로우된다.
도 2d에서, 기판(150)은 쏘 블레이드, 레이저 절단 툴, 또는 워터 절단 툴(192)을 이용해 쏘 스트리트(152)를 통해, 복수의 인터포저 유닛(196)으로 싱귤레이션된다. 일부 실시예에서, 싱귤레이션된 인터포저 유닛(196)이 시각적으로 검사되고 차후 제조 단계에서 저장 및 가공되기 위해 테이프 앤 릴로 패키징될 수 있다.
도 3a-3b는 SiP 모듈을 위한 하부 기판을 형성하는 것을 도시한다. 공정이 도 3a에서 시작하며, 이때 기판(200)은 쏘 스트리트(202)에 의해 분리되는 복수의 하부 기판 서브모듈을 형성하기 위한 위치를 가진다. 기판(200)은 기판(150)과 유사하며, 앞서 언급된 다양한 기판 유형 중 임의의 것일 수 있다. 도시된 바와 같이, 기판(200)은 하나 이상의 절연 층(203)을 포함하고, 이때 전도성 층(204 및 206)이 기판의 대향하는 면 상에 위치한다. 전도성 층(204 및 206)의 일부분이 전도성 층 내 전도성 트레이스 및 기판(200)을 관통하는 전도성 비아(208)에 의해 서로 전기적으로 연결된다. 기판(150)과 같이, 폐기를 줄이기 위해, 하부 기판(200)이 부품을 장착하기 전에 테스트될 수 있으며, 부품도 역시 장착 전에 테스트될 수 있다. 기판(200)은 다음 공정을 위해 캐리어 또는 지그에 배치될 수 있다.
도 3b에서, 이산 소자(162 및 210)는 기판(200) 상으로 표면 장착되고 각각 솔더 페이스트(166) 및 인터커넥트 구조물(212)에 의해 전도성 층(204)으로 전기적으로 연결된다. 앞서 언급된 기판(150)의 경우와 유사하게, 솔더 페이스트(166)는 전도성 층(204)의 접속 패드 상으로 인쇄되고 이산 소자(162)의 장착 전에 검사된다. 인터커넥트 구조물(212)이 솔더 페이스트보다 높은 리플로우 온도를 갖는 접속 패드 또는 또 다른 전기 단자인 실시예에서, 솔더 페이스트(166)가 이산 소자(210)에 대해 사용될 수 있다. 또 다른 실시예에서, 인터커넥트 구조물(212)은 이산 소자(210)의 접속 패드와 전도성 층(204) 사이에서 리플로우되는 솔더 범프이다. 하부 기판(200) 상의 이산 소자(162)는 인터포저 유닛(196) 상의 이산 소자와 동일하거나 상이할 수 있으며 임의의 적절한 능동 또는 수동 부품을 포함할 수 있다. 이산 소자(210)는 이산 소자(162)보다 높이가 큰 부품이다. 일반적으로 인덕터가 많은 SiP 모듈에서 가장 높은 부품이기 때문에 이산 소자(210)는 인덕터로서 설명된다. 그러나 이산 소자(210)는 기판(200) 상의 다른 부품과 비교할 때 높은 임의의 부품일 수 있다.
구리 코어 솔더 볼(CCSB)(214)이 수직 인터커넥트 구조물로서 기판(200)의 전도성 층(204) 상에 배치된다. CCSB(214)는 가융성(fusible) 쉘(214a)을 리플로우하도록 가해진 열을 받을 때 고체 상태로 유지될 수 있는 Cu 또는 또 다른 물질로부터 형성된 불가융성(non-fusible) 코어(214a)를 포함한다. 하나의 실시예에서 가융성 쉘(214b)은 범프(114)와 유사한 솔더 물질이며 도금되거나 그 밖의 다른 방식으로 불가융성 코어(214a) 상으로 코팅될 수 있다. 가융성 쉘(214b)은 솔더 페이스트(166) 및 인터커넥트 구조물(212)과 동시에 리플로우되어, 공통 리플로우 단계로 CCSB(214), 이산 소자(162), 및 이산 소자(210)를 기판(200)에 물리적 그리고 전기적으로 연결할 수 있다. 일부 실시예에서, CCSB(214), 이산 소자(162) 및 이산 소자(210)가 리플로우 전에 기판(200) 상에서 광학적으로 검사된다. 리플로우 후, CCSB(214), 이산 소자(162), 및 이산 소자(210)가 플럭스 제거(deflux)되고 다시 광학적으로 검사된다. 또 다른 실시예에서, CCSB(214)는 전도성 층(204)에 압착 본딩된다.
전도성 범프(220)가 전도성 층(206)의 접속 패드 상의 이산 소자(162), 이산 소자(210), 및 CCSB(214)에 대향하여 기판(200) 위에서 형성된다. 범프(220)는 반도체 다이(104) 상의 범프(114)와 유사하며, 솔더 범프, 스터드 범프, 전도성 필라, 또는 또 다른 적합한 인터커넥트 구조물일 수 있다. 전도성 범프(220)는 전도성 층(204) 상에 부품을 배치하기 전 또는 배치한 후 형성될 수 있다. 일부 실시예에서, 전도성 범프(220)를 형성하는 것은 차후 제조 단계에서 수행된다. 전도성 범프(220)는 리플로우, 압착 본딩, 또는 또 다른 적합한 수단에 의해 전도성 층(206)에 부착된다. X-선 검사가 기판(200) 상의 모든 부품의 적절한 전기적 연결을 확인하는 데 사용될 수 있다.
도 4a-4c는 기판(200)과 인터포저 유닛(196)을 SiP 모듈로 결합하는 프로세스를 도시한다. 도 4a에서, 인터포저 유닛(196)은 기판(200)의 상부 표면, 즉, 이산 소자(162 및 210)가 장착되는 기판(200)의 표면 위에 배치된다. 인터포저 유닛(196)이 테이프 앤 릴에 미리 저장된 경우, 인터포저 유닛은 CCM을 이용해 기판(200) 위에 배치될 수 있다. 또 다른 실시예에서, 인터포저 유닛(196)은 도 2d에서의 싱귤레이션 후 캐리어로부터 집어져 놓아진다(pick and place). 또 다른 실시예에서, 기판(150)이 먼저 개별 인터포저 유닛(196)으로 싱귤레이션되지 않고 기판(150)은 기판(200) 위에 배치된다.
개구부(160)가 높이가 더 큰 이산 소자(210)와 정렬된다. 인터포저 유닛과 기판(200) 간 공간이 이산 소자(210)의 전체 높이를 수용하는 데 불충분하더라도, 개구부(160)가 인터포저 유닛(196)이 CCSB(214) 상에 직접 놓일 수 있게 한다. 이산 소자(210)는 인터포저 유닛(196)의 높이 내에서 개구부(160) 내로 뻗어 있다. 일부 실시예에서, 이산 소자(210)는 인터포저 유닛(196)의 상부 표면 위에까지 뻗어 있다.
CCSB(214)의 가융성 쉘(214b)이 리플로우되어 CCSB를 통해 기판(200)으로 인터포저 유닛(196)을 기계적 및 전기적으로 연결할 수 있다. 불가융성 코어(214a)는 가융성 쉘(214b)의 리플로우 동안 고체 상태를 유지하여, 기판(200)과 인터포저 유닛(196) 간 오프셋을 유지할 수 있다. 일부 실시예에서, 전도성 층(156)의 접속 패드가 인쇄된 솔더 페이스트를 가져, CCSB(214)로의 연결을 개선할 수 있다.
도 4b에서, 페이스트 인쇄, 압착 몰딩, 이송 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 그 밖의 다른 적합한 애플리케이터를 이용해 봉지재 또는 몰딩 화합물(256)이 기판(200), 인터포저 유닛(196), 반도체 다이(104), 이산 소자(162) 및 이산 소자(210) 위에 배치된다. 봉지재(256)는 폴리머 복합 물질, 가령, 에폭시 수지, 에폭시 아크릴레이트, 또는 필러(filler)를 갖거나 갖지 않는 폴리머일 수 있다. 봉지재(256)는 비전도성이며, 구조적 지지를 제공하고, 반도체 소자를 외부 요소 및 오염으로부터 환경적으로 보호한다. 봉지재(256)는 전도성 범프(114)들 사이 반도체 다이(104) 아래에서, 솔더 페이스트(166) 사이 이산 소자(162) 아래에서, 그리고 인터커넥트 구조물(212)들 사이 이산 소자(210) 아래에서 흘러, 기판(200) 또는 인터포저 유닛(196)과 반도체 다이와 이산 소자 간 공간을 완벽하게 채울 수 있다. 또 다른 실시예에서, 개별 언더필이 일부 또는 모든 부품에 대해 사용된다.
봉지재(256)는 일부 실시예에서 몰딩후 양생(post-mold cure)과 이에 뒤 따르는 선택사항인 레이저 마킹 처리된다. 봉지재(256)로 덮이는 기판(200)과 인터포저 유닛(196)이 SiP 모듈의 패널을 형성한다. 일부 실시예에서, 봉지재(256)는 필요한 것보다 두껍게 증착되고 봉지재의 두께를 감소시키도록 후면연마된다. 후면연마는 화학 기계 평탄화(CMP), 에칭 공정, 레이저 직접 절삭(LDA), 또는 또 다른 적합한 씨닝 절차를 이용해 수행된다.
도 4c에서, 쏘 블레이드, 레이저 절단 툴, 또는 워터 절단 툴(258)을 이용해 패널이 쏘 스트리트(252)에서 기판(200) 및 봉지재(256)를 통해 복수의 SiP 모듈(260)로 싱귤레이션된다. 일부 실시예에서, 인터포저 유닛(196)의 일부분을 통해 패널이 절단된다. 또 다른 실시예에서, 봉지재(256)의 일부분이 인터포저 유닛(196)의 측부 표면과 SiP 모듈(260)의 측부 표면 사이에 유지되도록 패널이 싱귤레이션된다.
일부 실시예에서, 범프(220)는 봉지재(256)를 증착하기 전에 형성되지 않는다. 봉지화된 패널이 뒤집어지고(flip), 봉지화 후 및 싱귤레이션 전 범핑을 위해 기판(200)이 캐리어 반대쪽으로 배향된 채 캐리어 상에 배치될 수 있다.
도 5는 싱귤레이션된 SiP 모듈(260)을 도시한다. SiP 모듈(260)은 검사될 수 있으며 베이킹(baking) 및 출하(shipping) 전에 그 밖의 다른 외부 시각적 검사 및 테스트를 받는다. 전도성 범프(220)가 SiP 모듈(260)이 시스템 집적을 위해 더 큰 전자 소자의 PCB 또는 또 다른 기판 상으로 장착되게 하도록 구성된다. 기판(200) 상의 이산 소자(162 및 210)가 전도성 층(204), 전도성 비아(208), 및 전도성 층(206)을 통해 전도성 범프(220)로 전기적으로 연결된다. 인터포저 유닛(196)의 이산 소자(162) 및 반도체 다이(104)는 전도성 층(154), 전도성 비아(158), 전도성 층(156), CCSG(214), 전도성 층(204), 전도성 비아(208) 및 전도성 층(206)에 의해 전도성 범프(220)로 연결된다. 일부 실시예에서, 전도성 층(154, 156, 204, 또는 206)의 전도성 트레이스가 임의의 원하는 구성으로 이산 소자(162), 이산 소자(210), 및 반도체 다이(104)를 SiP 모듈(260) 내부에서 서로 전기적으로 연결할 수 있다. 하나의 실시예에서, 기판(200) 상의 이산 소자(162)의 하나 이상의 단자가 전도성 층(156) 상에 인쇄되는 솔더 페이스트, 또는 그 밖의 다른 인터커넥트 구조물에 의해 인터포저 유닛(196)으로 직접 연결될 수 있다.
SiP 모듈(260)은 더 큰 전자 소자에 의해 각각 이용 가능한 복수의 부품을 하나의 집적 용이 패키지로 제공한다. 이산 소자(210)는 비교적 높이가 큰 부품이다. 이산 소자(210)는 개구부(160)의 풋프린트 내부에 배치되며, 이로 인해 인산 소자(210)와 인터포저 유닛(196)은 서로에게 간섭을 일으키지 않으면서 동일한 수직 치수를 차지할 수 있다. 이산 소자(210)의 높이가 인터포저 유닛(196)의 높이 내까지 뻗어 있다. 일부 실시예에서, 이산 소자(210)는 완벽하게 인터포저 유닛(196)의 높이 위까지 뻗어 있고 인터포저 유닛(196) 상의 이산 소자(162) 또는 반도체 다이(104)의 상부 위 높이까지 뻗어 있을 수 있다. 개구부(160)는 이산 소자(210)의 더 큰 높이와 간섭을 일으키지 않으면서 높이가 낮은 이산 소자(162) 위에서 인터포저가 사용될 수 있게 한다.
인터포저 유닛(196)의 사용이, 기판(200)의 풋프린트를 증가시킬 필요 없이 SiP 모듈(260) 내 추가 부품을 허용한다. 일부 실시예에서, 이산 소자(210)는 SiP모듈(260)의 두께에 추가되지 않고 더 낮은 이산 소자(162) 위에 추가될 수 있을 정도의 높이를 가진다. 각각의 부품이 단일 기판 상에 확산되게 하는 것에 비해 신호 경로를 감소시킴으로써 전기적 성능이 개선된다.
도 6a 및 6b는 두 가지 제조 변형예를 도시한다. 도 6a에서, CCSB(214)가 인터포저 유닛(196)의 제조 공정 동안 기판(150)의 전도성 층(156) 상에 초기에 배치 또는 형성된다. CCSB(214)를 갖는 인터포저 유닛(196)이 기판(200) 위에 배치되고, 그 후 리플로우, 압착 본딩, 또는 그 밖의 다른 적합한 수단에 의해 가융성 쉘(214b)이 전도성 층(204)에 본딩된다. 일부 실시예에서, 솔더 페이스트가 CCSB(214) 아래 전도성 층(204) 상으로 인쇄되어 연결을 개선할 수 있다. CCSB(214)에 대한 솔더 페이스트가 이산 소자(162)에 대한 솔더 페이스트(166)와 동일한 인쇄 공정 동안 인쇄될 수 있다. 도 4b-4c에 도시된 바와 같이 구조물이 봉지화되고 싱귤레이션되어 도 5에 도시된 바와 실질적으로 동일한, 그러나 기판(200) 대신 초기에 CCSB가 인터포저 유닛(196) 상에 위치하여 형성된 SiP 모듈을 형성할 수 있다.
도 6b는 인터포저 유닛(196)을 교체하는 인터포저 유닛(266)을 갖는 SiP 모듈을 형성하는 것을 도시한다. 인터포저 유닛(266)은 인터포저 유닛(196)과 유사한 방식으로 형성된다. 그러나 인터포저 유닛을 통해 형성되는 개구부(160)를 포함하는 대신, 인터포저 유닛(266)은 기판(200)의 유닛의 크기에 비교할 때 더 작은 풋프린트를 갖도록 만들어진다. 인터포저 유닛(266)의 더 작은 풋프린트가 더 높은 이산 소자(210)를 위한 공간이 인터포저 유닛의 풋프린트 외부 기판(200) 상에 배치될 수 있도록 한다. 다시 말하면, 도 4b-4c에 도시된 바와 같이 인터포저 유닛(266)을 갖는 구조물이 봉지화되고 싱귤레이션되어, 도 5의 SiP 모듈(260)과 유사하지만, 이산 소자(210)가 인터포저 유닛의 개구부 내가 아니라 인터포저 유닛의 풋프린트에 인접하게 또는 완전히 외부에 위치하는 SiP 모듈을 형성할 수 있다.
도 7은 CCSB(214) 대신 수직 인터커넥트 구조물로서 사용되는 전도성 필라(conductive pillar)(272)를 갖는 SiP 모듈(270)을 도시한다. 전도성 필라(272)는 Cu, Al, Au, Ag, 또 다른 적합한 전도성 물질 또는 이들의 조합으로부터 형성된다. 하나의 실시예에서 전도성 필라(272)는 마스크 개구부 내로 전도성 층(204) 상으로 도금된다. 솔더 캡(274)이 솔더 또는 또 다른 가융성 물질을 전도성 필라(272)를 형성하는 데 사용되는 동일한 마스크 개구부 내로 증착함으로써 형성될 수 있다. 솔더 캡(274)은 리플로우, 압착 본딩, 또는 그 밖의 다른 적합한 수단에 의해 전도성 층(156)으로 본딩된다. 또 다른 실시예에서, 전도성 필라(272)는 전도성 층(156) 상으로 도금되고 그 후 솔더 캡(274)에 의해 전도성 층(204)으로 본딩된다.
도 8은 CCSB(214) 대신 솔더 볼(275)을 이용해 제조된 SiP 모듈(276)을 도시한다. 솔더 볼(275)은 솔더, 가령, Sn-Pb, Sn-Ag, Sn Ag Cu, 또는 그 밖의 다른 적합한 솔더 조성의 균일한 바디이다. 외부 쉘(214b)만 리플로우되는 CCSB(214)와 달리, 솔더 볼(275)은 인터포저 유닛(196)을 기판(200)으로 부착할 때 완전히 리플로우된다. 솔더 볼(275)은 불가융성 코어를 갖는 CCSB(214)와 동일한 정도의 이격 능력(standoff capability)은 제공하지 않지만, 많은 실시예에서 만족할 만하다.
도 9a-9d는 솔더 코팅(214b) 없이 수직 인터커넥트로서 구리 볼(214a)을 갖는 SiP 모듈을 형성하는 것을 도시한다. 도 9a에서, 솔더 또는 솔더 페이스트(166)가 전도성 층(204)의 접속 패드 상에 인쇄되거나 그 밖의 다른 방식으로 배치된다. 솔더 페이스트(166)는 앞서 언급된 바와 같이 이산 소자(162)에 대한 위치에서 제공되지만, 인터포저 유닛(196)으로의 수직 인터커넥트가 희망되는 위치에서도 제공된다. 일부 실시예에서, 솔더 페이스트(166)는 이산 소자(210)가 기판(200)으로 연결될 위치에서도 인쇄된다.
도 9b에서, 이산 소자(162 및 210)가 도 3b에서와 같이 기판(200) 상에 배치된다. 덧붙여, 구리 볼(214a)이 솔더 페이스트(166) 위 전도성 층(204)의 접속 패드 상에 배치된다. 앞서 언급된 바와 같이, 구리 볼(214a)은 구리 또는 솔더 페이스트(166)와 함께 리플로우되지 않는 그 밖의 다른 적합한 금속으로부터 형성될 수 있다. 솔더 페이스트(166)는 리플로우되어 구리 볼(214a)을 기판(200)으로 기계적으로 본딩할 수 있다.
도 9c에서, 인터포저 유닛(196)은 기판(200) 및 구리 볼(214a) 위에 배치된다. 솔더 페이스트(166)는 구리 볼(214a)과 정렬될 위치에서 이전에 전도성 층(156) 상에 배치되었다. 솔더 페이스트(166)는 리플로우되어 구리 볼(214a)을 인터포저 유닛(196)으로 본딩할 수 있다. SiP 모듈은 앞서 언급된 바와 같이 봉지화되고 싱귤레이션되어, 도 9d의 SiP 모듈(278)을 도출할 수 있다. 구리 볼(214a)은 SiP 모듈(260)과 유사한 방식으로, 즉, 물리적 이격(standoff) 및 전기적 인터커넥션을 제공할 수 있지만, 솔더 코팅(214b) 대신 개별 솔더 페이스트(166)와 연결된다.
도 10은 중간 전도성 층(284) 상의 기판(200)의 오목부(282) 내에 배치되는 이산 소자(210)를 갖는 SiP 모듈(280)을 도시한다. 도 10의 기판(200)은 절연 물질의 층(203) 사이, 그리고 전도성 층(204) 사이, 그리고 기판의 상부 및 하부 표면 상에 적어도 하나의 중간 전도성 층(284)을 포함한다. 중간 전도성 층(284)은 전도성 트레이스를 전도성 층(284)의 일부로서 포함함으로써 전도성 층(204 및 206) 사이로 전기 신호를 측방으로 라우팅하는 데 사용될 수 있다. 일부 실시예에서, 전도성 층(284)의 일부분이 오목부(282)의 풋프린트 외부에 위치한다. SiP 모듈(280)은 앞서 언급된 SiP 모듈(260)과 실질적으로 동일한 방식으로 형성되지만, 이산 소자(210)가 전도성 층(204) 상이 아니라 오목부(282) 내 전도성 층(284) 상에 배치된다.
일부 실시예에서, 중간 전도성 층(284)을 노출하도록 상부 절연 층(203)을 에칭함으로써 오목부(282)가 형성된다. 또 다른 실시예에서, 오목부(282)는 절연 물질(203)을 완전히 관통해 뻗어 있어서 전도성 층(206)을 노출시키고, 이산 소자(210)는 전도성 범프(220)에 직접 대향하여 전도성 층(206) 상에 배치된다. 이산 소자(210)를 오목부 내에 배치시키는 것이, 이로써 SiP 모듈의 크기를 실질적으로 증가시키지 않으면서 높이가 더 큰 이산 소자(210)를 가능하게 하면서, 이산 소자(210)의 높이를 낮춘다.
도 11a-11c는 하부 기판을 완전히 관통하는 개구부 내에 형성되는 이산 소자(210)를 갖는 SiP 모듈을 형성하는 것을 도시한다. 도 11a는 높이가 큰 이산 소자(210)를 위한 위치에 기판을 관통하여 개구부(292)가 형성되는 하부 기판(290)을 도시한다. 기판(290)은 앞서 언급된 기판(150 및 200)과 실질적으로 동일하며, 개구부(292)가 개구부(160)와 유사하게 기판을 관통하여 형성된다. 선택적 열 분리 층, 양면 테이프, 또는 또 다른 계면 층(296)과 함께 기판(290)이 캐리어(294) 상에 배치된다. 계면 층(296)은 공정 동안 기판(290) 및 이산 소자(210)가 제 위치를 유지하는 것을 보조하기 위한 접착 속성을 포함할 수 있다. 일부 실시예에서, 테이프가 기판(290)의 하부 상으로 적층(laminate)되어, 기판(290)이 지그(jig) 내에 배치되는 동안 부품을 개구부(292) 내로 고정시킬 수 있다.
인터커넥트 구조물(212)이 계면 층(296)과 접촉한 채 이산 소자(210)가 개구부(292) 내에 배치된다. 캐리어(294) 및 계면 층(296)이 순차적으로 제거될 때, 전기적 인터커넥트를 위해 인터커넥트 구조물(212)이 전도성 층(206)의 접속 패드와 함께 노출된다. 하나의 실시예에서, 인터커넥트 구조물(212)은 전도성 층(206)의 것과 유사한 접속 패드이다. 또 다른 실시예에서, 인터커넥트 구조물(212)은 범프(114)와 유사한 솔더 범프 또는 솔더 페이스트(166)와 유사한 솔더 페이스트이다. 이산 소자(162) 및 CCSB(214)가, 앞서 언급된 기판(200)에서처럼, 캐리어(294) 상의 배치되기 전 또는 후에 기판(290) 상에 장착된다.
앞서 언급된 바와 같이, 인터포저 유닛(196)은 기판(290)의 각각의 유닛 위에 배치되며 도 11b에서 봉지화된다. 기계적 박리, 열 분리, UV 분리, 또는 그 밖의 다른 적절한 수단에 의해 캐리어(294) 및 계면 층(296)이 제거되어, 전도성 층(206) 및 인터커넥트 구조물(212)을 노출할 수 있다. 전도성 범프(220)가 앞서 언급된 바와 같이 도포된다. 인터커넥트 구조물(212)이 솔더 범프를 포함하는 실시예에서, 인터커넥트 구조물(212)은 대응하는 범프(220)와 함께 리플로우되어 솔더의 단일 연속체를 형성할 수 있다.
패널이 봉지재(256) 및 기판(290)을 통해 싱귤레이션되어 도 11c의 개별 SiP모듈(298)을 형성할 수 있다. 기판(290)을 관통한 개구부(292)에 의해, 기판(290) 또는 인터포저 유닛(196)과 간섭을 일으키지 않으면서 SiP 모듈(298)의 전체 두께와 거의 동일한 높이인 이산 소자(210)의 사용이 가능해진다. 동시에, 그 밖의 다른 낮은 부품들이 2개의 개별 기판, 즉, 기판(290) 및 인터포저 유닛(196) 상으로 서로 상하로 적층되어 부품 밀도를 증가시킬 수 있다.
도 12a-12b는 하부 기판 없이 SiP 모듈을 형성하는 것을 도시한다. 도 12a에서, CCSB(214), 이산 소자(162), 및 이산 소자(210)는 모두 캐리어(294) 및 계면 층(296) 상에 직접 배치된다. 하나의 실시예에서 계면 층(296)의 접착 속성이 부품을 제 위치에 고정하는 데 사용된다. 인터포저 유닛(196)이 앞서 언급된 바와 같이 CCSB(214) 상에 배치된다. 구조물이 봉지화되어 패널을 형성할 수 있다. 패널은 선택사항으로서 범프(220)의 도포를 위해 또 다른 캐리어 상으로 뒤집어지며, 그 후 도 12b에서 싱귤레이션된다.
도 12c는 도 12b의 패널로부터 싱귤레이션된 SiP 모듈(299)을 도시한다. SiP모듈(299)은 하부 기판이 없는 것을 제외하고 상기 실시예와 유사하다. 전도성 범프(220)가 CCSB(214), 인터커넥트 구조물(212), 및 솔더 페이스트(166) 상에 직접 배치된다. 일부 실시예에서, 솔더 페이스트(166)가 없으며, 이산 소자(162)는 솔더 페이스트(166) 없이 계면 층(296) 상에 직접 배치되고, 범프(220)는 캐리어(294)의 제거 후 이산 소자(162)의 단자 상에 직접 배치된다. 일부 실시예에서, 전도성 범프(220)는 가융성 쉘(214b)과 함께 리플로우되어, 코어(214a) 주위에 솔더의 균일한 바디를 형성할 수 있다.
도 13은 패키지 위에 형성된 차폐 층(302)을 갖는 SiP 모듈(300)을 도시한다. SiP 모듈(300)은 SiP 모듈(260)과 유사하지만, 차폐 층(302)이 패키지 위에 도금되게 하는 공정에 의해 형성된다. 하나의 실시예에서, 차폐 층(302)이 도 4c의 싱귤레이션 후 그러나 테이프 앤 릴로 패키징되기 위해 캐리어로부터 SiP 모듈을 제거하기 전에, SiP 모듈 위에 스퍼터링된다. 선택사항으로서 차폐 층(302)은 기판(150)의 가장자리로 라우팅되는 전도성 층(154)의 전도성 트레이스(154b)를 통해 기저 기판의 접지 노드에 전기적으로 연결되어, 전도성 층(206)의 차폐 층 또는 일부분(206a)을 접속할 수 있다. 차폐 층(302)이 전도성 층(204 또는 156)을 통해 접지 노드에 연결될 수 있다. 차폐 층(302)은 전자기 복사의 외부 소스에 의해 야기되는 간섭으로부터 SiP 모듈(300) 내 부품을 보호하는 데 도움이 된다. 차폐 층(302)은 또한 SiP 모듈 외부의 인근 소자 상의 SiP 모듈(300)로부터의 복사에 의한 간섭을 감소시키는 데 사용될 수 있다. 차폐 층(302)은 본 명세서에 기재되는 SiP 모듈 중 어느 것과도 호환된다.
이산 소자(162), 반도체 다이(104), 및 이산 소자(210)의 실제 레이아웃이 개시된 실시예로 한정되지 않는다. 능동 및 수동 부품의 임의의 조합이 인터포저 유닛(196) 및 기판(200) 중 어느 하나 상에 배치될 수 있다. 도 14는 앞서 기재된 바와 같은 인터포저 유닛(196)이 아니라 하부 기판(200) 상에 배치되는 반도체 다이(104)를 갖는 SiP 모듈(310)을 도시한다. 또 다른 실시예에서, 수동 소자만 사용된다. 높이가 더 큰 이산 소자(210)가 SiP 모듈의 풋프린트 내 임의의 위치에 있을 수 있고, 개구부(160)가 대응하는 위치에서 인터포저 유닛(196)을 통해 형성된다.
도 15a-15b는 앞서 기재된 SiP 모듈을 전자 소자 내로 포함시키는 것을 도시한다. 도 15a는 전자 소자의 일부로서 PCB 또는 또 다른 기판(402) 상으로 장착되는 도 5의 SiP 모듈(260)의 부분 횡단면도를 도시한다. 범프(220)는 전도성 층(504) 상으로 리플로우되어 SiP 모듈(260)을 PCB(402)로 물리적으로 부착 및 전기적으로 연결할 수 있다. 앞서 기재된 SiP 모듈들 중 어느 것도 PCB(402) 상으로 유사하게 장착될 수 있다. 또 다른 실시예에서, 열 압착 또는 그 밖의 다른 적합한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 접착 또는 언더필 층이 SiP 모듈(260)과 PCB(402) 사이에 사용된다.
반도체 다이(104)는 범프(114), 기판(150), CCSB(214), 기판(200), 및 범프(220)를 통해 전도성 층(404)으로 전기적으로 연결된다. 이산 소자(162 및 210)가 솔더 페이스트(166), 인터커넥트 구조물(212), 기판(150), CCSB(214), 기판(200), 및 범프(220)를 통해 전도성 층(404)으로 연결된다. 일부 실시예에서, 기판(150 및 200)이 반도체 다이(104) 및 이산 소자(162)를 서로 연결한다. 또 다른 실시예에서, 전도성 층(404)은 반도체 다이(104), 이산 소자(162), 및 이산 소자(210)를 서로 연결한다.
도 15b는 PCB의 표면 상에 장착되는 복수의 반도체 패키지, 가령, SiP 모듈(260)을 갖는 PCB(402)를 갖는 전자 소자(405)를 도시한다. 전자 소자(405)는 경우에 따라, 한 가지 유형의 반도체 패키지, 또는 복수 유형의 반도체 패키지를 가질 수 있다.
전자 소자(405)는 하나 이상의 전기 기능을 수행하는 데 반도체 패키지를 이용하는 독립형 시스템일 수 있다. 대안으로, 전자 소자(405)는 더 큰 시스템의 서브부품일 수 있다. 예를 들어, 전자 소자(405)는 태블릿 컴퓨터, 휴대 전화기, 디지털 카메라, 통신 시스템, 또는 그 밖의 다른 전자 소자의 일부일 수 있다. 전자 소자(405)는 또한 컴퓨터로 삽입되는 그래픽 카드, 네트워크 인터페이스 카드, 또는 그 밖의 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 로직 회로, 아날로그 회로, RF 회로, 이산 능동 및 수동 소자, 또는 그 밖의 다른 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 15b에서, PCB(402)는 PCB 상에 장착되는 반도체 패키지의 구조적 지지 및 전기적 인터커넥션을 위한 일반적인 기판을 제공한다. 증발증착, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 전도성 신호 트레이스(404)가 표면 위에 또는 PCB(402)의 층 내에 형성된다. 신호 트레이스(404)는 반도체 패키지, 장착된 부품, 및 그 밖의 다른 외부 시스템 또는 부품 각각 간 전기적 통신을 제공한다. 트레이스(404)는 필요에 따라 반도체 패키지 각각으로 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 소자는 2개의 패키징 레벨을 가진다. 제1 레벨 패키징이 반도체 다이를 중간 기판으로 기계적으로 그리고 전기적으로 부착하기 위한 기법이다. 제2 레벨 패키징이 중간 기판을 PCB(402)로 기계적이고 전기적으로 부착하는 것을 포함한다. 또 다른 실시예에서, 반도체 소자는 다이가 PCB(402)로 기계적이고 전기적으로 직접 장착되는 제1 레벨 패키징만 가질 수 있다.
설명 목적으로, 몇 가지 유형의 제1 레벨 패키징, 가령, 본드 와이어 패키지(406) 및 플립칩(408)이 PCB(402) 상에 나타난다. 덧붙여, 몇 가지 유형의 제2 레벨 패키징, 가령, 볼 그리드 어레이(BGA)(410), 범프 칩 캐리어(BCC)(412), 랜드 그리드 어레이(LGA)(416), 멀티-칩 모듈(MCM)(418), 쿼드 플랫 무-리드 패키지(QFN: quad flat non-leaded package)(420), 매립형 웨이퍼 레벨 볼 그리드 어레이(eWLB)(424), 및 웨이퍼 레벨 칩 스케일 패키지(WLCSP)(426)가 SiP 모듈(260)과 함께 PCB(402) 상에 장착되는 것으로 도시된다. 하나의 실시예에서, eWLB(424)는 팬-아웃 웨이퍼 레벨 패키지(Fo-WLP)이며 WLCSP(426)는 팬-인 웨이퍼 레벨 패키지(Fi-WLP)이다. SiP 모듈 내 부품으로의 액세스를 위해 전도성 트레이스(404)는 기판(402) 상에 배치된 다양한 패키지를 SiP 모듈(260)로 전기적으로 연결한다.
시스템 요건에 따라, 제1 레벨 패키징 스타일과 제2 레벨 패키징 스타일의 임의의 조합뿐 아니라 그 밖의 다른 전자 부품으로 구성되는 반도체 패키지들의 임의의 조합이 PCB(402)로 연결될 수 있다. 일부 실시예에서, 전자 소자(405)는 단일 부착된 반도체 패키지를 포함하지만, 그 밖의 다른 실시예가 복수의 인터커넥트된 패키지들에 대한 것일 수 있다. 단일 기판 위에서 하나 이상의 반도체 패키지를 조합함으로써, 제조업체가 사전 제작된 부품을 전자 소자 및 시스템으로 포함시킬 수 있다. 반도체 패키지가 정교한 기능부를 포함하기 때문에, 덜 비싼 부품 및 간소화된 제작 공정을 이용해 전자 소자가 제작될 수 있다. 최종 소자가 고장 날 가능성이 낮고 제조 비용이 낮아 소비자에게 더 낮은 가격을 제공할 수 있다.
본 발명의 하나 이상의 실시예가 상세히 기재되었지만, 해당 분야의 통상의 기술자라면 이들 실시예에 대한 수정 및 변형이 이하의 청구항에서 제공되는 본 발명의 범위 내에서 이뤄질 수 있음을 알 것이다.

Claims (23)

  1. 삭제
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  7. 반도체 소자를 제작하는 방법으로서, 상기 방법은
    캐리어를 제공하는 단계,
    캐리어 상에 제1 기판을 배치하는 단계 - 상기 제1 기판은 상기 제1 기판을 완전히 관통하여 형성된 제1 개구부를 포함함 - ,
    제1 기판의 제1 개구부 내에서, 캐리어 상에 직접 제1 반도체 부품을 배치하는 단계,
    제1 기판 상에 제2 반도체 부품을 배치하는 단계,
    제1 기판 상에 수직 인터커넥트 구조물을 배치하는 단계,
    제2 기판을 통해 형성된 제2 개구부를 포함하는 제2 기판을 제공하는 단계, 및
    캐리어 위에 제1 반도체 부품, 제2 반도체 부품, 및 수직 인터커넥트 구조물을 배치한 후 제1 반도체 부품이 상기 제2 개구부를 통해 뻗어 있도록 상기 수직 인터커넥트 구조물 및 제2 반도체 부품 위에 상기 제2 기판을 배치하는 단계
    를 포함하는 반도체 소자를 제작하는 방법.
  8. 삭제
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  11. 반도체 소자로서, 상기 반도체 소자는
    제1 개구부를 포함하는 제1 기판,
    상기 제1 기판의 제1 개구부 내에 배치된 제1 반도체 부품,
    제1 반도체 부품이 제2 기판의 제2 개구부 내로 뻗어 있도록 제1 기판 위에 배치된 제2 기판, 및
    제1 기판 및 제2 기판 위에 증착되는 봉지재 - 봉지재는 제2 기판의 상부 표면 및 하부 표면과 물리적으로 접촉함 -
    를 포함하는, 반도체 소자.
  12. 제11항에 있어서, 봉지재 위에 형성되는 차폐 층을 더 포함하는, 반도체 소자.
  13. 삭제
  14. 제11항에 있어서, 제1 기판과 제2 기판 사이에 배치되는 수직 인터커넥트 구조물을 더 포함하는, 반도체 소자.
  15. 제11항에 있어서, 제1 기판과 제2 기판 사이에 배치되는 제2 반도체 부품을 더 포함하는, 반도체 소자.

  16. 제7항에 있어서, 제2 기판을 수직 인터커넥트 구조물 및 제2 반도체 부품 위에 배치한 후 제1 기판, 제1 반도체 부품, 제2 반도체 부품, 수직 인터커넥트 구조물, 및 제2 기판 위에 봉지재를 증착하는 단계 - 봉지재는 제1 반도체 부품, 제2 반도체 부품, 및 수직 인터커넥트 구조물과 접촉함 - 를 더 포함하는, 반도체 소자를 제작하는 방법.
  17. 반도체 소자로서,
    제1 기판을 관통해 형성되는 제1 개구부를 포함하는 제1 기판,
    상기 제1 기판의 제1 개구부 내에 배치되는 제1 반도체 부품,
    제1 반도체 부품의 풋프린트 외부에서 제1 기판 상에 배치되는 제2 반도체 부품, 및
    제1 반도체 부품이 제2 기판의 제2 개구부를 통해 뻗어 있고 제2 반도체 부품이 제2 기판 아래에 있도록 제2 반도체 부품 위에 배치되는 제2 기판
    을 포함하는, 반도체 소자.
  18. 제17항에 있어서, 수직 인터커넥트 구조물 - 제2 기판은 수직 인터커넥트 구조물 위에 배치됨 - 을 더 포함하는, 반도체 소자.
  19. 제17항에 있어서, 제2 반도체 부품 반대쪽에서 제2 기판 위에 배치되는 제3 반도체 부품을 더 포함하는, 반도체 소자.
  20. 제17항에 있어서, 제1 반도체 부품, 제2 반도체 부품, 및 제2 기판 위에 배치되는 봉지재를 더 포함하는, 반도체 소자.
  21. 제20항에 있어서, 봉지재 위에 배치되는 차폐층을 더 포함하는, 반도체 소자.
  22. 삭제
  23. 제16항에 있어서, 봉지재를 증착한 후 제1 기판 및 봉지재를 통해 싱귤레이션하는 단계를 더 포함하는, 반도체 소자를 제작하는 방법.
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