KR101711045B1 - 적층 패키지 구조물 - Google Patents

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Abstract

적층 패키지 구조물이 제공된다. 본 발명의 일 실시예에 따른 적층 패키지 구조물은, 하부 반도체 패키지, 상기 하부 반도체 패키지 상부에 상기 하부 반도체 패키지와 소정 간격 이격되어 배치되는 상부 반도체 패키지, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 이격 공간을 지지하면서 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결시키는 패키지간 연결부, 및 적어도 상기 패키지간 연결부 외곽에 배치되면서 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 이격 공간을 채우는 절연층을 포함하는 적층 패키지; 및 상기 적층 패키지의 측면 및 상면을 둘러싸는 차폐막을 포함한다.

Description

적층 패키지 구조물{Stacked Package Structure}
본 발명은 적층 패키지 구조물에 관한 것이다.
반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행이 가능한 SIP(System In Package)가 제안되었다.
SIP 중 하나는, 개별적으로 조립되고 전기적 검사가 완료된 반도체 패키지들을 수직 방향으로 적층하는 방식의 패키지로서, 이를 패키지 온 패키지(Package On Package: POP) 또는 적층 패키지(Stackted Package)라 한다.
한편, 하나의 전자 장치 내부에 복수개의 반도체 패키지가 내장됨에 따라, 반도체 패키지들 사이에 전자기 간섭(Electromagnetic Interference: EMI)이 발생하여 전자 장치의 전체적인 성능이 저하되고 오동작이 야기되는 문제가 있다.
본 발명이 해결하려는 과제는, 적층 패키지에서 발생하는 전자기파를 효율적으로 차단함으로써 전자기 간섭에 의한 영향을 최소화할 수 있는 적층 패키지 구조물을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 적층 패키지 구조물은, 하부 반도체 패키지, 상기 하부 반도체 패키지 상부에 상기 하부 반도체 패키지와 소정 간격 이격되어 배치되는 상부 반도체 패키지, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 이격 공간을 지지하면서 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결시키는 패키지간 연결부, 및 적어도 상기 패키지간 연결부 외곽에 배치되면서 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 이격 공간을 채우는 절연층을 포함하는 적층 패키지; 및 상기 적층 패키지의 측면 및 상면을 둘러싸는 차폐막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 적층 패키지 구조물은, 하부 패키지 기판, 상기 하부 패키지 기판의 상면에 형성된 하부 반도체 칩 및 상기 하부 반도체 칩의 적어도 측면을 둘러싸는 하부 몰딩재를 포함하는 하부 반도체 패키지; 상부 패키지 기판 및 상기 상부 패키지 기판의 상면에 형성된 상부 반도체 칩을 포함하고, 상기 상부 패키지 기판의 하면이 상기 하부 몰딩재와 소정 간격 이격되도록 상기 하부 반도체 패키지 상부에 배치되는 상부 반도체 패키지; 하부 몰딩재를 관통하면서 상기 하부 몰딩재 상면 상으로 돌출되어 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면을 연결시키는 패키지간 연결부; 적어도 상기 패키지간 연결부 외곽에 배치되면서 상기 상부 패키지 기판의 하면과 상기 하부 몰딩재 사이의 이격 공간을 채우는 절연층; 및 상기 하부 반도체 패키지, 상기 상부 반도체 패키지, 상기 패키지간 연결부 및 상기 절연층을 포함하는 구조물의 측면 및 상면을 둘러싸는 차폐막을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 적층 패키지 구조물에 포함되는 하부 패키지 및 패키지간 연결부를 나타내는 평면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예 및 그 변형예들에 따른 적층 패키지 구조물을 나타내는 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 적층 패키지 구조물을 나타내는 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 적층 패키지 구조물을 나타내는 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 적층 패키지 구조물을 나타내는 단면도이다.
도 6a 내지 도 6i는 본 발명의 제5 실시예에 따른 적층 패키지 구조물의 제조 방법을 설명하기 위한 단면도이다.
도 7a 내지 도 7e는 본 발명의 제6 실시예에 따른 적층 패키지 구조물의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 적층 패키지 구조물을 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 1 및 도 2a 내지 도 2f를 참조하여 본 발명의 제1 실시예 및 그 변형예들에 따른 적층 패키지 구조물에 관하여 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 적층 패키지 구조물에 포함되는 하부 패키지 및 패키지간 연결부를 나타내는 평면도이고, 도 2a 내지 도 2f는 본 발명의 제1 실시예 및 그 변형예들에 따른 적층 패키지 구조물을 나타내는 단면도이다. 여기서, 도 2a 내지 도 2f에 도시된 적층 패키지 구조물은, 패키지간 연결부를 제외하고는, 동일한 하부 및 상부 패키지 구성을 갖는다. 따라서, 이하의 설명에서는 도 1 및 도 2a를 참조하여 본 발명의 제1 실시예에 따른 적층 패키지 구조물을 설명한 후, 도 2b 내지 도 2f에 나타난 본 발명의 제1 실시예의 변형예들에 관하여는 제1 실시예와의 차이점 즉, 패키지간 연결부에 관하여만 상세히 설명하고 그외의 구성에 관한 설명은 생략하기로 한다.
도 1 및 도 2a를 참조하면, 본 발명의 제1 실시예에 따른 적층 패키지 구조물(100a)은 하부 반도체 패키지(105L), 하부 반도체 패키지(105L) 상부에 하부 반도체 패키지(105L)와 소정 간격 이격되어 배치되는 상부 반도체 패키지(105U), 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 지지하면서 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U)를 전기적으로 연결시키는 패키지간 연결부(150a), 패키지간 연결부(150a) 외곽에 배치되면서 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 채우는 절연층(160), 및 앞서의 구성 요소들 즉, 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 패키지간 연결부(150a) 및 절연층(160)을 포함하는 구조물의 측면 및 상면을 둘러싸는 차폐막(170)를 포함한다. 이하에서는 설명의 편의를 위하여, 차페막(170)을 제외한 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 패키지간 연결부(150a) 및 절연층(160)을 포함하는 구조물을 적층 패키지라 하며, 적층 패키지에 차폐막(170)이 더 형성된 구조물을 적층 패키지 구조물이라 하기로 한다.
하부 반도체 패키지(105L)는 하부 패키지 기판(110L), 하부 패키지 기판(110L)의 상면에 형성된 하부 반도체 칩(115L), 하부 몰딩재(130L, molding compound), 및 하부 패키지 기판(110L)의 하면에 형성된 전도성의 솔더 볼(125)을 포함할 수 있다.
하부 패키지 기판(110L)은 패키지용 기판일 수 있고, 예를 들어, 인쇄 회로 기판, 세라믹 기판 등일 수 있다.
하부 반도체 칩(115L)은 마이크로 프로세서 같은 로직 소자일 수 있다. 하부 반도체 칩(115L)은 플립 칩 본딩에 의하여 하부 패키지 기판(110L)에 실장될 수 있으며, 그에 따라 복수개의 전도성 칩 범프(120)가 하부 패키지 기판(110L)과 하부 반도체 칩(115L)의 사이에 배치되어 이들을 전기적으로 연결시킬 수 있다. 이러한 전도성 칩 범프(120)는 솔더링 공정으로 형성될 수 있다.
하부 몰딩재(130L)는 하부 반도체 칩(115L)과 하부 패키지 기판(110L) 사이의 공간을 매립하면서 하부 반도체 칩(115L)의 측면을 둘러싸도록 하부 패키지 기판(110L)의 상면 상에 형성될 수 있다. 또한, 하부 몰딩재(130L)는 후술하는 패키지간 연결부(150a) 중 하부 몰딩재(130L)를 관통하는 부분(도면부호 151a 참조)의 측면을 둘러싼다. 하부 몰딩재(130L)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 폴리이미드 등을 포함할 수 있다.
본 실시예에서, 하부 몰딩재(130L)는 하부 반도체 칩(115L)과 실질적으로 동일한 표면 높이 또는 그 이하의 높이를 가져 하부 반도체 칩(115L)의 상면을 노출시킨다. 이와 같이 하부 반도체 칩(115L)의 상면이 하부 몰딩재(130L) 외부로 노출되는 경우, 하부 반도체 패키지(105L)의 전체 두께 및 적층 패키지 구조물(100a)의 전체 두께가 얇아지고 방열 특성이 개선되고, 고온 공정에 대한 내성 및 휘거나 비틀림에 대한 내성이 증가할 수 있다. 또한, 몰딩 물질을 거치지 않고 하부 반도체 칩(115L)의 일면에 직접적인 물리적 압력을 가할 수 있어 그리드 어레이 기술이나 다층 몰딩 기술 등이 안정적으로 적용될 수 있다. 또한, 하부 몰딩재(130L)의 두께가 낮아지는 경우, 후술하는 패키지간 연결부(150a)의 전체적인 높이가 낮아질 수 있어 패키지간 연결부(150a) 형성 공정이 용이하다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서 하부 몰딩재(130L)는 하부 반도체 칩(115L)을 덮도록 형성될 수도 있다(후술하는 도 4 참조).
솔더 볼(125)은 적층 패키지 구조물(100a)을 모듈 보드(module board) 또는 주 회로 보드(mail circuit board) 등과 전기적으로 연결되키기 위한 구성 요소일 수 있다.
상부 반도체 패키지(105U)는 상부 패키지 기판(110U), 상부 패키지 기판(110U)의 상면에 형성된 상부 반도체 칩(115U), 및 상부 몰딩재(130U)를 포함할 수 있다.
상부 패키지 기판(110U)은 패키지용 기판일 수 있고, 예를 들어, 인쇄 회로 기판, 세라믹 기판 등일 수 있다.
상부 반도체 칩(115U)은 디램 또는 플래시 같은 메모리 반도체일 수 있다. 상부 반도체 칩(115U)은 와이어 본딩에 의하여 상부 패키지 기판(110U)에 실장될 수 있으며, 그에 따라, 상부 반도체 칩(115U)과 상부 패키지 기판(110U)은 와이어(140)에 의하여 전기적으로 연결될 수 있다. 구체적으로, 상부 반도체 칩(115U)은 절연성 접착제(119) 등에 의하여 상부 패키지 기판(110U)의 상면에 부착되고, 상부 반도체 칩(115U) 상면에 배치된 칩 패드(135)와 상부 패키지 기판(110U) 상면에 배치된 와이어 본딩 패드(145)가 와이어(140)에 의해 전기적으로 연결될 수 있다.
본 실시예에서, 상부 반도체 칩(115U)은 하부 반도체 칩(115L)보다 수평 방향의 폭 또는 넓이가 더 클 수 있다. 후술하는 패키지간 연결부(150a)는 상부 패키지 기판(110U)의 하면과 하부 패키지 기판(110L)의 상면 사이에 배치되기 때문에, 패키지간 연결부(150a)가 점유할 수 있는 면적은 하부 반도체 칩(115L)의 넓이에 의하여 영향을 받는 반면, 상부 반도체 칩(115U)의 넓이에 의해서는 영향을 받지 않는다. 따라서, 상부 반도체 칩(115U)이 하부 반도체 칩(115L)보다 수평 방향에서 더 큰 사이즈를 갖도록 함으로써 공간적 제약을 감소시키면서 효율성을 개선할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서는 상부 반도체 칩(115U)이 하부 반도체 칩(115L)보다 수평 방향에서의 폭 또는 넓이가 같거나 더 작을 수도 있다.
상부 몰딩재(130U)는 상부 반도체 칩(115U)을 덮도록 상부 패키지 기판(110U)의 상면 상에 형성될 수 있다. 상부 몰딩재(130U)는 에폭시 몰딩 컴파운드 또는 폴리이미드 등을 포함할 수 있다.
전술한 상부 반도체 패키지(105U) 및 하부 반도체 패키지(105L)는 수직 방향에서 소정 간격 이격되어 상하부로 배치된다. 구체적으로, 상부 패키지 기판(110U)의 하면과 하부 몰딩재(130L) 및/또는 하부 반도체 칩(115L) 사이에 상기 소정 간격의 이격 공간이 존재하는 것이다.
패키지간 연결부(150a)는 수평 방향에서는 하부 반도체 칩(115L) 주변에 예를 들어, 하부 반도체 칩(115L)을 둘러싸도록 복수개가 배치되고, 수직 방향에서는 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 상기 이격 공간을 지지하면서 이들을 전기적으로 연결시킬 수 있다. 보다 구체적으로, 패키지간 연결부(150a)는 하부 패키지 기판(110L)의 상면과 상부 패키지 기판(110U)의 하면을 물리적 및 전기적으로 연결시킬 수 있으며, 이를 위하여 패키지간 연결부(150a)는 하부 몰딩재(130L)를 관통하여 하부 패키지 기판(110L)의 상면과 접하면서, 하부 몰딩재(130U)의 상면 상으로 일부가 돌출되어 상부 패키지 기판(110U)의 하면과 접할 수 있다.
이러한 패키지간 연결부(150a)의 일부 또는 전부는 실질적으로 하부 반도체 패키지(105L)의 일부 및/또는 상부 반도체 패키지(105U)의 일부로 형성될 수 있다. 또한, 패키지간 연결부(150a)는 하나의 도전체로 구성될 수 있으나 복수개의 도전체가 적층된 구조를 가질 수 있고 이들 복수개의 도전체는 각각 별개의 공정에 의해 형성되거나 또는 서로 다른 형상, 높이, 폭 등을 가질 수 있다.
본 실시예에서, 패키지간 연결부(150a)는 하부 몰딩재(130L)를 관통하여 하부 패키지 기판(110L)의 상면과 접하면서 실질적으로 하부 몰딩재(130L) 두께와 동일한 높이를 갖는 하부 도전체(151a)와, 하부 도전체(151a) 상부에 배치되면서 상부 패키지 기판(110U)의 하면과 접하는 상부 도전체(152a)가 적층된 구조를 포함한다. 그에 따라, 본 실시예에서는 상부 도전체(152a)가 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 지지한다. 여기서, 하부 도전체(151a)는 비아(via)로 형성될 수 있고, 상부 도전체(152a)는 솔더 물질로 형성될 수 있다. 이하의 설명에서, 비아로 형성될 수 있는 것으로 설명된 구성 요소는, 비아 형성 공정 즉, 하부 패키지 기판(110L)의 상면이 드러나도록 하부 몰딩재(130L)의 일부를 제거하여 비아홀을 형성하고 이 비아홀에 도전 물질을 매립하는 공정에 의하여 형성될 수 있다는 의미로 해석될 수 있다. 또한, 솔더 물질로 형성될 수 있는 것으로 설명된 구성 요소는, 솔더링 공정을 이용하여 형성될 수 있다는 의미로 해석될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 다른 실시예에서의 패키지간 연결부는 다양한 도전체들의 적층 구조를 가질 수 있다(후술하는 도 2b 내지 도 2e 참조).
절연층(160)은 후술하는 차폐막(170)과 패키지간 연결부(150a) 사이의 전기적 쇼트를 방지하기 위한 것으로서, 수평 방향에서 패키지간 연결부(150a) 외곽에 패키지간 연결부(150a)를 둘러싸도록 배치되면서, 수직 방향에서 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 채우도록 형성된다. 보다 구체적으로, 절연층(160)은 수직 방향에서 하부 몰딩재(130L)의 상면 및 상부 패키지 기판(110U)의 하면과 접할 수 있다. 또한, 절연층(160)은 수평 방향에서 예를 들어, 도 1의 점선 바깥 영역에 배치될 수 있다.
절연층(160)은 절연성을 가짐에 더하여 접착성을 더 가질 수도 있다. 예를 들어, 절연층(160)은 언더필 물질(under-fill material), 유전체(dielectric material) 또는 절연 테이프(insulating tape)로 이루어질 수 있다. 또는, 절연층(160)은 하부 몰딩재(130L)와 동일한 물질, 예를 들어, 에폭시 몰딩 컴파운드나 폴리이미드로 이루어질 수도 있다.
이상에서 설명한 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 패키지간 연결부(150a) 및 절연층(160)을 포함하는 구조물 즉, 적층 패키지는 전체적으로 육면체 형상을 갖는다.
차폐막(170)은 상기 육면체 형상의 적층 패키지 중에서 솔더 볼(125)이 배치된 하면을 제외한 표면, 즉, 적층 패키지의 상면과 측면을 둘러싸도록 형성된다. 차폐막(170)은 적층 패키지 구조물(100a)에 포함되는 하부 반도체 칩(115L) 또는 상부 반도체 칩(115U)에서 발생되는 전자기파를 제거하거나, 이 전자기파가 외부로 방출되는 것을 차단하거나, 외부로부터의 전자기파가 하부 반도체 칩(115L) 또는 상부 반도체 칩(115U)에 영향을 미치는 것을 차단함으로써, 전자기 간섭에 의한 영향을 최소화할 수 있다.
차폐막(170)은 도전성을 가질 수 있다. 예를 들어, 차폐막(170)은 연자성 물질, 페라이트(ferrite), 탄소 나노 튜브(Carbon Nano Tube; CNT) 또는 금속막을 포함할 수 있다. 연자성 물질은 연자성 금속 분말, 또는 연자성 합금 분말일 수 있으며, 페라이트(ferrite) 물질을 포함할 수 있다. 페라이트 물질은 산화철(FeO, Fe2O3, Fe2O4, Fe3O4 등)과 적어도 하나 이상의 금속으로 이루어진다. 산화철과 조합하여 사용되는 금속은 예컨대 니켈(Ni), 아연(Zn), 망간(Mn), 코발트(Co), 마그네슘(Mg), 알루미늄(Al), 바륨(Ba), 구리(Cu), 철(Fe) 등이 포함될 수 있다. 페라이트 물질은 높은 저항률을 가지며, 낮은 포화 자화를 가질 수 있다. 또한, 낮은 기계적 강도를 가지기 때문에 금속과 조합되어 사용될 수 있다. 연자성 물질은 차폐막(170) 내부에서 연속적 또는 비연속적으로 배열될 수 있다.
이러한 차폐막(170)은 코팅이나 도금에 의하여 형성될 수 있다(후술하는 적층 패키지 구조물의 제조 방법 참조). 차폐막(170)이 코팅이나 도금에 의하여 형성되는 경우, 얇은 두께를 가질 수 있다. 이러한 경우, 차폐막(170)에 의하여 적층 패키지 구조물(100a)의 크기가 커지는 것을 방지하면서도, 적층 패키지 구조물(100a)과 인접하는 패키지 구조물 사이의 전자기 간섭에 의한 영향을 영향을 최소화할 수 있다.
나아가, 차폐막(170)이 코팅이나 도금에 의하여 형성되는 경우에도, 하부 반도체 패키지(105L) 및 상부 반도체 패키지(105U) 사이에서 노출된 패키지간 연결부(150a)의 일부(도면부호 152a 참조)는 절연층(160)에 의하여 둘러싸이므로 차폐막(170)으로부터 전기적으로 분리될 수 있다. 즉, 절연층(160)이 노출된 패키지간 연결부(150a)를 둘러싸서 차폐막(170) 형성을 위한 코팅이나 도금시 차폐 물질이 하부 반도체 패키지(105L) 및 상부 반도체 패키지(105U) 사이로 침입하지 못하므로, 패키지간 연결부(150a)와 차폐막(170)을 전기적으로 분리시키는 것이 용이하다.
다음으로, 도 2b를 참조하면, 본 발명의 제1 실시예의 제1 변형예에 따른 적층 패키지 구조물(100b)은 패키지간 연결부(150b)를 제외하고는 제1 실시예의 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다.
본 실시예의 패키지간 연결부(150b)는 하부 도전체(153b)와, 하부 몰딩재(130L)를 관통하여 하부 도전체(153b)의 상면을 노출시키는 비아홀 내에 형성되면서 하부 몰딩재(130L) 상면 상으로 일부가 돌출된 상부 도전체(154b)의 적층 구조를 포함한다. 하부 도전체(153b)는 하부 패키지 기판(110L)의 상면과 접하면서 하부 몰딩재(130L) 두께보다 낮은 높이를 갖고, 상부 도전체(154b)는 비아홀 내에 배치되는 하부와 하부 몰딩재(130L)의 상면 상으로 돌출되는 상부를 포함한다.
상기 하부 도전체(153b) 및 상부 도전체(154b)는 솔더 물질로 형성될 수 있다. 그에 따라, 하부 도전체(153b) 및 상부 도전체(154b)는 각각 실질적으로 구형 또는 반구형 형상을 가질 수 있다. 예를 들어, 도시된 바와 같이, 하부 도전체(153b)는 실질적으로 중심점이 하부 패키지 기판(110L)의 상면보다 위에 있는 반구형 형상을 가지며, 상부 도전체(154b)는 실질적으로 구형 형상을 갖는다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 하부 도전체(153b) 및 상부 도전체(154b)의 형상은 변형될 수 있다.
또한, 하부 도전체(153b)의 수직 높이는 하부 몰딩재(130L)의 두께보다 작으면서 상부 도전체(154b)의 수직 높이보다 작을 수 있고, 하부 도전체(153b)의 수평 폭 또는 넓이는 상부 도전체(154b)의 수평 폭 또는 넓이보다 작을 수 있다. 다시 말하면, 하부 도전체(153b)의 크기는 상부 도전체(154b)의 크기보다 작을 수 있다. 후술하는 적층 패키지 구조물의 제조 방법을 참조하면, 하부 도전체(153b)는 하부 반도체 패키지(105L)의 일부로 형성될 수 있고, 상부 도전체(154b)는 상부 반도체 패키지(105U)의 일부로 형성될 수 있다. 따라서, 이와 같이 하부 도전체(153b)의 크기를 상대적으로 작게 줄이고 상부 도전체(154b)의 크기를 상대적으로 크게 하는 경우, 패키지간 연결부(150b)의 크기 및 배열의 정교함이 개선될 수 있다.
다음으로, 도 2c를 참조하면, 본 발명의 제1 실시예의 제2 변형예에 따른 적층 패키지 구조물(100c)은 패키지간 연결부(150c)를 제외하고는 제1 실시예의 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다.
본 실시예의 패키지간 연결부(150c)는 하부 도전체(155c)와, 하부 몰딩재(130L)를 관통하여 하부 도전체(155c)의 상면을 노출시키는 비아홀 내에 형성되면서 하부 몰딩재(130L) 상면 상으로 일부가 돌출된 및 상부 도전체(154c)의 적층 구조를 포함한다. 하부 도전체(155c)는 하부 패키지 기판(110L)의 상면과 접하면서 하부 몰딩재(130L) 두께보다 낮은 높이를 갖고, 상부 도전체(154c)는 비아홀 내에 배치되는 하부와 하부 몰딩재(130L)의 상면 상으로 돌출되는 상부를 포함한다.
상기 하부 도전체(155c)는 주물, 증착, 부착, 또는 도금 등의 다양한 방법으로 형성되는 원기둥, 다각 기둥 등과 같은 기둥 형태의 도전체일 수 있다. 상부 도전체(154c)는 도 2b의 상부 도전체(154b)와 마찬가지로 솔더 물질로 형성되어 실질적으로 구형 또는 반구형 형상을 가질 수 있다.
또한, 하부 도전체(155c)의 수직 높이는 하부 몰딩재(130L)의 두께보다 작으면서 상부 도전체(154c)의 수직 높이보다 작을 수 있고, 하부 도전체(155c)의 수평 폭 또는 넓이는 상부 도전체(154c)의 수평 폭 또는 넓이보다 작을 수 있다. 다시 말하면, 하부 도전체(153b)의 크기는 상부 도전체(154b)의 크기보다 작을 수 있다. 후술하는 적층 패키지 구조물의 제조 방법을 참조하면, 하부 도전체(155c)는 하부 반도체 패키지(105L)의 일부로 형성될 수 있고, 상부 도전체(154c)는 상부 반도체 패키지(105U)의 일부로 형성될 수 있다.
다음으로, 도 2d를 참조하면, 본 발명의 제1 실시예의 제3 변형예에 따른 적층 패키지 구조물(100d)은 패키지간 연결부(150d)를 제외하고는 제1 실시예의 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다.
본 실시예의 패키지간 연결부(150d)는 하부 도전체(153d)와, 하부 몰딩재(130L)를 관통하여 하부 도전체(153d)의 상면을 노출시키는 비아홀 내에 형성되면서 하부 몰딩재(130L) 상면 상으로 일부가 돌출된 상부 도전체(156d)의 적층 구조를 포함한다. 하부 도전체(153d)는 하부 패키지 기판(110L)의 상면과 접하면서 하부 몰딩재(130L) 두께보다 낮은 높이를 갖고, 상부 도전체(156d)는 비아홀 내에 배치되는 하부와 하부 몰딩재(130L)의 상면 상으로 돌출되는 상부를 포함한다.
상기 하부 도전체(153d)는 전술한 도 2b의 하부 도전체(153b)와 실질적으로 동일할 수 있다. 즉, 하부 도전체(153d)는 하부 반도체 패키지(105L)의 일부일 수 있고, 솔더 물질로 형성되어 실질적으로 구형 또는 반구형 형상을 가질 수 있다. 상부 도전체(156d)는 상부 반도체 패키지(105U)의 일부인 패키지 범프일 수 있다. 보다 구체적으로 상부 도전체(156d)는 상부 패키지 기판(110U)의 하면에 별도 공정을 통하여 부착된 패키지 범프일 수 있고, 금속 물질로서 스터드형, 스틱형 또는 기둥형으로 형성될 수 있다.
다음으로, 도 2e를 참조하면, 본 발명의 제1 실시예의 제4 변형예에 따른 적층 패키지 구조물(100e)은 패키지간 연결부(150e)를 제외하고는 제1 실시예의 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다.
본 실시예의 패키지간 연결부(150e)는 하부 도전체(155e)와, 하부 몰딩재(130L)를 관통하여 하부 도전체(155e)의 상면을 노출시키는 비아홀 내에 형성되면서 하부 몰딩재(130L) 상면 상으로 일부가 돌출된 상부 도전체(156d)와, 하부 도전체(155e) 및 상부 도전체(156d) 사이에 개재되는 중간 도전체(158e)의 적층 구조를 포함한다. 하부 도전체(155e)는 하부 패키지 기판(110L)의 상면과 접하면서 하부 몰딩재(130L) 두께보다 낮은 높이를 갖고, 상부 도전체(156d)는 비아홀 내에 배치되는 하부와 하부 몰딩재(130L)의 상면 상으로 돌출되는 상부를 포함하고, 중간 도전체(158e)는 하부 도전체(155e)와 상부 도전체(156d) 사이에 개재된다.
상기 하부 도전체(155e)는 전술한 도 2c의 하부 도전체(155c)와 실질적으로 동일할 수 있고, 상부 도전체(156e)는 젼술한 도 2d의 상부 도전체(156d)와 실질적으로 동일할 수 있다. 즉, 하부 도전체(155e)는 하부 반도체 패키지(105L)의 일부로서 기둥형 형상을 가질 수 있고, 상부 도전체(156e)는 상부 반도체 패키지(105U)의 일부로서 패키지 범프일 수 있다. 중간 도전체(158e)는 하부 도전체(155e)와 상부 도전체(156e)의 연결을 돕기 위하여 이들 사이에 개재될 수 있으며, 접착성있는 물질일 수 있다.
다음으로, 도 2f를 참조하면, 본 발명의 제1 실시예의 제5 변형예에 따른 적층 패키지 구조물(100f)은 차페막(171)을 제외하고, 제1 실시예와 실질적으로 동일하다. 차폐막(171)은 하부 반도체 칩(115L) 상에 차폐막(161)이 형성될 수 있다. 더 구체적으로, 차폐막(171)은 하부 반도체 칩(115L)과 하부 몰딩재(130L)의 일부를 덮도록 형성될 수 있고, 테이프 타입(tape type)일 수 있다. 차폐막(171)은 하부 반도체 칩(115L)과 상부 반도체 칩(116U) 사이에서, 서로 영향을 줄 수 있는 전자기파를 제거하거나 차단하는 역할을 한다. 즉, 전자기 간섭에 의한 영향을 최소화할 수 있다.
이상에서 설명한 제1 실시예 및 그 변형예들의 패키지간 연결부(150a 내지 150e)는, 두 개 이상의 도전체가 적층된 구조를 포함한다. 여기서, 하나의 패키지간 연결부(150)에 포함되는 적층된 도전체 각각은, 별개의 공정으로 형성되고, 하부 반도체 패키지(105L) 또는 상부 반도체 패키지(105U)의 일부를 이룰 수 있고, 서로 다른 형상, 높이, 또는 폭을 가질 수 있다.
또한, 이상에서 설명한 제1 실시예 및 그 변형예들에서는, 플립 칩 본딩에 의하여 실장된 하부 반도체 칩(115L)을 포함하는 하부 반도체 패키지(105L)와, 와이어 본딩에 의하여 실장된 상부 반도체 칩(115U)을 포함하는 상부 반도체 패키지(105U)가 설명되었다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 하부 반도체 패키지(105L)의 하부 반도체 칩(115L) 및 상부 반도체 패키지(105U)의 상부 반도체 칩(115U)이 모두 플립 칩 본딩에 의하여 실장되거나, 또는, 모두 와이어 본딩에 의하여 실장될 수 있다. 또는, 제1 실시예들 및 그 변형예들과 반대로 하부 반도체 패키지(105L)의 하부 반도체 칩(115L) 및 상부 반도체 패키지(105U)의 상부 반도체 칩(115U)이 각각 와이어 본딩 및 플립 칩 본딩에 의하여 실장될 수도 있다.
이하, 도 3을 참조하여 본 발명의 제2 실시예에 따른 적층 패키지 구조물에 관하여 설명하기로 한다. 도 3은 본 발명의 제2 실시예에 따른 적층 패키지 구조물을 나타내는 단면도이다. 여기서, 도 3에 도시된 적층 패키지 구조물은, 상부 반도체 패키지에 수직 방향에서 적층된 두개의 상부 반도체 칩이 포함된다는 것을 제외하고는, 제1 실시예에 따른 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다. 따라서, 이하의 설명에서는 제1 실시예와의 차이점에 관하여 상세히 설명하고 그외의 구성에 관한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 적층 패키지 구조물(200a)은 하부 반도체 패키지(105L), 하부 반도체 패키지(105L) 상부에 하부 반도체 패키지(105L)와 소정 간격 이격되어 배치되는 상부 반도체 패키지(205U), 하부 반도체 패키지(105L)와 상부 반도체 패키지(205U) 사이의 이격 공간을 지지하면서 하부 반도체 패키지(105L)와 상부 반도체 패키지(205U)를 전기적으로 연결시키는 패키지간 연결부(150a), 패키지간 연결부(150a) 외곽에 배치되면서 하부 반도체 패키지(105L)와 상부 반도체 패키지(205U) 사이의 이격 공간을 채우는 절연층(160)을 포함하는 적층 패키지, 및 적층 패키지의 측면 및 상면을 둘러싸는 차폐막(170)를 포함한다.
상부 반도체 패키지(205U)는 상부 패키지 기판(110U), 상부 패키지 기판(110U)의 상면에 형성된 제1 상부 반도체 칩(115U), 제1 상부 반도체 칩(115U)의 상면에 형성된 제2 상부 반도체 칩(215U) 및 상부 몰딩재(130U)를 포함할 수 있다. 여기서, 제1 상부 반도체 칩(115U)은 제1 실시예의 상부 반도체 칩(115U)과 실질적으로 동일한 구성이나 제2 상부 반도체 칩(215U)과의 구별을 위하여 제1 상부 반도체 칩(115U)으로 기재하기로 한다.
제2 상부 반도체 칩(215U)는 제1 상부 반도체 칩(115U) 상에 배치되면서 와이어(240)에 의하여 상부 패키지 기판(110U)에 전기적으로 연결될 수 있다. 구체적으로, 제2 상부 반도체 칩(215U)은 절연성 접착제(미도시됨) 등에 의하여 제1 상부 반도체 칩(115U) 상면 상에 부착될 수 있고, 제2 상부 반도체 칩(215U) 상면에 배치된 칩 패드(235)와 상부 패키지 기판(110U) 상면에 배치된 와이어 본딩 패드(145)가 와이어(240)에 의해 전기적으로 연결될 수 있다.
본 실시예에서는 수평 방향에서 제1 상부 반도체 칩(115U)의 넓이가 제2 상부 반도체 칩(215U)의 넓이보다 큰 것이 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 상부 반도체 칩(115U)의 넓이가 제2 상부 반도체 칩(215U)의 넓이와 같거나 그보다 작을 수도 있다.
또한, 제1 상부 반도체 칩(115U) 및 제2 상부 반도체 칩(215U)은 동종의 칩이거나 이종의 칩일 수 있다.
전술한 바와 같이 패키지간 연결부(150a) 형성을 용이하게 하는 등의 목적을 위하여 하부 반도체 패키지(105L)의 전체 두께는 감소될 수 있으나, 상부 반도체 패키지(105U)는 이러한 제약을 받지 않는다. 따라서, 본 실시예에서와 같이 상부 반도체 패키지(205U)는 수직 방향으로 적층된 두 개의 반도체 칩을 포함할 수 있다. 나아가, 본 발명이 이에 한정되는 것은 아니며 상부 반도체 패키지는 수직 방향으로 적층된 세 개 이상의 반도체 칩을 포함할 수 있고, 이들 반도체 칩은 이종이거나 동종의 칩일 수 있다.
한편, 본 발명의 제2 실시예의 적층 패키지 구조물(200a)은 제1 실시예의 패키지간 연결부(150a)를 포함하고 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 제2 실시예의 적층 패키지 구조물(200a)과 다른 구성요소는 모두 동일하면서 제1 실시예의 패키지간 연결부(150a) 대신 제1 실시예의 변형예들의 패키지간 연결부들(150b 내지 150e) 중 어느 하나를 갖는 적층 패키지 구조물 또는 본 명세서에 도시되지 않은 구조의 패키지간 연결부를 갖는 적층 패키지 구조물도 본 발명의 기술적 사상에 포함될 수 있다.
이하, 도 4를 참조하여 본 발명의 제3 실시예에 따른 적층 패키지 구조물에 관하여 설명하기로 한다. 도 4는 본 발명의 제3 실시예에 따른 적층 패키지 구조물을 나타내는 단면도이다. 여기서, 도 4에 도시된 적층 패키지 구조물은, 하부 반도체 패키지의 하부 몰딩재가 하부 반도체 칩을 덮는다는 것을 제외하고는, 제1 실시예에 따른 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다. 따라서, 이하의 설명에서는 제1 실시예와의 차이점에 관하여 상세히 설명하고 그외의 구성에 관한 설명은 생략하기로 한다.
도 4을 참조하면, 본 발명의 제3 실시예에 따른 적층 패키지 구조물(300a)은 하부 반도체 패키지(205L), 하부 반도체 패키지(205L) 상부에 하부 반도체 패키지(205L)와 소정 간격 이격되어 배치되는 상부 반도체 패키지(105U), 하부 반도체 패키지(205L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 지지하면서 하부 반도체 패키지(205L)와 상부 반도체 패키지(105U)를 전기적으로 연결시키는 패키지간 연결부(150a), 패키지간 연결부(150a) 외곽에 배치되면서 하부 반도체 패키지(205L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 채우는 절연층(160)을 포함하는 적층 패키지, 및 적층 패키지의 측면 및 상면을 둘러싸는 차폐막(170)를 포함한다.
하부 반도체 패키지(205U)는 하부 패키지 기판(110L), 하부 패키지 기판(110L)의 상면에 플립 칩 본딩에 의하여 형성된 하부 반도체 칩(115L), 하부 몰딩재(230L), 및 상기 하부 패키지 기판(110L)의 하면에 형성된 전도성의 솔더 볼(125)을 포함할 수 있다.
여기서, 하부 몰딩재(230L)는 하부 반도체 칩(115L)과 하부 패키지 기판(110L) 사이의 공간을 매립하면서 하부 반도체 칩(115L)을 덮도록 즉, 하부 반도체 칩(115L)의 측면 및 상면을 둘러싸도록 하부 패키지 기판(110L)의 상면 상에 형성될 수 있다.
한편, 본 발명의 제3 실시예의 적층 패키지 구조물(300a)은 제1 실시예의 패키지간 연결부(150a)를 포함하고 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 제3 실시예의 적층 패키지 구조물(300a)과 다른 구성요소는 모두 동일하면서 제1 실시예의 패키지간 연결부(150a) 대신 제1 실시예의 변형예들의 패키지간 연결부들(150b 내지 150e) 중 어느 하나를 갖는 적층 패키지 구조물 또는 본 명세서에 도시되지 않은 구조의 패키지간 연결부를 갖는 적층 패키지 구조물도 본 발명의 기술적 사상에 포함될 수 있다.
이하, 도 5를 참조하여 본 발명의 제4 실시예에 따른 적층 패키지 구조물에 관하여 설명하기로 한다. 도 5는 본 발명의 제4 실시예에 따른 적층 패키지 구조물을 나타내는 단면도이다. 여기서, 도 5에 도시된 적층 패키지 구조물은, 하부 반도체 패키지와 상부 반도체 패키지 사이의 이격 공간을 채우는 절연층을 제외하고는, 제1 실시예에 따른 적층 패키지 구조물(100a)과 실질적으로 동일한 구성을 갖는다. 따라서, 이하의 설명에서는 제1 실시예와의 차이점에 관하여 상세히 설명하고 그외의 구성에 관한 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 적층 패키지 구조물(400a)은 하부 반도체 패키지(105L), 하부 반도체 패키지(105L) 상부에 하부 반도체 패키지(105L)와 소정 간격 이격되어 배치되는 상부 반도체 패키지(105U), 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 지지하면서 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U)를 전기적으로 연결시키는 패키지간 연결부(150a), 패키지간 연결부(150a)가 형성되지 않은 부분에 배치되면서 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 채우는 절연층(260)을 포함하는 적층 패키지, 및 적층 패키지의 측면 및 상면을 둘러싸는 차폐막(170)을 포함한다.
즉, 본 실시예에서 절연층(260)은 수직 방향에서 하부 반도체 패키지(105L)와 상부 반도체 패키지(105U) 사이의 이격 공간을 채우면서, 수평 방향에서 패키지간 연결부(150a)의 외곽에 배치될 뿐만 아니라 나아가 패키지간 연결부(150a)를 제외한 모든 영역에 배치된다. 절연층(260)은 차폐막(170)과 패키지간 연결부(150a) 사이의 전기적 쇼트를 방지하기 위한 것이기 때문에, 패키지간 연결부(150a) 외곽에서 패키지간 연결부(150a)를 둘러싸도록 배치되기만 하면, 패키지간 연결부(150a)를 제외한 다른 영역에 더 배치되어도 무방하다.
이 절연층(260)은 절연성을 가짐에 더하여 접착성을 더 가질 수도 있다. 예를 들어, 절연층(260)은 언더필 물질(under-fill material), 유전체(dielectric material) 또는 절연 테이프(insulating tape)로 이루어질 수 있다.
한편, 본 실시예의 적층 패키지 구조물(400a)은 절연층(260)을 제외하고는 제1 실시예의 적층 패키지 구조물(100a)과 동일한 구성을 갖는다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 실시예의 변형예들의 적층 패키지 구조물(100b 내지 100e), 제2 실시예의 적층 패키지 구조물(200a), 제3 실시예의 적층 패키지 구조물(300a) 등에서 절연층(160) 대신 본 실시예의 절연층(260)이 형성된 적층 패키지 구조물도 본 발명의 기술적 사상에 포함될 수 있다.
이하, 도 6a 내지 도 7e를 참조하여 본 발명의 실시예들에 따른 적층 패키지 구조물의 제조 방법에 관하여 설명하기로 한다.
도 6a 내지 도 6i는 본 발명의 제5 실시예에 따른 적층 패키지 구조물의 제조 방법을 설명하기 위한 단면도다.
우선, 도 6a 및 도 6b의 공정을 통하여 자신의 하면에 형성된 상부 도전체(152a)를 포함하는 상부 반도체 패키지(105U)를 제공한다. 이를 보다 상세히 설명하면 아래와 같다.
도 6a를 참조하면, 와이어 본딩 패드(145), 기타 요구되는 랜드나 패드(미도시됨) 등을 포함하는 상부 패키지 기판(110U) 상에 상부 반도체 칩(115U)을 배치한다. 상부 반도체 칩(115U)은 절연성 접착제(미도시됨) 등에 의하여 상부 패키지 기판(110U) 상에 부착될 수 있다. 상부 반도체 칩(115U)은 자신의 상면에 배치된 칩 패드(135)를 포함할 수 있다.
이어서, 상부 반도체 칩(115U) 상면의 칩 패드(135)와 상부 패키지 기판(110U) 상면의 와이어 본딩 패드(145)를 와이어(140)를 이용하여 전기적으로 연결시킨다.
이어서, 상부 반도체 칩(115U)을 덮도록 상부 패키지 기판(110U)의 상면 상에 상부 몰딩재(130U)를 형성한다.
도 6b를 참조하면, 상부 패키지 기판(110U)의 하면에 상부 도전체(152a)를 형성한다. 상부 도전체(152a)는 상부 반도체 패키지(105U)의 일부를 형성하면서 아울러 패키지간 연결부(150a)의 일부를 형성할 수 있다. 이러한 상부 도전체(152a)는 예를 들어, 솔더링 공정에 의하여 형성되고 작은 볼 형상을 가질 수 있다.
또한, 도 6c 내지 도 6f의 공정을 통하여 하부 도전체(151a)를 포함하는 하부 반도체 패키지(105L)를 제공한다. 이를 보다 상세히 설명하면 아래와 같다.
도 6c를 참조하면, 요구되는 랜드나 패드(미도시됨) 등을 포함하는 하부 패키지 기판(110L) 상에 복수개의 칩 범프(120)를 형성한다. 칩 범프(120)는 솔더링 공정을 이용하여 형성될 수 있으며, 하부 패키지 기판(110L)의 칩 범프 랜드(미도시됨)와 전기적으로 연결될 수 있다.
이어서, 칩 범프(120) 상에 하부 반도체 칩(115L)을 실장한다. 하부 반도체 칩(115L)은 플립 칩 설계를 가질 수 있으며 로직 소자일 수 있다.
이어서, 하부 반도체 칩(115L)의 측면을 둘러싸면서 하부 반도체 칩(115L)의 상면을 노출시키는 두께로 하부 몰딩재(130L)를 형성한다. 이러한 하부 몰딩재(130L)는 예를 들어 다음과 같은 방법에 의하여 형성될 수 있다. 즉, 하부 반도체 칩(115L) 상부 표면에 밀착되도록 몰딩 제어 필름(미도시됨)을 형성하여 몰딩 제어 필름과 하부 패키지 기판(110L)의 사이의 공간을 확소한 후, 이 공간에 하부 몰딩재(130L)를 필링(filling)함으로써, 하부 몰딩재(130L)를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 하부 몰딩재(130L)는 하부 반도체 칩(115L)을 덮도록 형성될 수도 있다(도 4 참조).
도 6d를 참조하면, 하부 몰딩재(130L)의 일부 즉, 패키지간 연결부(150a)가 형성될 영역의 하부 몰딩재(130L)를 제거하여, 하부 패키지 기판(110L)의 상면을 노출시키는 개구부(O)를 형성한다. 이 개구부(O)는 비아 홀일 수 있다. 상기 하부 몰딩재(130L)의 일부 제거는 레이저 드릴링 공정에 의하여 수행될 수 있다.
도 6e를 참조하면, 상기 개구부(O)에 도전 물질을 매립함으로써 하부 도전체(151a)를 형성한다. 이러한 하부 도전체(151a)는 하부 몰딩재(130L)를 관통하는 비아일 수 있다. 하부 도전체(151a)는 하부 반도체 패키지(105L)의 일부를 형성하면서 패키지간 연결부(150a)의 일부를 형성할 수 있다.
도 6f를 참조하면, 하부 패키지 기판(110L)의 하면에 솔더 볼(125)을 형성한다. 솔더 볼(125)은 칩 범프(120)와 전기적으로 연결될 수 있으며, 솔더링 공정을 통하여 형성될 수 있다.
상기 도 6a 내지 도 6f의 공정을 수행한 후, 도 6g를 참조하면, 하부 몰딩재(130L)의 상면에 하부 도전체(151a)의 외곽에서 하부 도전체(151a)를 둘러싸도록 절연층(160)을 형성한다. 절연층(160)의 형성은 언더필 물질을 코팅하거나, 절연 테이프를 부착하는 등의 방식으로 수행될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 도시하지는 않았으나, 절연층(160)은 상부 패키지 기판(110U)의 하면에 상부 도전체(152a)의 외곽에서 상부 도전체(152a)를 둘러싸도록 즉, 도 6g의 절연층(160)과 대응하는 위치에 형성될 수도 있다.
도 6h를 참조하면, 절연층(160)이 형성된 하부 반도체 패키지(105L) 상에 상부 반도체 패키지(105U)를 적층한다. 보다 구체적으로 설명하면, 절연층(160)이 형성된 하부 반도체 패키지(105L) 상에 상부 반도체 패키지(105U)를 배치한 후, 가열 및/또는 압착하여 대응하는 하부 도전체(151a)와 상부 도전체(152a)가 전기적 및 물리적으로 결합 및/또는 연결되게 한다. 본 공정 결과, 전기적 및 물리적으로 결합 및/또는 연결된 하부 도전체(151a) 및 상부 도전체(152a)는 일체로서 패키지간 연결부(도 2a의 150a 참조)를 구성하게 된다. 또한, 전술한 바와 같이 절연층(160)은 접착 특성을 가질 수 있고 그에 따라 본 공정에서 하부 반도체 패키지(105L)의 하부 몰딩재(130L) 상면과 상부 반도체 패키지(105U)의 상부 패키지 기판(110U) 하면이 절연층(160)에 부착될 수 있다.
도 6i를 참조하면, 도 6h의 결과물인 육면체 형상의 적층 패키지의 측면과 상면을 둘러싸도록 차폐막(170)을 형성한다. 차폐막(170)의 형성은, 액상 타입의 차폐 물질을 코팅하는 방식으로 수행될 수 있으며, 여기서, 코팅은 페인팅 또는 스프레이 방식으로 수행될 수 있다. 또는, 차폐막(170)의 형성은, 도금하는 방식으로 수행될 수 있다.
이상에서 설명한 본 실시예의 적층 패키지 구조물 제조 방법에 의하면, 예를 들어, 제1 실시예의 적층 패키지 구조물(100a)을 형성할 수 있다.
한편, 상기 제5 실시예의 적층 패키지 구조물 제조 방법 중 도 6g의 공정 단계를 변형하면 예를 들어, 제4 실시예의 적층 패키지 구조물(400a)을 형성할 수 있다. 즉, 상기 도 6a 내지 도 6f의 공정을 수행한 후, 도 6g의 공정을 대신하여 하부 몰딩재(130L)의 상면에 하부 도전체(151a)를 제외한 영역에 절연층(260)(도 5 참조)을 형성하거나, 또는, 상부 패키지 기판(110U)의 하면에 상부 도전체(152a)를 제외한 영역에 절연층(260)을 형성하는 공정을 수행한 후, 도 6h 및 도 6i의 공정을 수행할 수도 있다.
다음으로, 상기 도 6a 내지 도 6i 중 필요한 일부 도면과, 도 7a 내지 도 7e를 참조하여 본 발명의 제6 실시예에 따른 적층 패키지 구조물의 제조 방법을 설명하기로 한다. 도 7a 내지 도 7e는 본 발명의 제6 실시예에 따른 적층 패키지 구조물의 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제5 실시예의 공정 단계 및 도면과 일치하는 부분에 대하여는 상세한 설명을 생략하기로 한다.
우선, 도 6a와 같은 상부 반도체 패키지(105U)를 제공한 후, 도 7a를 참조하면, 상부 패키지 기판(110U)의 하면에 상부 도전체(154b)를 형성한다. 상부 도전체(154b)는 상부 반도체 패키지(105U)의 일부를 형성하면서 아울러 패키지간 연결부(150a)의 일부를 형성할 수 있다. 이러한 상부 도전체(154b)는 예를 들어, 솔더링 공정에 의하여 형성되고 제5 실시예에 비하여 상대적으로 큰 볼 형상을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 패키지 범프로서 금속의 스터드형, 스틱형, 기둥형 등의 형상을 갖는 상부 도전체(도 2d의 156d 또는 도 2e의 156e 참조)가 상부 패키지 기판(110U)의 하면에 형성될 수도 있다.
또한, 도 7b 및 도 7c의 공정을 통하여 하부 도전체(153b)를 포함하는 하부 반도체 패키지(105L)를 제공한다. 이를 보다 상세히 설명하면 아래와 같다.
도 7b를 참조하면, 요구되는 랜드나 패드(미도시됨) 등을 포함하는 하부 패키지 기판(110L) 상에 복수개의 칩 범프(120)와 하부 도전체(153b)를 형성한다. 칩 범프(120)는 솔더링 공정을 이용하여 형성될 수 있으며, 하부 패키지 기판(110L)의 칩 범프 랜드(미도시됨)와 전기적으로 연결될 수 있다. 하부 도전체(153b)는 솔더링 공정을 통하여 형성될 수 있고 구형 또는 반구형의 볼 형상을 가질 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 주물, 증착, 부착, 도금 등의 방식으로 형성되고 기둥형 형상을 갖는 하부 도전체(도 2c의 155c 또는 도 2e의 155e 참조)가 하부 패키지 기판(110L)의 상면에 형성될 수도 있다. 이러한 칩 범프(120) 및 하부 도전체(153b)는 동시에 형성되거나 또는 시간적 간격을 두고 형성될 수 있고, 서로 동일한 높이를 갖거나 또는 서로 다른 높이를 가질 수 있다.
이어서, 칩 범프(120) 상에 하부 반도체 칩(115L)을 실장하고, 하부 반도체 칩(115L)의 측면을 둘러싸면서 하부 반도체 칩(115L)의 상면을 노출시키는 두께로 하부 몰딩재(130L)를 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 하부 몰딩재(130L)는 하부 반도체 칩(115L)을 덮도록 형성될 수도 있다(도 4 참조).
도 7c를 참조하면, 하부 몰딩재(130L)의 일부 즉, 패키지간 연결부(150b)가 형성될 영역의 하부 몰딩재(130L)를 제거하여 하부 도전체(153b)의 표면을 노출시키는 개구부(O)를 형성한다. 이 개구부(O)는 비아 홀일 수 있다. 후술하는 적층 공정(도 7e 참조)에서 상부 도전체(154b) 하부가 이 개구부(O) 내로 삽입되므로, 하부 도전체(153b)가 상부 도전체(154b)에 비하여 수평 폭 또는 넓이가 작은 경우, 이 개구부(O)는 아래에서 위로 갈수록 수평 폭이 증가하는 형상을 가질 수 있다. 이러한 하부 몰딩재(130L)의 일부 제거는 레이저 드릴링 공정에 의하여 수행될 수 있다.
이어서, 하부 패키지 기판(110L)의 하면에 솔더 볼(125)을 형성한다. 솔더 볼(125)은 칩 범프(120)와 전기적으로 연결될 수 있으며, 솔더링 공정을 통하여 형성될 수 있다.
상기 도 6a 및 도 7a 내지 도 7c의 공정을 수행한 후, 도 7d를 참조하면, 하부 몰딩재(130L)의 상면에 개구부(O)의 외곽에서 개구부(O)를 둘러싸도록 절연층(160)을 형성한다. 절연층(160)의 형성은 언더필 물질을 코팅하거나, 절연 테이프를 부착하는 등의 방식으로 수행될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 도시하지는 않았으나, 절연층(160)은 상부 패키지 기판(110U)의 하면에 상부 도전체(154b)의 외곽에서 상부 도전체(154b)를 둘러싸도록 즉, 도 7d의 절연층(160)과 대응하는 위치에 형성될 수도 있다.
도 7e를 참조하면, 절연층(160)이 형성된 하부 반도체 패키지(105L) 상에 상부 반도체 패키지(105U)를 적층한다. 보다 구체적으로 설명하면, 절연층(160)이 형성된 하부 반도체 패키지(105L) 상에 상부 반도체 패키지(105U)를 배치하되 상부 도전체(154b)가 대응하는 개구부(O)에 삽입되게 배치한 후, 가열 및/또는 압착하여 대응하는 하부 도전체(153b)와 상부 도전체(154b)가 전기적 및 물리적으로 결합 및/또는 연결되게 한다. 본 공정 결과, 전기적 및 물리적으로 결합 및/또는 연결된 하부 도전체(153b) 및 상부 도전체(154b)는 일체로서 패키지간 연결부(도 2b의 150b 참조)를 구성하게 된다. 또한, 전술한 바와 같이 절연층(160)은 접착 특성을 가질 수 있고 그에 따라 본 공정에서 하부 반도체 패키지(105L)의 하부 몰딩재(130L) 상면과 상부 반도체 패키지(105U)의 상부 패키지 기판(110U) 하면이 절연층(160)에 부착될 수 있다.
이어서, 도 7e의 결과물인 육면체 형상의 적층 패키지의 측면과 상면을 둘러싸도록 차폐막(170)을 형성함은 도 6i에서 설명한 것과 실질적으로 동일하다.
이상에서 설명한 본 실시예의 적층 패키지 구조물 제조 방법에 의하면, 예를 들어, 제1 실시예의 변형예들의 적층 패키지 구조물(100b 내지 100e)을 형성할 수 있다.
도 8은 본 발명의 실시예들에 따른 적층 패키지 구조물을 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 8을 참조하면, 반도체 모듈(700)은 모듈 보드(710), 및 모듈 보드(710) 상에 실장된 다수개의 반도체 패키지들을 포함한다. 이러한 다수개의 반도체 패키지 중 적어도 하나는 본 발명의 실시예들에 따른 적층 패키지 구조물(700a)을 포함할 수 있다.
본 발명의 실시예들에 따른 적층 패키지 구조물(700a)은 적층 패키지이면서 차폐막에 의하여 둘러싸여 있으므로 인접하는 패키지와의 사이에서 발생하는 전자기 간섭에 의한 영향이 최소화될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
105L: 하부 반도체 패키지 110L: 하부 패키지 기판
115L; 하부 반도체 칩 120: 칩 범프
125: 솔더 볼 130L: 하부 몰딩재
105U: 상부 반도체 패키지 110U: 상부 패키지 기판
115U; 상부 반도체 칩 130U: 상부 몰딩재
135: 칩 패드 140: 와이어
145: 와이어 본딩 패드 150: 패키지간 연결부
160: 절연층 170: 차페막

Claims (16)

  1. 하부 반도체 패키지, 상기 하부 반도체 패키지 상부에 상기 하부 반도체 패키지와 소정 간격 이격되어 배치되는 상부 반도체 패키지, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 이격 공간을 지지하면서 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결시키는 패키지간 연결부, 및 적어도 상기 패키지간 연결부 외곽에 배치되면서 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이의 이격 공간을 채우는 절연층을 포함하는 적층 패키지; 및
    상기 적층 패키지의 측면 및 상면을 둘러싸는 차폐막을 포함하고,
    상기 패키지간 연결부는, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 배치된 복수의 패키지간 연결부를 포함하고, 상기 복수의 패키지간 연결부는 최외곽(outer-most) 패키지간 연결부와, 내부의(inner) 패키지간 연결부를 포함하고,
    상기 절연층은 상기 최외곽 패키지간 연결부와 상기 차폐막에 접촉하고, 상기 내부의 패키지간 연결부에는 비접촉하는, 적층 패키지 구조물.
  2. 제1 항에 있어서,
    상기 절연층은, 접착성을 갖는 언더필 물질, 유전체, 또는 절연 테이프를 포함하는 적층 패키지 구조물.
  3. 제1 항에 있어서,
    상기 절연층은, 상기 패키지간 연결부를 제외한 영역의 전부 또는 일부에 배치되는 적층 패키지 구조물.
  4. 제1 항에 있어서,
    상기 차폐막은, 연자성 물질, 페라이트, 탄소 나노튜부 또는 금속막을 포함하는 적층 패키지 구조물.
  5. 제1 항에 있어서,
    상기 차폐막은, 코팅 또는 도금 방식에 의하여 형성된 적층 패키지 구조물.
  6. 제1 항에 있어서,
    상기 하부 반도체 패키지는, 하부 패키지 기판, 상기 하부 패키지 기판의 상면에 형성된 하부 반도체 칩 및 상기 하부 반도체 칩의 적어도 측면을 둘러싸는 하부 몰딩재를 포함하고,
    상기 상부 반도체 패키지는, 상부 패키지 기판 및 상기 상부 패키지 기판의 상면에 형성된 상부 반도체 칩을 포함하고,
    상기 패키지간 연결부는, 상기 하부 몰딩재를 관통하면서 상기 하부 몰딩재 상면 상으로 돌출되어 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면을 연결시키는 적층 패키지 구조물.
  7. 제6 항에 있어서,
    상기 패키지간 연결부는, 상기 하부 패키지 기판의 상면과 접하는 제1 도전체와 상기 상부 패키지 기판의 하면과 접하는 제2 도전체를 포함하는 적층 패키지 구조물.
  8. 제7 항에 있어서,
    상기 하부 몰딩재는, 상기 하부 몰딩재를 관통하여 상기 하부 패키지 기판의 상면을 노출시키는 개구부를 포함하고,
    상기 제1 도전체는, 상기 개구부 내에 매립되는 적층 패키지 구조물.
  9. 제7 항에 있어서,
    상기 하부 몰딩재는, 상기 하부 몰딩재를 관통하여 상기 제1 도전체의 표면을 노출시키는 개구부를 포함하고,
    상기 제2 도전체는 상기 개구부의 내부에 형성되는 하부와 상기 하부 몰딩재의 상면 상으로 돌출된 상부를 포함하는 적층 패키지 구조물.
  10. 제7 항에 있어서,
    상기 제1 도전체는 상기 제2 도전체에 비하여 수직 높이, 수평 방향 폭 또는 체적 중 적어도 어느 하나가 큰 적층 패키지 구조물.
  11. 제7 항에 있어서,
    상기 패키지간 연결부는, 상기 제1 도전체와 상기 제2 도전체 사이에 개재되는 제3 도전체를 더 포함하는 적층 패키지 구조물.
  12. 제6 항에 있어서,
    상기 하부 몰딩재는, 상기 하부 반도체 칩의 상면을 노출시키는 적층 패키지 구조물.
  13. 제6 항에 있어서,
    상기 상부 반도체 칩은 상기 하부 반도체 칩보다 수평 방향 폭이 더 큰 적층 패키지 구조물.
  14. 제6 항에 있어서,
    상기 상부 반도체 패키지는, 상기 상부 반도체 칩의 상면에 수직 방향으로 적층되는 적어도 하나의 반도체 칩을 더 포함하는 적층 패키지 구조물.
  15. 제6 항에 있어서,
    상기 절연층은, 상기 패키지간 연결부 외곽에 배치되고, 상기 하부 몰딩재와 동일한 물질로 이루어지는 적층 패키지 구조물.
  16. 하부 패키지 기판, 상기 하부 패키지 기판의 상면에 형성된 하부 반도체 칩 및 상기 하부 반도체 칩의 적어도 측면을 둘러싸는 하부 몰딩재를 포함하는 하부 반도체 패키지;
    상부 패키지 기판 및 상기 상부 패키지 기판의 상면에 형성된 상부 반도체 칩을 포함하고, 상기 상부 패키지 기판의 하면이 상기 하부 몰딩재와 소정 간격 이격되도록 상기 하부 반도체 패키지 상부에 배치되는 상부 반도체 패키지;
    하부 몰딩재를 관통하면서 상기 하부 몰딩재 상면 상으로 돌출되어 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면을 연결시키는 패키지간 연결부;
    적어도 상기 패키지간 연결부 외곽에 배치되면서 상기 상부 패키지 기판의 하면과 상기 하부 몰딩재 사이의 이격 공간을 채우는 절연층; 및
    상기 하부 반도체 패키지, 상기 상부 반도체 패키지, 상기 패키지간 연결부 및 상기 절연층을 포함하는 구조물의 측면 및 상면을 둘러싸는 차폐막을 포함하고,
    상기 패키지간 연결부는, 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 배치된 복수의 패키지간 연결부를 포함하고, 상기 복수의 패키지간 연결부는 최외곽(outer-most) 패키지간 연결부와, 내부의(inner) 패키지간 연결부를 포함하고,
    상기 절연층은 상기 최외곽 패키지간 연결부와 상기 차폐막에 접촉하고, 상기 내부의 패키지간 연결부에는 비접촉하는, 적층 패키지 구조물.
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