JP2012119688A - 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法 - Google Patents

積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法 Download PDF

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成 浩 辛
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Abstract

【課題】積層パッケージから発生する電磁気波を効率的に遮断することによって電磁妨害による影響を最小化できる積層パッケージ構造物を提供する。
【解決手段】下部半導体パッケージ１０５Ｌ、下部半導体パッケージ１０５Ｌの上部に下部半導体パッケージ１０５Ｌと所定間隔離隔して配置される上部半導体パッケージ１０５Ｕ、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を支持し、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕを電気的に接続するパッケージ間接続部１５０、パッケージ間接続部１５０の外周に配置され、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を充填する絶縁層１６０を含む積層パッケージ、および積層パッケージの側面と上面を囲む電磁波シールド膜１７０を含む積層パッケージ構造物１００ａ。
【選択図】図２Ａ

Description

本発明は、積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法に関するものである。
半導体パッケージは、多機能化、高容量化、小型化の要求を満足させる方向に開発が進んでいる。このため、複数の半導体パッケージを一つの半導体パッケージに統合して半導体パッケージのサイズを画期的に減少させながらも、高容量化および多機能の実行が可能なＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）が提案された。
ＳＩＰのうち一つは、個別に組み立てることができ、電気的検査を完了した半導体パッケージを垂直方向に積層する方式のパッケージであって、これをパッケージオンパッケージ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ：ＰＯＰ）または積層パッケージ（Ｓｔａｃｋｔｅｄ Ｐａｃｋａｇｅ）という。
積層パッケージは、一つの電子装置の内部に複数の半導体パッケージが内蔵されるため、半導体パッケージの間に電磁妨害（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ ＥＭＩ）が生じて電子装置全体の性能が低下し、誤動作が引き起される問題がある。
韓国公開特許１０−２００８−００２３９９６公報
本発明が解決しようとする課題は、積層パッケージから発生する電磁気波を効率的に遮断することによって電磁妨害による影響を最小化できる積層パッケージ構造物、この積層パッケージ構造物を用いたパッケージオンパッケージ素子、およびこのパッケージオンパッケージ素子製造方法を提供することにある。
本発明が解決しようとする課題は、以上で言及した課題に制限されず、言及されていないまた他の課題は次の記載から当業者に明確に理解できるであろう。
前記課題を解決するための本発明の一実施形態による積層パッケージ構造物は、下部半導体パッケージ、前記下部半導体パッケージの上部に前記下部半導体パッケージと所定間隔離隔して配置される上部半導体パッケージ、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を支持し、前記下部半導体パッケージと前記上部半導体パッケージを電気的に接続するパッケージ間接続部、および少なくとも前記パッケージ間接続部の外周に配置され、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を充填する絶縁層を含む積層パッケージ、および前記積層パッケージの側面と上面を囲む電磁波シールド膜を含む。
また、前記課題を解決するための本発明の他の一実施形態による積層パッケージ構造物は、下部パッケージ基板、前記下部パッケージ基板の上面に形成された下部半導体チップおよび前記下部半導体チップの少なくとも側面を囲む下部成形材料を含む下部半導体パッケージと、上部パッケージ基板および前記上部パッケージ基板の上面に形成された上部半導体チップを含み、前記上部パッケージ基板の下面が前記下部成形材料と所定間隔隔離するように前記下部半導体パッケージの上部に配置される上部半導体パッケージと、下部成形材料を貫通し、前記下部パッケージ基板の上面から延び、前記下部パッケージ基板の上面と前記上部パッケージ基板の下面を接続するパッケージ間接続部と、少なくとも前記パッケージ間接続部の外周に配置され、前記上部パッケージ基板の下面と前記下部成形材料との間の隔離空間を充填する絶縁層と、および前記下部半導体パッケージ、前記上部半導体パッケージ、前記パッケージ間接続部および前記絶縁層を含む構造物の側面および上面を囲む電磁波シールド膜を含む。
前記課題を解決するための本発明の他の実施形態によるパッケージオンパッケージ素子は、下部パッケージ基板上に積層された少なくとも一つの第１下部半導体チップを含む下部半導体パッケージと、上部パッケージ基板上に積層された少なくとも一つの第１上部半導体チップを含む上部半導体パッケージと、前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第１下部半導体チップの側面を囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域の側面を囲み配置された絶縁層、および前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜を含む。
前記課題を解決するための本発明のまた他の実施形態によるパッケージオンパッケージ素子は、下部パッケージ基板上に積層された少なくとも一つの第１下部半導体チップを含む下部半導体パッケージと、上部パッケージ基板上に積層された少なくとも一つの第１上部半導体チップを含む上部半導体パッケージと、前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第１下部半導体チップの水平に囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域を水平に囲み配置された絶縁層、および前記パッケージオンパッケージの側面を囲み前記絶縁膜と接する電磁波シールド膜を含む。
前記他の課題を解決するための本発明の一実施形態によるパッケージオンパッケージの製造方法は、下部パッケージ基板上に積層された少なくとも一つの第１下部半導体チップを含む下部半導体パッケージと、前記第１下部半導体チップの側面を囲む下部成形部を形成し、前記下部成形部に複数の開口部を形成し、上部パッケージ基板上に積層された少なくとも一つの第１上部半導体チップを含む上部半導体パッケージを形成し、前記複数の開口部に複数の第１導電体をそれぞれ形成し、前記下部半導体パッケージ上に前記上部半導体パッケージを積層し、それぞれ前記複数の第１導電体を含む複数の接続導電体は前記上部パッケージ基板と前記下部パッケージ基板との間に配置され、前記第１下部半導体チップの側面を囲む領域に配置され、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、前記複数の接続導電体が配置された領域の側面を囲む絶縁層を形成し、前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜を形成することを含む。
本発明のその他具体的な内容は詳細な説明および図面に含まれている。
本発明の実施形態による積層パッケージ構造物に含まれる下部半導体パッケージのパッケージ間接続部を示す平面図である。 本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。 本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。 本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。 本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。 本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。 本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。 本発明の第２実施形態による積層パッケージ構造物を示す断面図である。 本発明の第３実施形態による積層パッケージ構造物を示す断面図である。 本発明の第４実施形態による積層パッケージ構造物を示す断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第５実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第６実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第６実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第６実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第６実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の第６実施形態による積層パッケージ構造物の製造方法を説明するための断面図である。 本発明の実施形態による積層パッケージ構造物を含む半導体モジュールを概念的に示す図である。
本発明の利点、特徴、及びそれらを達成する方法は、図面と共に詳細に後述する実施形態を参照すると明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態で具現することが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らしめるために提供するものであり、本発明は、請求項の範疇によってのみ定義される。図面において層及び領域のサイズ及び相対的なサイズは説明の明瞭性のために誇張することがある。
素子（ｅｌｅｍｅｎｔｓ）または層が、異なる素子または層の「上（ｏｎ）」と指称するものは、他の素子或いは層の真上だけでなく、中間に他の層または他の素子を介在する場合を全て含む。これに対し、１つの素子が他の素子と「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」「真上」と指称するものは中間に他の素子又は層を介在しないものを示す。「及び／または」は、言及したアイテムのそれぞれ及び１つ以上の全ての組み合わせを含む。
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示しているように、１つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用することがある。空間的に相対的な用語は、図面に示している方向に加えて、使用時または動作時における素子の互いに異なる方向を含む用語として理解しなければならない。明細書全体において、同一参照符号は同一構成要素を指す。
本明細書で記述する実施形態は本発明の概略図の平面図および断面図を参照して説明する。したがって、製造技術および／または許容誤差などによって例示図の形態を変形することがある。したがって、本発明の実施形態は、図示する特定の形態に制限されず、製造プロセスにより生成される形態の変化も含む。したがって、図面で例示する領域は概略的な属性を有し、図面で例示する領域の形態は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。
以下、図１および図２Ａ〜図２Ｆを参照して本発明の第１実施形態およびその変形例による積層パッケージ構造物について説明する。図１は、本発明の実施形態による積層パッケージ構造物に含まれる下部半導体パッケージのパッケージ間接続部を示す平面図である。図２Ａ〜図２Ｆは、本発明の第１実施形態およびその変形例による積層パッケージ構造物を示す断面図である。ここで、図２Ａ〜図２Ｆに示す積層パッケージ構造物は、パッケージ間接続部を除いては、同一の下部および上部半導体パッケージの構成を有する。したがって、以下の説明では図１および図２Ａを参照して本発明の第１実施形態による積層パッケージ構造物を説明した後、図２Ｂ〜図２Ｆに示す本発明の第１実施形態の変形例については第１実施形態との異なる点、すなわち、パッケージ間接続部について詳細に説明し、その他の構成についての説明は省略する。
図１および図２Ａを参照すると、本発明の第１実施形態による積層パッケージ構造物１００ａは、下部半導体パッケージ１０５Ｌ、下部半導体パッケージ１０５Ｌの上部に下部半導体パッケージ１０５Ｌと所定間隔離隔して配置される上部半導体パッケージ１０５Ｕ、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を支持し、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕを電気的に接続するパッケージ間接続部１５０ａ、パッケージ間接続部１５０ａの外周に配置され、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を充填する絶縁層１６０、および前述した構成要素すなわち、下部半導体パッケージ１０５Ｌ、上部半導体パッケージ１０５Ｕ、パッケージ間接続部１５０ａおよび絶縁層１６０を含む構造物の側面および上面を囲むシールド膜１７０を含む。以下では説明の便宜のため、シールド膜１７０を除いた下部半導体パッケージ１０５Ｌ、上部半導体パッケージ１０５Ｕ、パッケージ間接続部１５０ａおよび絶縁層１６０を含む構造物を積層パッケージといい、積層パッケージにシールド膜１７０がさらに形成された構造物を積層パッケージ構造物またはパッケージオンパッケージという。
下部半導体パッケージ１０５Ｌは、下部パッケージ基板１１０Ｌ、下部パッケージ基板１１０Ｌの上面に形成された下部半導体チップ１１５Ｌ、下部成形材料（１３０Ｌ、ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）、および下部パッケージ基板１１０Ｌの下面に形成された導電性のはんだボール１２５を含む。
下部パッケージ基板１１０Ｌは、パッケージ用基板であり得、例えば、印刷回路基板、セラミック基板などであり得る。
下部半導体チップ１１５Ｌは、例えばマイクロプロセッサのようなロジック素子であり得る。下部半導体チップ１１５Ｌは、フリップチップボンディングによって下部パッケージ基板１１０Ｌに実装され得、それにより複数の導電性チップバンプ１２０が下部パッケージ基板１１０Ｌと下部半導体チップ１１５Ｌとの間に配置され、これらを電気的に接続することができる。このような導電性チップバンプ１２０ははんだ付プロセスにより形成される。一つの下部半導体チップ１１５Ｌを図示しているが、下部半導体パッケージ１０５Ｌは第１半導体チップと第２半導体チップなどを含む積層された複数の半導体チップを含み得る。一つ以上のチップは、ロジックチップであり得、一つ以上のチップはメモリチップのような異なる形態のチップであり得る。あるチップは、ロジックとメモリ保存機能が結合したチップであり得る。
下部成形材料１３０Ｌは、下部パッケージ基板１１０Ｌの上面に成形層を形成することができ、下部半導体チップ１１５Ｌと下部パッケージ基板１１０Ｌとの間の空間を充填し、下部半導体チップ１１５Ｌの側面を囲むように形成される。また、下部成形材料１３０Ｌは後述するパッケージ間接続部１５０ａのうち下部成形材料１３０Ｌを貫通する部分（図面符号１５１ａを参照）の側面を囲む。下部成形材料１３０Ｌはエポキシモールディングコンパウンド（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ、ＥＭＣ）またはポリイミドなどを含み得る。
本実施形態で、下部成形材料１３０Ｌは下部半導体チップ１１５Ｌと実質に同一表面の高さまたはそれ以下の高さを有し、下部半導体チップ１１５Ｌの上面を露出させる。このように下部半導体チップ１１５Ｌの上面が下部成形材料１３０Ｌの外部に露出する場合、下部半導体パッケージ１０５Ｌの全体厚さおよび積層パッケージ構造物１００ａの全体厚さが薄くなり、放熱特性が改善され、高温プロセスに対する耐性および撓みや捻れに対する耐性が高くなる。また、成形材を介せず直接下部半導体チップ１１５Ｌの一面に直接物理的圧力を与えることができるため、グリッドアレイ技術や多層モルディン技術などが安定して適用され得る。また、下部成形材料１３０Ｌの厚さが薄くなる場合、後述するパッケージ間接続部１５０ａの全体の高さが低くなりパッケージ間接続部１５０ａ形成プロセスが容易である。しかし、本発明がこれに限定されるものではなく、他の実施形態で下部成形材料１３０Ｌは下部半導体チップ１１５Ｌを覆うように形成され得る（図４を参照）。
はんだボール１２５は、積層パッケージ構造物１００ａをモジュールボード（ｍｏｄｕｌｅ ｂｏａｒｄ）または主回路基板（ｍａｉｎ ｃｉｒｃｕｉｔ ｂｏａｒｄ）などと電気的に接続するための構成要素である。はんだバンプはハンダボール１２５の代わりに使用され得る。
上部半導体パッケージ１０５Ｕは、上部パッケージ基板１１０Ｕ、上部パッケージ基板１１０Ｕの上面に形成された上部半導体チップ１１５Ｕ、および上部成形材１３０Ｕを含み得る。
上部パッケージ基板１１０Ｕはパッケージ用基板であり得、例えば、印刷回路基板、セラミック基板などであり得る。
上部半導体チップ１１５Ｕは、例えばＤＲＡＭまたはフラッシュのようなメモリ素子であり得る。上部半導体チップ１１５Ｕは、ワイヤーボンディングによって上部パッケージ基板１１０Ｕに実装され得、これにより上部半導体チップ１１５Ｕと上部パッケージ基板１１０Ｕはワイヤー１４０によって電気的に接続される。具体的には、上部半導体チップ１１５Ｕは絶縁性接着剤１１９などによって上部パッケージ基板１１０Ｕの上面に貼り付け、上部半導体チップ１１５Ｕの上面に配置されたチップパッド１３５と上部パッケージ基板１１０Ｕの上面に配置されたワイヤーボンディングパッド１４５がワイヤー１４０によって電気的に接続される。しかし、ワイヤーボンディングを使用せず、貫通ビア（基板貫通ビアまたはシリコン貫通ビア）のように他の接続方法を使用して上部半導体チップは上部パッケージ基板１１０Ｕに電気的に接続されることもできる。さらに、一つの上部半導体チップのみを図示しているが、上部半導体パッケージ１０５Ｕは第１半導体チップと第２半導体チップなどを含む積層された複数の半導体チップを含み得る。一つ以上のチップは例えばロジックチップであり得、一つ以上のチップは例えばメモリチップのような異なる形態のチップであり得る。あるチップは例えばロジックとメモリ保存機能が結合したチップであり得る。
本実施形態で、上部半導体チップ１１５Ｕは下部半導体チップ１１５Ｌより水平方向の幅または面積がより大きい場合もある。後述するパッケージ間接続部１５０ａは上部パッケージ基板１１０Ｕの下面と下部パッケージ基板１１０Ｌの上面との間に配置されるため、パッケージ間接続部１５０ａが占める面積は下部半導体チップ１１５Ｌの面積によって影響を受けることに対し、上部半導体チップ１１５Ｕの面積によっては影響を受けない。したがって、上部半導体チップ１１５Ｕが下部半導体チップ１１５Ｌより水平方向でより大きいサイズを有するようにすることによって空間の制限を減少させ、かつ効率性を改善することができる。しかし、本発明がこれに限定されるものではなく、他の実施形態では上部半導体チップ１１５Ｕが下部半導体チップ１１５Ｌより水平方向での幅または面積が同じであるかまたはより小さい場合もある。
上部成形材１３０Ｕは、上部半導体チップ１１５Ｕを囲み覆うように上部パッケージ基板１１０Ｕの上面上に形成された上部成形層を形成することができる。上部成形材１３０Ｕは例えばエポキシモールディングコンパウンドまたはポリイミドなどの樹脂材料を含み得る。
前述した上部半導体パッケージ１０５Ｕおよび下部半導体パッケージ１０５Ｌは垂直方向で所定間隔離隔して上下部に配置される。具体的には、上部パッケージ基板１１０Ｕの下面と下部成形材料１３０Ｌおよび／または下部半導体チップ１１５Ｌとの間に前記所定間隔の隔離空間が存在する。所定の空間も分離した領域として見ることができる。
パッケージ間接続部１５０ａは、例えば、下部半導体チップ１１５Ｌを囲むように下部半導体チップ１１５Ｌの周囲に水平方向に配置された複数のパッケージ間接続導電体を含む。パッケージ間接続部１５０ａは、下部半導体チップ１１５Ｌの側面を囲み外部の周辺領域によって面が囲まれた内部領域を含み得る。図１に図示するように、例えば、パッケージ間接続導電体は配列を形成して下部半導体チップ１１５Ｌを囲む同心円の連続（例えば、四角形）を形成する。または、パッケージ間接続導電体は、配列を形成するかあるいは下部半導体チップ１１５Ｌを囲む同心円の連続（例えば、四角形）を形成する。しかし、他の配列を使用することもできる。
パッケージ間接続部１５０ａは、垂直方向に下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の前記隔離空間を支持し、これらを電気的に接続することができる。これにより、二つのパッケージ間は電気的かつ物理的に接続される。より具体的には、パッケージ間接続部１５０ａは下部パッケージ基板１１０Ｌの上面と上部パッケージ基板１１０Ｕの下面を物理的かつ電気的に接続することができる。このため、それぞれのパッケージ間接続導電体１５０ａは下部成形材料１３０Ｌを貫通して下部パッケージ基板１１０Ｌの上面から延長され突出し、下部成形材料１３０Ｕの上面上に一部が突出し、上部パッケージ基板１１０Ｕの下面と接することができる。パッケージ間接続導電体は、例えば、下部パッケージ基板１１０Ｌ上のパッドと上部パッケージ基板１１０Ｕ上のパッドを接続して実装された上下部半導体チップ（１１５Ｕ、１１５Ｌ）に信号を送るようにするために基板内に電気回路が接続される。
このようなパッケージ間接続部１５０ａの一部または全部は実質に下部半導体パッケージ１０５Ｌの一部および／または上部半導体パッケージ１０５Ｕの一部からなる。また、パッケージ間接続部１５０ａは一つの導電体で構成されるが複数の導電体が積層された構造を有し得、これらの複数の導電体はそれぞれ別個のプロセスによって形成されるかあるいは互いに異なる形状、高さ、幅などを有し得る。
本実施形態で、パッケージ間接続部１５０ａは下部成形材料１３０Ｌを貫通して下部パッケージ基板１１０Ｌの上面と接し、実質に下部成形材料１３０Ｌの厚さと同じ高さを有する下部導電体１５１ａと、下部導電体１５１ａの上部に配置され、上部パッケージ基板１１０Ｕの下面と接する上部導電体１５２ａが積層された構造を含む。
これにより、本実施形態では上部導電体１５２ａが下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を支持する。ここで、下部導電体１５１ａはビア（ｖｉａ）で形成され、上部導電体１５２ａははんだ材料で形成され得る。以下のビアで形成されるものとして説明される構成要素は、ビア形成プロセスすなわち、下部パッケージ基板１１０Ｌの上面が露出するように下部成形材料１３０Ｌの一部を除去してビアホールを形成し、このビアホールに導電物質を充填するプロセスによって形成される意味で解釈される。ビアも貫通ビアとして見なされ、または導電物質が充填されると導電貫通ビアとして見ることができる。また、はんだ材料および／またはバンプまたはボールで形成されるものと説明された構成要素は、はんだ付プロセスを利用して形成できるという意味で解釈される。しかし、本発明がこれに限定されるものではなく、他の実施形態でのパッケージ間接続部は多様な導電体の積層構造を有し得る（図２Ｂ〜図２Ｅを参照）。
絶縁層１６０は、後述するシールド膜１７０とパッケージ間接続部１５０ａとの間の電気的短絡を防止するためのものであって、水平方向でパッケージ間接続部１５０ａの外周にパッケージ間接続部１５０ａを囲むように配置され（例えば、パッケージ間接続導電体が配置された領域を囲む）、垂直方向で下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を充填するように形成される。より具体的には、絶縁層１６０は垂直方向で下部成形材料１３０Ｌの上面および上部パッケージ基板１１０Ｕの下面と接す。また、絶縁層１６０は水平方向で例えば、図１の点線の外側領域に配置される。通常、絶縁層１６０の内部の側面または内部縁は一つ以上の最外角パッケージ間接続導電体と接するパッケージ間接続部１５０ａと接し、絶縁層１６０の外側面または外部縁はシールド膜１７０と接する。さらに、シールド膜１７０が蒸着される際、絶縁層１６０は上部半導体パッケージ１０５Ｕと下部半導体パッケージ１０５Ｌとの間の全体垂直距離を充填し、シールド膜１７０からの導電物質がパッケージ間接続部１５０ａと接し、短絡回路を引き起こすことを防止する物理的障壁の役割を果たす。
絶縁層１６０は、絶縁性を有すると共にさらに接着性を有し得る。例えば、絶縁層１６０はアンダーフィル材（ｕｎｄｅｒ−ｆｉｌｌ ｍａｔｅｒｉａｌ）、誘電体（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）または絶縁テープ（ｉｎｓｕｌａｔｉｎｇ ｔａｐｅ）からなる。または、絶縁層１６０は、下部成形材料１３０Ｌと同一物質、例えば、エポキシモールディングコンパウンドやポリイミドからなることもある。
以上で説明した下部半導体パッケージ１０５Ｌ、上部半導体パッケージ１０５Ｕ、パッケージ間接続部１５０ａおよび絶縁層１６０を含む構造物、すなわち、積層パッケージは全体的に６面体形状を有する。
シールド膜１７０は、前記６面体形状の積層パッケージのうちはんだボール１２５が配置された下面を除いた表面、すなわち、積層パッケージの上面と側面を囲み覆うように形成される。シールド膜１７０は、また電磁気波を遮断するため、電磁気波遮断膜１７０として見なされ、積層パッケージ構造物１００ａに含まれる下部半導体チップ１１５Ｌまたは上部半導体チップ１１５Ｕから発生する電磁気波を除去したり、この電磁気波が外部に放出されることを遮断したり、外部からの電磁気波が下部半導体チップ１１５Ｌまたは上部半導体チップ１１５Ｕに影響を及ぼすことを遮断したりすることによって電磁妨害による影響を最小化することができる。
シールド膜１７０は導電性を有し得る。例えば、シールド膜１７０は、軟磁性材料、フェライト（ｆｅｒｒｉｔｅ）、炭素ナノチューブ（Ｃａｒｂｏｎ Ｎａｎｏ Ｔｕｂｅ、ＣＮＴ）または金属膜を含み得る。軟磁性材料は、軟磁性金属粉末、または軟磁性合金粉末であり得、フェライト（ｆｅｒｒｉｔｅ）物質を含み得る。フェライト材は、酸化鉄（ＦｅＯ、Ｆｅ２Ｏ３，Ｆｅ２Ｏ４，Ｆｅ３Ｏ４など）と少なくとも一つ以上の金属からなる。酸化鉄と組み合わせて使用される金属は、例えば、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、銅（Ｃｕ）、鉄（Ｆｅ）などが含まれる。フェライト材は、高い抵抗率を有し、低い飽和磁化を有し得る。また、低い機械的強度を有するため、金属と組み合わせて使用され得る。軟磁性材料は、シールド膜１７０の内部で連続的または非連続的に配列され得る。
このようなシールド膜１７０は、コーティングやメッキによって形成される（後述する積層パッケージ構造物の製造方法を参照）。シールド膜１７０がコーティングやメッキによって形成される場合、薄い厚さを有し得る。このような場合、シールド膜１７０によって積層パッケージ構造物１００ａのサイズが大きくなることを防止しながらも、積層パッケージ構造物１００ａと隣接するパッケージ構造物との間の電磁妨害による影響を最小化することができる。
さらに、シールド膜１７０がコーティングやメッキによって形成される場合にも、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間で露出されたパッケージ間接続部１５０ａの一部（図面符号１５２ａを参照）は絶縁層１６０によって囲まれるため、シールド膜１７０から電気的に分離される。結果的に、絶縁層１６０が露出されたパッケージ間接続部１５０ａを囲み、シールド膜１７０を形成するためのコーティングやメッキの際、遮蔽物質が下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間に侵入することができないため、パッケージ間接続部１５０ａとシールド膜１７０を電気的に分離することが容易である。
次に、図２Ｂを参照すると、本発明の第１実施形態の第１変形例による積層パッケージ構造物１００ｂはパッケージ間接続部１５０ｂを除いては第１実施形態の積層パッケージ構造物１００ａと実質に同一構成を有する。
本実施形態のパッケージ間接続部１５０ｂは、下部導電体１５３ｂと、下部成形材料１３０Ｌを貫通して下部導電体１５３ｂの上面を露出させるビアホール内に形成され、下部成形材料１３０Ｌの上面上に一部が突出した上部導電体１５４ｂの積層構造を有するパッケージ間接続導電体を含む。下部導電体１５３ｂは、下部パッケージ基板１１０Ｌの上面と接し、下部成形材料１３０Ｌの厚さより低い高さを有し、上部導電体１５４ｂはビアホール内に配置される下部と下部成形材料１３０Ｌの上面上に突出する上部を含む。
前記下部導電体１５３ｂおよび上部導電体１５４ｂは、はんだ材料で形成されたはんだバンプまたははんだボールを含み得る。これにより、下部導電体１５３ｂおよび上部導電体１５４ｂはそれぞれ実質に球形または半球形であり得る。例えば、図示するように、下部導電体１５３ｂは実質に中心点が下部パッケージ基板１１０Ｌの上面より上にある半球形状を有し、上部導電体１５４ｂは実質に球形状を有する。しかし、本発明がこれに限定されるものではなく、下部導電体１５３ｂおよび上部導電体１５４ｂの形状は変形することができる。
また、下部導電体１５３ｂの垂直高さは、下部成形材料１３０Ｌの厚さより小さい、上部導電体１５４ｂの垂直高さより小さいこともあり、下部導電体１５３ｂの水平幅または面積は上部導電体１５４ｂの水平幅または面積より小さいこともある。すなわち、下部導電体１５３ｂのサイズは上部導電体１５４ｂのサイズより小さいこともある。後述する積層パッケージ構造物の製造方法を参照すると、下部導電体１５３ｂは下部半導体パッケージ１０５Ｌの一部として形成され、上部導電体１５４ｂは上部半導体パッケージ１０５Ｕの一部として形成される。したがって、このように下部導電体１５３ｂのサイズを相対的に小さくし、上部導電体１５４ｂのサイズを相対的に大きくする場合、パッケージ間接続部１５０ｂのサイズおよび配列の精密度が改善される。
次に、図２Ｃを参照すると、本発明の第１実施形態の第２変形例による積層パッケージ構造物１００ｃはパッケージ間接続部１５０ｃを除いては第１実施形態の積層パッケージ構造物１００ａと実質に同一構成を有する。
本実施形態のパッケージ間接続部１５０ｃは、下部導電体１５５ｃと、下部成形材料１３０Ｌを貫通して下部導電体１５５ｃの上面を露出させるビアホール内に形成され、下部成形材料１３０Ｌの上面上に一部が突出した上部導電体１５４ｃの積層構造を有するパッケージ間接続導電体を含む。下部導電体１５５ｃは、下部パッケージ基板１１０Ｌの上面と接し、下部成形材料１３０Ｌ厚さより低い高さを有し、上部導電体１５４ｃはビアホール内に配置される下部と下部成形材料１３０Ｌの上面の上に突出する上部を含む。
前記下部導電体１５５ｃは、鋳物、蒸着、付着、またはメッキなどの多様な方法で形成される円柱、多角柱などのような柱形態の導電体であり得る。上部導電体１５４ｃは、図２Ｂの上部導電体１５４ｂと同様にはんだ材料からなり、実質に球形または半球形であり得る。
また、下部導電体１５５ｃの垂直高さは、下部成形材料１３０Ｌの厚さより小さく、上部導電体１５４ｃの垂直高さより小さいこともあり、下部導電体１５５ｃの水平幅または面積は上部導電体１５４ｃの水平幅または面積より小さいこともある。すなわち、下部導電体１５３ｂのサイズは、上部導電体１５４ｂのサイズより小さいこともある。後述する積層パッケージ構造物の製造方法を参照すると、下部導電体１５５ｃは下部半導体パッケージ１０５Ｌの一部として形成され、上部導電体１５４ｃは上部半導体パッケージ１０５Ｕの一部として形成され得る。
次に、図２Ｄを参照すると、本発明の第１実施形態の第３変形例による積層パッケージ構造物１００ｄは、パッケージ間接続部１５０ｄを除いては第１実施形態の積層パッケージ構造物１００ａと実質に同一構成を有する。
本実施形態のパッケージ間接続部１５０ｄは、下部導電体１５３ｄと、下部成形材料１３０Ｌを貫通して下部導電体１５３ｄの上面を露出させるビアホール内に形成され、下部成形材料１３０Ｌの上面上に一部が突出した上部導電体１５６ｄの積層構造を有するパッケージ間接続導電体を含む。下部導電体１５３ｄは、下部パッケージ基板１１０Ｌの上面と接し、下部成形材料１３０Ｌの厚さより低い高さを有し、上部導電体１５６ｄは、ビアホール内に配置される下部と下部成形材料１３０Ｌの上面の上に突出する上部を含む。
前記下部導電体１５３ｄは、前述した図２Ｂの下部導電体１５３ｂと実質に同一であり得る。例えば、下部導電体１５３ｄは、下部半導体パッケージ１０５Ｌの一部であり得、はんだ材料で形成され、実質に球形または半球形であり得る。上部導電体１５６ｄは上部半導体パッケージ１０５Ｕの一部のパッケージバンプであり得る。より具体的には上部導電体１５６ｄは、上部パッケージ基板１１０Ｕの下面に別途のプロセスにより取り付けられたパッケージバンプであり得、金属物質としてスタッド型、スティック型または柱型で形成され得る。あるいは、上部導電体１５６ｄは下部半導体パッケージ１５０Ｌの一部であり得、下部成形材料１３０Ｌ内の溝を充填することができる。
次に、図２Ｅを参照すると、本発明の第１実施形態の第４変形例による積層パッケージ構造物１００ｅはパッケージ間接続部１５０ｅを除いては第１実施形態の積層パッケージ構造物１００ａと実質に同一構成を有する。
本実施形態のパッケージ間接続部１５０ｅは、下部導電体１５５ｅと、下部成形材料１３０Ｌを貫通して下部導電体１５５ｅの上面を露出させるビアホール内に形成され、下部成形材料１３０Ｌの上面上に一部が突出した上部導電体１５６ｄと、下部導電体１５５ｅと上部導電体１５６ｄとの間に介在する中間導電体１５８ｅの積層構造を有するパッケージ間接続導電体を含む。下部導電体１５５ｅは、下部パッケージ基板１１０Ｌの上面と接し、下部成形材料１３０Ｌの厚さより低い高さを有し、上部導電体１５６ｄはビアホール内に配置される下部と下部成形材料１３０Ｌの上面上に突出する上部を含み、中間導電体１５８ｅは下部導電体１５５ｅと上部導電体１５６ｄとの間に介在する。
前記下部導電体１５５ｅは、前述した図２Ｃの下部導電体１５５ｃと実質に同一であり得、上部導電体１５６ｅは前述した図２Ｄの上部導電体１５６ｄと実質に同一であり得る。例えば、下部導電体１５５ｅは、下部半導体パッケージ１０５Ｌの一部として柱形状を有し得、上部導電体１５６ｅは上部半導体パッケージ１０５Ｕの一部として例えば、パッケージバンプであり得る。中間導電体１５８ｅは、下部導電体１５５ｅと上部導電体１５６ｅの接続を助けるため、これらの間に介在することができ、例えば、導電性の接着性物質であり得る。
次に、図２Ｆを参照すると、本発明の第１実施形態の第５変形例による積層パッケージ構造物１００ｆは遮蔽膜１７１を除いて、第１実施形態と実質に同一である。遮蔽膜１７１は下部半導体チップ１１５Ｌ上に遮蔽膜１７１が形成される。さらに具体的には、遮蔽膜１７１は下部半導体チップ１１５Ｌと下部成形材料１３０Ｌの一部に隣接して（例えば、下部半導体チップ１１５Ｌと下部成形材料１３０Ｌの上面上に）形成され得、テープタイプ（ｔａｐｅ ｔｙｐｅ）であり得る。遮蔽膜１７１は、下部半導体チップ１１５Ｌと上部半導体チップ１１５Ｕとの間で、互いに影響を与えられる電磁気波（電磁波）を除去したり遮断したりする役割を果たす。すなわち、電磁妨害による影響を最小化することができる。したがって、遮蔽膜１７１は電磁波の遮蔽機能を有するものであるから、下部半導体チップ１１５Ｌと上部半導体チップ１１５Ｕの間に位置する電磁波シールド膜ということができる。
以上で説明した第１実施形態およびその変形例のパッケージ間接続部（１５０ａ〜１５０ｅ）は、二つ以上の導電体が積層された構造を含む。ここで、一つのパッケージ間接続部１５０に含まれる積層された導電体それぞれは、別個のプロセスにより形成され、下部半導体パッケージ１０５Ｌまたは上部半導体パッケージ１０５Ｕの一部を成し、互いに異なる形状、高さ、または幅を有し得る。
また、以上で説明した第１実施形態およびその変形例では、フリップチップボンディングによって実装された下部半導体チップ１１５Ｌを含む下部半導体パッケージ１０５Ｌと、ワイヤーボンディングによって実装された上部半導体チップ１１５Ｕを含む上部半導体パッケージ１０５Ｕを説明した。しかし、本発明はこれに限定されず、下部半導体パッケージ１０５Ｌの下部半導体チップ１１５Ｌおよび上部半導体パッケージ１０５Ｕの上部半導体チップ１１５Ｕがいずれもフリップチップボンディングによって実装されるか、あるいは、いずれもワイヤーボンディングによって実装されることができる。または、第１実施形態およびその変形例とは異なり、下部半導体パッケージ１０５Ｌの下部半導体チップ１１５Ｌおよび上部半導体パッケージ１０５Ｕの上部半導体チップ１１５Ｕがそれぞれワイヤーボンディングおよびフリップチップボンディングによって実装される場合もある。また、以上の説明によれば、チップは導電貫通ビア電極を使用してそれぞれのパッケージ基板と電気的に接続され、一つ以上のチップはそれぞれの半導体パッケージに含まれ得る。
以下、図３を参照して本発明の第２実施形態による積層パッケージ構造物について説明する。図３は、本発明の第２実施形態による積層パッケージ構造物を示す断面図である。ここで、図３に図示する積層パッケージ構造物は、上部半導体パッケージに垂直方向で積層された二つの上部半導体チップが含まれることを除いては第１実施形態による積層パッケージ構造物１００ａと実質に同一構成を有する。したがって、以下の説明では第１実施形態との差異点について詳細に説明し、その他の構成に関するついては省略する。
図３を参照すると、本発明の第２実施形態による積層パッケージ構造物２００ａは下部半導体パッケージ１０５Ｌ、下部半導体パッケージ１０５Ｌの上部に下部半導体パッケージ１０５Ｌと所定間隔離隔して配置される上部半導体パッケージ２０５Ｕ、下部半導体パッケージ１０５Ｌと上部半導体パッケージ２０５Ｕとの間の隔離空間を支持し、下部半導体パッケージ１０５Ｌと上部半導体パッケージ２０５Ｕを電気的に接続するパッケージ間接続部１５０ａ、パッケージ間接続部１５０ａの外周に配置され、下部半導体パッケージ１０５Ｌと上部半導体パッケージ２０５Ｕとの間の隔離空間を充填する絶縁層１６０を含む積層パッケージ、および積層パッケージの側面と上面を囲むシールド膜１７０を含む。
上部半導体パッケージ２０５Ｕは、上部パッケージ基板１１０Ｕ、上部パッケージ基板１１０Ｕの上面に形成された第１上部半導体チップ１１５Ｕ、第１上部半導体チップ１１５Ｕの上面に形成された第２上部半導体チップ２１５Ｕおよび上部成形材１３０Ｕを含み得る。ここで、第１上部半導体チップ１１５Ｕは、第１実施形態の上部半導体チップ１１５Ｕと実質に同一構成であるが、第２上部半導体チップ２１５Ｕとの区別のために第１上部半導体チップ１１５Ｕと記載する。
第２上部半導体チップ２１５Ｕは、第１上部半導体チップ１１５Ｕ上に配置され、ワイヤー２４０によって上部パッケージ基板１１０Ｕに電気的に接続される。具体的には、第２上部半導体チップ２１５Ｕは、絶縁性接着剤（図示せず）などによって、第１上部半導体チップ１１５Ｕの上面上に付着され、第２上部半導体チップ２１５Ｕの上面に配置されたチップパッド２３５と上部パッケージ基板１１０Ｕの上面に配置されたワイヤーボンディングパッド１４５がワイヤー２４０によって電気的に接続される。あるいは、貫通ビア（例えば、貫通基板ビアまたは貫通シリコンビア）は電気的にチップを接続することに使用され得る。
本実施形態では、水平方向で第１上部半導体チップ１１５Ｕの面積を第２上部半導体チップ２１５Ｕの面積より大きくして図示しているが、本発明がこれに限定されるものではなく、第１上部半導体チップ１１５Ｕの面積が第２上部半導体チップ２１５Ｕの面積と同一であるかまたはより小さい場合もある。
また、第１上部半導体チップ１１５Ｕと第２上部半導体チップ２１５Ｕは、同種あるいは異種のチップであり得る。
前述したようにパッケージ間接続部１５０ａを容易に形成するなどの目的のために下部半導体パッケージ１０５Ｌの全体厚さは減少されることがあるが、上部半導体パッケージ１０５Ｕはこのような制限を受けない。したがって、本実施形態のように、上部半導体パッケージ２０５Ｕは垂直方向に積層された二つの半導体チップを含み得る。さらに、本発明がこれに限定されるものではなく、上部半導体パッケージは垂直方向に積層された三つ以上の半導体チップを含み得、これら半導体チップは異種あるいは同種であり得る。
一方、本発明の第２実施形態の積層パッケージ構造物２００ａは、第１実施形態のパッケージ間接続部１５０ａを含む。しかし、本発明がこれに限定されるものではなく、本発明の第２実施形態の積層パッケージ構造物２００ａと他の構成要素はいずれも同一であり、第１実施形態のパッケージ間接続部１５０ａの代わりに第１実施形態の変形例のパッケージ間接続部（１５０ｂ〜１５０ｅ）のうちいずれか一つを有する積層パッケージ構造物または本明細書に図示していない構造のパッケージ間接続部を有する積層パッケージ構造物も本発明の技術的思想に含まれる。
以下、図４を参照して本発明の第３実施形態による積層パッケージ構造物について説明する。図４は、本発明の第３実施形態による積層パッケージ構造物を示す断面図である。ここで、図４に図示する積層パッケージ構造物は、下部半導体パッケージの下部成形材料が下部半導体チップを覆うことを除いては、第１実施形態による積層パッケージ構造物１００ａと実質に同一構成を有する。したがって、以下の説明では第１実施形態との差異点について詳細に説明し、その他の構成についての説明は省略する。
図４を参照すると、本発明の第３実施形態による積層パッケージ構造物３００ａは、下部半導体パッケージ２０５Ｌ、下部半導体パッケージ２０５Ｌの上部に下部半導体パッケージ２０５Ｌと所定間隔離隔して配置される上部半導体パッケージ１０５Ｕ、下部半導体パッケージ２０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を支持し、下部半導体パッケージ２０５Ｌと上部半導体パッケージ１０５Ｕを電気的に接続するパッケージ間接続部１５０ａ、パッケージ間接続部１５０ａの外周に配置され、下部半導体パッケージ２０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を充填する絶縁層１６０を含む積層パッケージ、および積層パッケージの側面と上面を囲むシールド膜１７０を含む。
下部半導体パッケージ２０５Ｕは、下部パッケージ基板１１０Ｌ、下部パッケージ基板１１０Ｌの上面にフリップチップボンディングによって形成された下部半導体チップ１１５Ｌ、下部成形材料２３０Ｌ、および前記下部パッケージ基板１１０Ｌの下面に形成された導電性のはんだボール１２５を含み得る。
ここで、下部成形材料２３０Ｌは、下部半導体チップ１１５Ｌと下部パッケージ基板１１０Ｌとの間の空間を充填し、下部半導体チップ１１５Ｌを覆うように、すなわち、下部半導体チップ１１５Ｌの側面および上面を囲み覆うように下部パッケージ基板１１０Ｌの上面上に形成され得る。
一方、本発明の第３実施形態の積層パッケージ構造物３００ａは、第１実施形態のパッケージ間接続部１５０ａを含んでいる。しかし、本発明がこれに限定されるものではなく、本発明の第３実施形態の積層パッケージ構造物３００ａと他の構成要素はいずれも同一であり、第１実施形態のパッケージ間接続部１５０ａの代わりに第１実施形態の変形例のパッケージ間接続部（１５０ｂ〜１５０ｅ）のうちいずれか一つを有する積層パッケージ構造物または本明細書に図示していない構造のパッケージ間接続部を有する積層パッケージ構造物も本発明の技術的思想に含まれる。
以下、図５を参照して本発明の第４実施形態による積層パッケージ構造物について説明する。図５は、本発明の第４実施形態による積層パッケージ構造物を示す断面図である。ここで、図５に図示する積層パッケージ構造物は、下部半導体パッケージと上部半導体パッケージとの間の隔離空間を充填する絶縁層を除いては、第１実施形態による積層パッケージ構造物１００ａと実質に同一構成を有する。したがって、以下の説明では第１実施形態との差異点について詳細に説明し、その他の構成についての説明は省略する。
図５を参照すると、本発明の第４実施形態による積層パッケージ構造物４００ａは、下部半導体パッケージ１０５Ｌ、下部半導体パッケージ１０５Ｌの上部に下部半導体パッケージ１０５Ｌと所定間隔離隔して配置される上部半導体パッケージ１０５Ｕ、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を支持し、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕを電気的に接続するパッケージ間接続部１５０ａ、パッケージ間接続部１５０ａが形成されていない部分に配置され、下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を充填する絶縁層２６０を含む積層パッケージ、および積層パッケージの側面と上面を囲むシールド膜１７０を含む。
例えば、本実施形態で絶縁層２６０は、垂直方向で下部半導体パッケージ１０５Ｌと上部半導体パッケージ１０５Ｕとの間の隔離空間を充填し、水平方向でパッケージ間接続部１５０ａの外周に配置されるだけではなく、さらにパッケージ間接続部１５０ａを除いたすべての領域に配置される。絶縁層２６０は、シールド膜１７０とパッケージ間接続部１５０ａとの間の電気的短絡を防止するためのものであるため、パッケージ間接続部１５０ａの外周でパッケージ間接続部１５０ａを囲むように配置されれば、パッケージ間接続部１５０ａを除いた他の領域にさらに配置されもよい。
この絶縁層２６０は、絶縁性を有することに加え、接着性をさらに有し得る。例えば、絶縁層２６０は、アンダーフィル材料（ｕｎｄｅｒ−ｆｉｌｌ ｍａｔｅｒｉａｌ）、誘電体（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）または絶縁テープ（ｉｎｓｕｌａｔｉｎｇ ｔａｐｅ）からなる。
本実施形態の積層パッケージ構造物４００ａは、絶縁層２６０を除いては第１実施形態の積層パッケージ構造物１００ａと同一構成を有する。しかし、本発明がこれに限定されるものではなく、第１実施形態の変形例の積層パッケージ構造物（１００ｂ〜１００ｅ）、第２実施形態の積層パッケージ構造物２００ａ、第３実施形態の積層パッケージ構造物３００ａなどで絶縁層１６０の代わりに本実施形態の絶縁層２６０が形成された積層パッケージ構造物も本発明の技術的思想に含まれる。
以下、図６Ａ〜図７Ｅを参照して本発明の実施形態による積層パッケージ構造物の製造方法について説明する。
図６Ａ〜図６Ｉは、本発明の第５実施形態による積層パッケージ構造物の製造方法について説明するための断面図である。
まず、図６Ａと図６Ｂのプロセスにより、下面に形成された上部導電体１５２ａを含む上部半導体パッケージ１０５Ｕを提供する。これについて以下でより詳細に説明する。
図６Ａを参照すると、ワイヤーボンディングパッド１４５、その他ランドやパッド（図示せず）などを含む上部パッケージ基板１１０Ｕ上に上部半導体チップ１１５Ｕを配置する。上部半導体チップ１１５Ｕは、絶縁性接着剤（図示せず）などによって上部パッケージ基板１１０Ｕ上に付着される。上部半導体チップ１１５Ｕは、上部半導体チップ１１５Ｕの上面に配置されたチップパッド１３５と他のパッド（図示せず）を含み得る。
続いて、上部半導体チップ１１５Ｕの上面のチップパッド１３５と上部パッケージ基板１１０Ｕの上面のワイヤーボンディングパッド１４５を、ワイヤー１４０を利用して電気的に接続する。しかし、基板パッドとチップパッド１３５をワイヤーで接続する代りに貫通ビアのような要素を使用することができる。このような場合、チップパッドと基板パッドは貫通ビアを使用して接続が許される別の場所に位置し得る。
続いて、上部半導体チップ１１５Ｕを覆って囲むように上部パッケージ基板１１０Ｕの上面上に上部成形材１３０Ｕを形成する。
図６Ｂを参照すると、上部パッケージ基板１１０Ｕの下面に上部導電体１５２ａを形成する。上部導電体１５２ａは、上部半導体パッケージ１０５Ｕの一部を形成し、さらにパッケージ間接続部１５０ａの一部を形成する。このような上部導電体１５２ａは、例えば、はんだ付プロセスによって形成され、例えば、バンプまたは小さいボール形状を有し得る。
また、図６Ｃないし図６Ｆのプロセスにより下部導電体１５１ａを含む下部半導体パッケージ１０５Ｌを提供する。これについて以下でより詳細に説明する。
図６Ｃを参照すると、要求されるランドやパッド（図示せず）などを含む下部パッケージ基板１１０Ｌ上に複数のチップバンプ１２０を形成する。チップバンプ１２０は、はんだ付プロセスを利用して形成され、下部パッケージ基板１１０Ｌのチップバンプランド（図示せず）と電気的に接続される。
続いて、チップバンプ１２０上に下部半導体チップ１１５Ｌを実装する。下部半導体チップ１１５Ｌはフリップチップ設計を有し得、例えば、ロジック素子であり得る。
続いて、下部半導体チップ１１５Ｌの側面を囲み、下部半導体チップ１１５Ｌの上面を露出させる厚さで下部成形材料１３０Ｌを形成する。このような下部成形材料１３０Ｌは、例えば次のような方法によって形成される。一実施形態により、下部半導体チップ１１５Ｌの上部表面に密着するようにモルディン制御フィルム（図示せず）を形成し、モルディン制御フィルムと下部パッケージ基板１１０Ｌとの間の空間を確保した後、この空間に下部成形材料１３０Ｌを充填（ｆｉｌｌｉｎｇ）することにより、下部成形材料１３０Ｌを形成することができる。しかし、本発明がこれに限定されるものではなく、下部成形材料１３０Ｌは下部半導体チップ１１５Ｌを覆うように形成され得る（図４参照）。
図６Ｄを参照すると、下部成形材料１３０Ｌの一部すなわち、パッケージ間接続部１５０ａが形成される領域の下部成形材料１３０Ｌを除去し、下部パッケージ基板１１０Ｌの上面を露出させる一つ以上の開口部０を形成する。この開口部０はビアホールであり得る。前記下部成形材料１３０Ｌの一部除去はレーザ穴あけプロセスによって行われる。
図６Ｅを参照すると、前記それぞれの開口部０に導電物質を充填することによって下部導電体１５１ａを形成する。このような下部導電体１５１ａは、下部成形材料１３０Ｌを貫通するビアであり得る。下部導電体１５１ａは、下部半導体パッケージ１０５Ｌの一部を形成し、パッケージ間接続部１５０ａの一部を形成することができる。
図６Ｆを参照すると、下部パッケージ基板１１０Ｌの下面にはんだバンプまたはボール１２５を形成する。はんだボール１２５は、チップバンプ１２０と電気的に接続され、例えば、はんだ付プロセスにより形成され得る。
前記図６Ａ〜図６Ｆのプロセスを行った後、図６Ｇを参照すると、下部成形材料１３０Ｌの上面の外周を覆い、下部導電体１５１ａを露出させるように絶縁層１６０を形成する。絶縁層１６０の形成は、例えば、アンダーフィル材料をコーティングするか、あるいは絶縁テープを貼り付けるなどの方式で行われる。しかし、本発明がこれに限定されるものではなく、図示していないが、絶縁層１６０は上部パッケージ基板１１０Ｕの下面の外周を覆い、上部導電体１５２ａを露出させるように、すなわち、図６Ｇの絶縁層１６０と対応する位置に択一的に形成されることもできる。
図６Ｈを参照すると、絶縁層１６０が形成された下部半導体パッケージ１０５Ｌ上に上部半導体パッケージ１０５Ｕを積層する。より具体的には説明すると、絶縁層１６０が形成された下部半導体パッケージ１０５Ｌ上に上部半導体パッケージ１０５Ｕを配置した後、加熱および／または圧搾して対応する下部導電体１５１ａと上部導電体１５２ａが電気的かつ物理的に結合および／または接続されるようにする。本プロセスの結果、電気的かつ物理的に結合および／または接続されたそれぞれの下部導電体１５１ａおよび上部導電体１５２ａは複数が一体でパッケージ間接続部を形成するパッケージ間接続導電体（図２Ａの１５０ａを参照）を構成する。また、前述したように絶縁層１６０は接着特性を有し、これにより本プロセスで下部半導体パッケージ１０５Ｌの下部成形材料１３０Ｌの上面と上部半導体パッケージ１０５Ｕの上部パッケージ基板１１０Ｕの下面が絶縁層１６０に取り付けられる。
図６Ｉを参照すると、図６Ｈの結果である６面体形状の積層パッケージの側面と上面を囲むように電磁波シールド膜１７０を形成する。電磁波シールド膜１７０の形成は、例えば、液状タイプの遮蔽物質をコーティングする方式で行われ、ここで、コーティングはペインティングまたはスプレー方式で行われる。または、シールド膜１７０の形成は、メッキする方式で行われることもできる。絶縁層１６０は、パッケージ間接続部１５０ａとシールド膜１７０との間に形成されるため、シールド膜１７０に使用される物質はパッケージ間接続部と接触を防止し、回路短絡の発生を防がなければならない。
以上で説明した本実施形態の積層パッケージ構造物製造方法によれば、例えば、第１実施形態の積層パッケージ構造物１００ａを形成することができる。
一方、前記第５実施形態の積層パッケージ構造物製造方法のうち図６Ｇのプロセス段階を変形すると、例えば、第４実施形態の積層パッケージ構造物４００ａを形成することができる。例えば、前記図６Ａ〜図６Ｆのプロセスを行った後、図６Ｇのプロセスの代わりに、下部成形材料１３０Ｌの上面に下部導電体１５１ａを除いた領域に絶縁層２６０（図５を参照）を形成するか、または、上部パッケージ基板１１０Ｕの下面に上部導電体１５２ａを除いた領域に絶縁層２６０を形成するプロセスを行った後、図６Ｈと図６Ｉのプロセスを行うこともできる。
次に、前記図６Ａ〜図６Ｉのうち一部図面と、図７Ａ〜図７Ｅを参照して本発明の第６実施形態による積層パッケージ構造物の製造方法について説明する。図７Ａ〜図７Ｅは、本発明の第６実施形態による積層パッケージ構造物の製造方法について説明するための断面図である。本実施形態の説明において、前述した第５実施形態のプロセス段階および図面と一致する部分の詳細な説明は省略する。
まず、図６Ａのような上部半導体パッケージ１０５Ｕを提供した後、図７Ａを参照すると、上部パッケージ基板１１０Ｕの下面に上部導電体１５４ｂを形成する。上部導電体１５４ｂは、上部半導体パッケージ１０５Ｕの一部を形成し、さらにパッケージ間接続部１５０ａの一部を形成する。このような上部導電体１５４ｂは、例えば、はんだ付プロセスによって形成され、第５実施形態に比べ相対的に大きいボール形状を有し得る。しかし、本発明がこれに限定されるものではなく、パッケージバンプとして金属のスタッド型、スティック型、柱型などの形状を有する上部導電体（図２Ｄの１５６ｄまたは図２Ｅの１５６ｅを参照）が上部パッケージ基板１１０Ｕの下面に形成され得る。
また、図７Ｂおよび図７Ｃのプロセスにより、下部導電体１５３ｂを含む下部半導体パッケージ１０５Ｌを提供する。これについて以下で詳細に説明する。
図７Ｂを参照すると、要求されるランドやパッド（図示せず）などを含む下部パッケージ基板１１０Ｌ上に複数のチップバンプ１２０と下部導電体１５３ｂを形成する。チップバンプ１２０ははんだ付プロセスを利用して形成され得、下部パッケージ基板１１０Ｌのチップバンプランド（図示せず）と電気的に接続される。下部導電体１５３ｂは、はんだ付プロセスにより形成され得、球形または半球形のボール形状を有する。しかし、本発明がこれに限定されるものではなく、鋳物、蒸着、付着、メッキなどの方式で形成され、柱形状を有する下部導電体（図２Ｃの１５５ｃまたは図２ｅの１５５ｅを参照）が下部パッケージ基板１１０Ｌの上面に形成され得る。このようなチップバンプ１２０および下部導電体１５３ｂは、同時に形成されるか、または時間的間隔をおいて形成され得、互いに同一高さを有するか、または互いに異なる高さを有し得る。
続いて、チップバンプ１２０上に下部半導体チップ１１５Ｌを実装し、下部半導体チップ１１５Ｌの側面を囲み、下部半導体チップ１１５Ｌの上面を露出させる厚さで下部成形材料１３０Ｌを形成する。しかし、本発明がこれに限定されるものではなく、下部成形材料１３０Ｌは下部半導体チップ１１５Ｌを覆うように形成され得る（図４参照）。
図７Ｃを参照すると、下部成形材料１３０Ｌの一部すなわち、パッケージ間接続部１５０ｂが形成される領域の下部成形材料１３０Ｌを除去し、下部導電体１５３ｂの表面を露出させる一つ以上の開口部０を形成する。この開口部０はビアホールであり得る。後述する積層プロセス（図７Ｅ参照）で上部導電体１５４ｂの下部がそれぞれの開口部０内に挿入されるため、下部導電体１５３ｂが上部導電体１５４ｂに比べ、水平幅または面積が小さい場合、それぞれの開口部０は下から上へ行くほど水平幅が増加する形状を有する。このような下部成形材料１３０Ｌの一部除去はレーザ穴あけプロセスによって行われる。
続いて、下部パッケージ基板１１０Ｌの下面にはんだボール１２５を形成する。はんだボール１２５はチップバンプ１２０と電気的に接続され得、はんだ付プロセスにより形成され得る。
前記図６Ａと図７Ａ〜図７Ｃのプロセスを行った後、図７Ｄを参照すると、下部成形材料１３０Ｌの上面に開口部０の外周から開口部０を囲むように絶縁層１６０を形成する。絶縁層１６０の形成は、アンダーフィル材料をコーティングするか、または絶縁テープを貼り付けるなどの方式で行われる。しかし、本発明がこれに限定されるものではなく、図示していないが、絶縁層１６０は上部パッケージ基板１１０Ｕの下面に上部導電体１５４ｂの外周から上部導電体１５４ｂを囲むように、すなわち、図７Ｄの絶縁層１６０と対応する位置に形成され得る。
図７Ｅを参照すると、絶縁層１６０が形成された下部半導体パッケージ１０５Ｌ上に上部半導体パッケージ１０５Ｕを積層する。より具体的に説明すると、絶縁層１６０が形成された下部半導体パッケージ１０５Ｌ上に上部半導体パッケージ１０５Ｕを配置するが、上部導電体１５４ｂが対応する開口部０に挿入されるように配置した後、加熱および／または圧搾し、対応する下部導電体１５３ｂと上部導電体１５４ｂが電気的かつ物理的に結合および／または接続されるようにする。本プロセスの結果、電気的かつ物理的に結合および／または接続された下部導電体１５３ｂおよび上部導電体１５４ｂは一体でパッケージ間接続部（図２Ｂの１５０ｂを参照）を構成する。また、前述したように絶縁層１６０は接着特性を有し、これにより、本プロセスで下部半導体パッケージ１０５Ｌの下部成形材料１３０Ｌの上面と上部半導体パッケージ１０５Ｕの上部パッケージ基板１１０Ｕの下面が絶縁層１６０に取り付けられる。
続いて、図７Ｅの結果物である６面体形状の積層パッケージの側面と上面を囲むように電磁波シールド膜１７０を形成することについては、図６Ｉで説明した内容と実質に同一である。
以上で説明した本実施形態の積層パッケージ構造物製造方法によれば、例えば、第１実施形態の変形例の積層パッケージ構造物（１００ｂ〜１００ｅ）を形成することができる。
図８は、本発明の実施形態による積層パッケージ構造物を含む半導体モジュールを概念的に図示する図である。
図８を参照すると、半導体モジュール７００は、モジュールボード７１０、およびモジュールボード７１０上に実装された多数の半導体パッケージを含む。このような多数の半導体パッケージのうち少なくとも一つは本発明の実施形態による積層パッケージ構造物７００ａを含み得る。
本発明の実施形態による積層パッケージ構造物７００ａは、積層パッケージを含むパッケージオンパッケージであり得、電磁波シールド膜によって囲まれているため、モジュールボード７１０上の隣接するパッケージとの間から発生する電磁妨害による影響を最小化することができる。
以上、添付する図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
１００ａ〜１００ｅ、２００ａ、３００ａ、４００ａ、７００ａ、 積層パッケージ構造物、
１０５Ｌ 下部半導体パッケージ、
１１０Ｌ 下部パッケージ基板、
１１５Ｌ下部半導体チップ、
１２０ チップバンプ、
１２５ はんだボール、
１３０Ｌ 下部成形材料、
１０５Ｕ 上部半導体パッケージ、
１１０Ｕ 上部パッケージ基板、
１１５Ｕ 上部半導体チップ、
１３０Ｕ 上部成形材、
１３５ チップパッド、
１４０ ワイヤー、
１４５ ワイヤーボンディングパッド、
１５０ パッケージ間接続部、
１６０ 絶縁層、
１７０ 電磁波シールド膜、
１７１ 遮蔽膜。

Claims (44)

  1. 下部半導体パッケージ、前記下部半導体パッケージの上部に前記下部半導体パッケージと所定間隔離隔して配置される上部半導体パッケージ、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を支持し、前記下部半導体パッケージと前記上部半導体パッケージを電気的に接続するパッケージ間接続部、および少なくとも前記パッケージ間接続部の外周に配置され、前記下部半導体パッケージと前記上部半導体パッケージとの間の隔離空間を充填する絶縁層を含む積層パッケージと、
    前記積層パッケージの側面と上面を囲む電磁波シールド膜と、を含む、積層パッケージ構造物。
  2. 前記絶縁層は、接着性を有するアンダーフィル材料、誘電体、または絶縁テープを含む請求項１に記載の積層パッケージ構造物。
  3. 前記絶縁層は、前記パッケージ間接続部を除いた領域の全部または一部に配置される請求項１または２に記載の積層パッケージ構造物。
  4. 前記電磁波シールド膜は、軟磁性材料、フェライト、炭素ナノチューブまたは金属膜を含む請求項１〜３のいずれか一つに記載の積層パッケージ構造物。
  5. 前記電磁波シールド膜は、コーティングまたはメッキ方式によって形成された請求項１〜４のいずれか一つに記載の積層パッケージ構造物。
  6. 前記下部半導体パッケージは、下部パッケージ基板、前記下部パッケージ基板の上面に形成された下部半導体チップおよび前記下部半導体チップの少なくとも側面を囲む下部成形材料を含み、
    前記上部半導体パッケージは、上部パッケージ基板および前記上部パッケージ基板の上面に形成された上部半導体チップを含み、
    前記パッケージ間接続部は、前記下部成形材料を貫通して延び、前記下部成形材料の上面上から突出して前記下部パッケージ基板の上面と前記上部パッケージ基板の下面を接続する請求項１〜５のいずれか一つに記載の積層パッケージ構造物。
  7. 前記パッケージ間接続部は、前記下部パッケージ基板の上面と接する第１導電体と前記上部パッケージ基板の下面と接する第２導電体を含む請求項６に記載の積層パッケージ構造物。
  8. 前記下部成形材料は、前記下部成形材料を貫通して前記下部パッケージ基板の上面を露出させる開口部を含み、
    前記第１導電体は、前記開口部内に埋め込まれる請求項７に記載の積層パッケージ構造物。
  9. 前記下部成形材料は、前記下部成形材料を貫通して前記第１導電体の表面を露出させる開口部を含み、
    前記第２導電体は、前記開口部の内部に形成される下部と前記下部成形材料の上面上に突出した上部を含む請求項７に記載の積層パッケージ構造物。
  10. 前記第１導電体は、前記第２導電体に比べ、垂直高さ、水平方向幅または体積のうち少なくとも何れか一つのサイズが大きい請求項７〜９のいずれか一つに記載の積層パッケージ構造物。
  11. 前記パッケージ間接続部は、前記第１導電体と前記第２導電体との間に介在する第３導電体をさらに含む請求項７〜１０のいずれか一つに記載の積層パッケージ構造物。
  12. 前記下部成形材料は、前記下部半導体チップの上面を露出させる請求項６〜１１のいずれか一つに記載の積層パッケージ構造物。
  13. 前記上部半導体チップは、前記下部半導体チップより水平方向幅がより大きい請求項６〜１２のいずれか一つに記載の積層パッケージ構造物。
  14. 前記上部半導体パッケージは、前記上部半導体チップの上面に垂直方向に積層される少なくとも一つの半導体チップをさらに含む請求項６〜１３のいずれか一つに記載の積層パッケージ構造物。
  15. 前記絶縁層は、前記パッケージ間接続部の外周に配置され、前記下部成形材料と同一物質からなる請求項６〜１４のいずれか一つに記載の積層パッケージ構造物。
  16. 下部パッケージ基板、前記下部パッケージ基板の上面に形成された下部半導体チップおよび前記下部半導体チップの少なくとも側面を囲む下部成形材料を含む下部半導体パッケージと、
    上部パッケージ基板および前記上部パッケージ基板の上面に形成された上部半導体チップを含み、前記上部パッケージ基板の下面が前記下部成形材料と所定間隔隔離するように前記下部半導体パッケージの上部に配置される上部半導体パッケージと、
    下部成形材料を貫通して前記下部成形材料上面から延び、前記下部パッケージ基板の上面と前記上部パッケージ基板の下面を接続するパッケージ間接続部と、
    少なくとも前記パッケージ間接続部の外周に配置され、前記上部パッケージ基板の下面と前記下部成形材料との間の隔離空間を充填する絶縁層と、
    前記下部半導体パッケージ、前記上部半導体パッケージ、前記パッケージ間接続部および前記絶縁層を含む構造物の側面および上面を囲む電磁波シールド膜と、を含む、積層パッケージ構造物。
  17. 下部パッケージ基板上に積層された少なくとも一つの第１下部半導体チップを含む下部半導体パッケージ、
    上部パッケージ基板上に積層された少なくとも一つの第１上部半導体チップを含む上部半導体パッケージ、
    前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第１下部半導体チップの側面を囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、
    前記複数の接続導電体が配置された領域の側面を囲むように配置された絶縁層、を含むパッケージオンパッケージと
    前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜とを含むパッケージオンパッケージ素子。
  18. 前記第１下部半導体チップは、前記下部パッケージ基板と上部パッケージ基板との間に配置され、前記第１下部半導体チップは前記下部パッケージ基板上にあり、前記上部パッケージ基板の下にあり、
    前記第１上部半導体チップは前記上部パッケージ基板上にあり、
    前記絶縁層は、前記第１下部半導体チップと前記上部パッケージ基板との間に位置する空間に配置される請求項１７に記載のパッケージオンパッケージ素子。
  19. 前記絶縁層の内部縁は、複数の接続導電体の複数の最外角接続導電体と接し、
    前記絶縁層の外部縁は、前記電磁波シールド膜と接する請求項１８に記載のパッケージオンパッケージ素子。
  20. 前記複数の接続導電体は、前記上部半導体パッケージと前記下部半導体パッケージを物理的かつ電気的に接続するいずれの接続導電体を含む請求項１９に記載のパッケージオンパッケージ素子。
  21. 前記電磁波シールド膜は、磁性物質、フェライト、炭素ナノチューブまたは金属膜を含む請求項１７〜２０のいずれか一つに記載のパッケージオンパッケージ素子。
  22. 前記電磁波シールド膜は、コーティングまたはメッキによって形成された物質を含む請求項１７〜２１のいずれか一つに記載のパッケージオンパッケージ素子。
  23. 前記電磁波シールド膜は、軟性金属粉末、軟性合金粉末またはフェライト材のうち一つ以上を含む軟性磁性物質を含む請求項１７〜２２のいずれか一つに記載のパッケージオンパッケージ素子。
  24. 前記フェライトは、酸化鉄を含むフェライト材を含む請求項２１に記載のパッケージオンパッケージ素子。
  25. 前記下部半導体パッケージと前記上部半導体パッケージとの間に位置して所定の距離だけ前記下部半導体パッケージと前記上部半導体パッケージを分離する分離領域と、
    前記下部半導体チップの少なくとも一つの側面を囲み、前記分離領域と前記下部パッケージ基板の上面との間に配置される下部成形材料をさらに含み、
    前記複数の接続導電体それぞれは、前記下部成形材料を貫通して延びる請求項１７〜２４のいずれか一つに記載のパッケージオンパッケージ素子。
  26. それぞれの接続導電体は、前記下部パッケージ基板の上面と接する第１導電体と前記上部パッケージ基板の下面に接する第２導電体を含む請求項１７〜２５のいずれか一つに記載のパッケージオンパッケージ素子。
  27. 前記下部成形材料は、前記下部成形材料を貫通して延び、前記下部パッケージ基板の上面を露出させる開口部を含み、
    前記第１導電体は、前記開口部内に含まれる請求項２６に記載のパッケージオンパッケージ素子。
  28. 垂直高さ、水平幅または容積のうちいずれか一つにおいて、前記第１導電体は第２導電体よりサイズが大きい請求項２６または２７に記載のパッケージオンパッケージ素子。
  29. 前記第１導電体は、導電性バンプおよび貫通ビアのうち一つであり、
    前記第２導電体は、導電性バンプおよび貫通ビアのうち一つである請求項２６〜２８のいずれか一つに記載のパッケージオンパッケージ素子。
  30. 前記第１導電体は、前記上部パッケージ基板と直接接続された導電性ボールまたは導電性バンプであり、
    前記第２導電体は、前記下部パッケージ基板と前記第１導電体との間で接続された導電性ボール、導電性バンプまたは導電性貫通ビアである請求項２９に記載のパッケージオンパッケージ素子。
  31. 前記第１導電体と前記第２導電体との間に挿入される第３導電体をさらに含む請求項２９に記載のパッケージオンパッケージ素子。
  32. 前記第１下部半導体チップは、前記第１上部半導体チップよりさらに大きい面積を有する請求項１７〜３１のいずれか一つに記載のパッケージオンパッケージ素子。
  33. 前記第１下部半導体チップは、前記下部パッケージ基板上に積層された追加の半導体チップの積層体のうち一部である請求項１７〜３２のいずれか一つに記載のパッケージオンパッケージ素子。
  34. 前記第１上部半導体チップは、前記上部パッケージ基板上に積層された追加の半導体チップの積層体のうち一部である請求項１７〜２３のいずれか一つに記載のパッケージオンパッケージ素子。
  35. 前記パッケージオンパッケージ素子は、６面体の形状を有しており、
    前記電磁波シールド膜は、前記パッケージオンパッケージの５面をすべて覆う請求項１７〜３４のいずれか一つに記載のパッケージオンパッケージ素子。
  36. 前記絶縁層は、接着性のアンダーフィル材料、誘電材料または絶縁テープを含む請求項１７〜３５のいずれか一つに記載のパッケージオンパッケージ素子。
  37. 下部パッケージ基板上に積層された少なくとも一つの第１下部半導体チップを含む下部半導体パッケージと、
    上部パッケージ基板上に積層された少なくとも一つの第１上部半導体チップを含む上部半導体パッケージと、
    前記下部パッケージ基板と前記上部パッケージ基板との間に配置され、前記第１下部半導体チップを水平に囲んでいる複数の接続導電体であって、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで少なくとも延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、
    前記複数の接続導電体が配置された領域を水平に囲み配置された絶縁層、および
    前記パッケージオンパッケージの側面を囲み前記絶縁膜と接する電磁波シールド膜を含むパッケージオンパッケージ素子。
  38. 前記電磁波シールド膜は、前記パッケージオンパッケージ素子の上面も覆う請求項３７に記載のパッケージオンパッケージ素子。
  39. 前記パッケージオンパッケージ素子は６面体の形状であり、
    前記電磁波シールド膜は、前記パッケージオンパッケージの５面をすべて覆う請求項３７または３８に記載のパッケージオンパッケージ素子。
  40. 下部パッケージ基板上に積層された少なくとも一つの第１下部半導体チップを含む下部半導体パッケージと、前記第１下部半導体チップの側面を囲む下部成形部を形成し、
    前記下部成形部に複数の開口部を形成し、
    上部パッケージ基板上に積層された少なくとも一つの第１上部半導体チップを含む上部半導体パッケージを形成し、
    前記複数の開口部に複数の第１導電体をそれぞれ形成し、
    前記下部半導体パッケージ上に前記上部半導体パッケージを積層し、それぞれ前記複数の第１導電体を含む複数の接続導電体は、前記上部パッケージ基板と前記下部パッケージ基板との間に配置され、前記第１下部半導体チップの側面を囲む領域に配置され、前記複数の接続導電体それぞれは、少なくとも前記下部パッケージ基板の上面から前記上部パッケージ基板まで延び、前記上部半導体パッケージを前記下部半導体パッケージと物理的かつ電気的に接続し、
    前記複数の接続導電体が配置された領域の側面を囲む絶縁層を形成し、
    前記パッケージオンパッケージの側面と上面を囲む電磁波シールド膜を形成することを含むパッケージオンパッケージ素子製造方法。
  41. 前記複数の第１導電体を形成することは、導電性ボール、導電性バンプまたは貫通ビアを形成することを含み、
    前記複数の接続導電体それぞれは、導電性ボール、導電性バンプまたは貫通ビアと他の導電性ボール、他の導電性バンプまたは他の貫通ビアを含む請求項４０に記載のパッケージオンパッケージ素子製造方法。
  42. 前記電磁波シールド膜を形成することは、前記パッケージオンパッケージ上に前記電磁波シールド膜をコーティングまたはメッキして前記パッケージオンパッケージ素子の側面および上面を覆うことを含む請求項４０または４１に記載のパッケージオンパッケージ素子製造方法。
  43. 前記電磁波シールド膜は、前記絶縁層と接する請求項４０〜４２のいずれか一つに記載のパッケージオンパッケージ素子製造方法。
  44. 前記下部パッケージ基板の上面から前記下部半導体パッケージの上面まで延びる導電性の貫通ビアを形成することによって前記複数の開口部内に前記複数の第１導電体を形成し、
    前記上部パッケージ基板の下面上に複数のボールまたはバンプを形成することを含む複数の第２導電体を形成し、
    前記複数の第１導電体と前記複数の第２導電体を整列し、それぞれの第１導電体とそれぞれの第２導電体を物理的に接続する過程を行うことによって前記接続導電体を形成することをさらに含む請求項４０〜４３のいずれか一つに記載のパッケージオンパッケージ素子製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014049477A (ja) * 2012-08-29 2014-03-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板及び電子部品内蔵基板の製造方法
JP2015109301A (ja) * 2013-12-03 2015-06-11 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP2015525007A (ja) * 2012-08-15 2015-08-27 アップル インコーポレイテッド 薄型基板のＰｏＰ構造
KR101563910B1 (ko) * 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
JP2016528735A (ja) * 2013-09-27 2016-09-15 インテル・コーポレーション 受動素子用のスーパーポーザ基板を備えるダイパッケージ
WO2017065113A1 (ja) * 2015-10-13 2017-04-20 リンテック株式会社 半導体装置および複合シート
JP2017511971A (ja) * 2014-02-13 2017-04-27 クアルコム，インコーポレイテッド 封止層を横切るサイドバリア層を有するビアを備える集積デバイス
WO2021157269A1 (ja) * 2020-02-05 2021-08-12 株式会社デンソー 電子機器

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2981795B1 (fr) * 2011-10-25 2015-01-02 Commissariat Energie Atomique Hybridation flip-chip de composants microelectroniques par chauffage local des elements de connexion
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
CN102832182B (zh) * 2012-09-10 2015-01-14 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8963311B2 (en) * 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
US9331007B2 (en) * 2012-10-16 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming conductive ink layer as interconnect structure between semiconductor packages
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
KR102000678B1 (ko) 2012-10-26 2019-07-16 삼성전자주식회사 반도체 장치 및 이를 제조하는 방법
US9294045B2 (en) 2013-03-15 2016-03-22 Rf Micro Devices, Inc. Gain and phase calibration for closed loop feedback linearized amplifiers
US9705478B2 (en) 2013-08-01 2017-07-11 Qorvo Us, Inc. Weakly coupled tunable RF receiver architecture
US9899133B2 (en) 2013-08-01 2018-02-20 Qorvo Us, Inc. Advanced 3D inductor structures with confined magnetic field
US9312198B2 (en) * 2013-03-15 2016-04-12 Intel Deutschland Gmbh Chip package-in-package and method thereof
KR101494411B1 (ko) * 2013-03-21 2015-02-17 주식회사 네패스 반도체패키지 및 이의 제조방법
KR101478510B1 (ko) * 2013-03-29 2015-01-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
KR102076050B1 (ko) 2013-03-29 2020-02-12 삼성전자주식회사 적층형 반도체 패키지
TWI632714B (zh) * 2013-05-02 2018-08-11 新加坡商泰拉-屏障膜公司 封裝障壁堆疊
KR102076044B1 (ko) 2013-05-16 2020-02-11 삼성전자주식회사 반도체 패키지 장치
CN107658275A (zh) * 2013-05-31 2018-02-02 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US9508663B2 (en) * 2013-07-24 2016-11-29 Invensense, Inc. Assembly and packaging of MEMS device
TWI520285B (zh) * 2013-08-12 2016-02-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
KR102229202B1 (ko) * 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US9236355B2 (en) 2014-04-17 2016-01-12 Apple Inc. EMI shielded wafer level fan-out pop package
US10090256B2 (en) * 2014-06-24 2018-10-02 Ibis Innotech Inc. Semiconductor structure
US9801282B2 (en) 2014-06-24 2017-10-24 Ibis Innotech Inc. Package structure
TWI553809B (zh) * 2014-06-24 2016-10-11 思鷺科技股份有限公司 封裝基板結構
US10256180B2 (en) 2014-06-24 2019-04-09 Ibis Innotech Inc. Package structure and manufacturing method of package structure
US9859193B2 (en) * 2014-06-24 2018-01-02 Ibis Innotech Inc. Package structure
KR102243285B1 (ko) 2014-07-01 2021-04-23 삼성전자주식회사 반도체 패키지
US9601464B2 (en) 2014-07-10 2017-03-21 Apple Inc. Thermally enhanced package-on-package structure
US9711474B2 (en) * 2014-09-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure with polymeric layer and manufacturing method thereof
US9972601B2 (en) 2014-09-26 2018-05-15 Intel Corporation Integrated circuit package having wirebonded multi-die stack
US9613857B2 (en) 2014-10-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection structure and method
TWI559488B (zh) * 2014-12-27 2016-11-21 矽品精密工業股份有限公司 封裝結構及其製法
US10624214B2 (en) 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
KR102350499B1 (ko) * 2015-02-17 2022-01-14 삼성전자주식회사 전자장치용 전자기 쉴드 구조
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
KR102354370B1 (ko) * 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
DE102015008503A1 (de) * 2015-07-03 2017-01-05 TE Connectivity Sensors Germany GmbH Elektrisches Bauteil und Herstellungsverfahren zum Herstellen eines solchen elektrischen Bauteils
US10109593B2 (en) 2015-07-23 2018-10-23 Apple Inc. Self shielded system in package (SiP) modules
KR102424402B1 (ko) * 2015-08-13 2022-07-25 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10796835B2 (en) * 2015-08-24 2020-10-06 Qorvo Us, Inc. Stacked laminate inductors for high module volume utilization and performance-cost-size-processing-time tradeoff
CN106486453A (zh) * 2015-08-25 2017-03-08 力成科技股份有限公司 一种柱顶互连型态半导体封装构造及其制造方法
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US10872879B2 (en) 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
CN205542769U (zh) * 2015-11-30 2016-08-31 奥特斯(中国)有限公司 电子装置和电子设备
US9721903B2 (en) 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
US9847304B2 (en) * 2015-12-24 2017-12-19 Intel Corporation Electronic device packages with conformal EMI shielding and related methods
CN106997875A (zh) * 2016-01-23 2017-08-01 重庆三峡学院 一种PoP堆叠封装结构及其制造方法
CN107154385A (zh) * 2016-03-04 2017-09-12 讯芯电子科技（中山）有限公司 堆叠封装结构及其制造方法
KR102522322B1 (ko) 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
JP6621708B2 (ja) * 2016-05-26 2019-12-18 新光電気工業株式会社 半導体装置、半導体装置の製造方法
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same
US10269720B2 (en) * 2016-11-23 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packaging
TWI723140B (zh) 2016-08-10 2021-04-01 台灣積體電路製造股份有限公司 經封裝裝置以及形成經封裝裝置的方法
CN106298741A (zh) * 2016-08-11 2017-01-04 国网辽宁省电力有限公司电力科学研究院 一种射频多芯片电路电磁屏蔽结构
TWI676259B (zh) * 2016-09-02 2019-11-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN110024115B (zh) 2016-10-04 2024-02-02 天工方案公司 具有包覆模制结构的双侧射频封装
US10388637B2 (en) * 2016-12-07 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US10797039B2 (en) 2016-12-07 2020-10-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US11139238B2 (en) 2016-12-07 2021-10-05 Qorvo Us, Inc. High Q factor inductor structure
US10319684B2 (en) * 2017-04-11 2019-06-11 STATS ChipPAC Pte. Ltd. Dummy conductive structures for EMI shielding
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
KR20190004964A (ko) * 2017-07-05 2019-01-15 삼성전자주식회사 반도체 패키지
KR102504293B1 (ko) 2017-11-29 2023-02-27 삼성전자 주식회사 패키지 온 패키지 형태의 반도체 패키지
US10347826B1 (en) * 2018-01-08 2019-07-09 Globalfoundries Singapore Pte. Ltd. STT-MRAM flip-chip magnetic shielding and method for producing the same
KR102653893B1 (ko) * 2018-03-22 2024-04-02 삼성전자주식회사 반도체 패키지
US10937741B2 (en) 2018-11-16 2021-03-02 STATS ChipPAC Pte. Ltd. Molded laser package with electromagnetic interference shield and method of making
KR102677777B1 (ko) * 2019-04-01 2024-06-25 삼성전자주식회사 반도체 패키지
CN112242386B (zh) * 2019-07-16 2024-07-05 江苏长电科技股份有限公司 Sip封装结构
US11658148B2 (en) 2019-07-25 2023-05-23 Samsung Electronics Co., Ltd. Semiconductor package and a method for manufacturing the same
US11201110B2 (en) * 2019-07-31 2021-12-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and method for manufacturing the same
CN112563249A (zh) * 2019-09-25 2021-03-26 江苏长电科技股份有限公司 集成封装结构
CN111403302A (zh) * 2020-03-27 2020-07-10 深圳杰微芯片科技有限公司 嵌入式芯片封装方法
CN111524817A (zh) * 2020-05-06 2020-08-11 苏州容思恒辉智能科技有限公司 一种半导体芯片堆叠封装及其形成方法
KR20220162468A (ko) 2021-06-01 2022-12-08 삼성전자주식회사 반도체 패키지
CN113410145A (zh) * 2021-06-21 2021-09-17 东莞记忆存储科技有限公司 六面电磁屏蔽的倒装芯片封装方法
EP4401078A1 (en) * 2022-11-25 2024-07-17 Yangtze Memory Technologies Co., Ltd. Chip packaging structure and manufacturing method therefor, and electronic device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0241449U (ja) * 1988-09-10 1990-03-22
JPH08288686A (ja) * 1995-04-20 1996-11-01 Nec Corp 半導体装置
JP2001298115A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003124236A (ja) * 2001-10-09 2003-04-25 Mitsui Chemicals Inc 接着材料およびそれらを用いたスタックパッケージ
JP2003124011A (ja) * 2001-10-09 2003-04-25 Hitachi Ltd 電磁波吸収材及びそれを用いた製品
JP2009016714A (ja) * 2007-07-09 2009-01-22 Texas Instr Japan Ltd 半導体装置のアンダーフィルの充填方法
US20100155920A1 (en) * 2008-12-24 2010-06-24 Samsung Electronics Co., Ltd. Stacked semiconductor package, semiconductor package module and method of manufacturing the stacked semiconductor package

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2698919B2 (ja) 1988-07-27 1998-01-19 ペガサスミシン製造 株式会社 縁かがり縫いミシンにおける空環及びその作製方法
US6515352B1 (en) * 2000-09-25 2003-02-04 Micron Technology, Inc. Shielding arrangement to protect a circuit from stray magnetic fields
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
JP2003115691A (ja) 2001-10-04 2003-04-18 Tdk Corp フィルム状ｅｍｉフィルタ
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
KR20040026530A (ko) * 2002-09-25 2004-03-31 삼성전자주식회사 반도체 패키지 및 그를 이용한 적층 패키지
JP2004349495A (ja) * 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
TWI257135B (en) * 2005-03-29 2006-06-21 Advanced Semiconductor Eng Thermally enhanced three dimension package and method for manufacturing the same
KR101213661B1 (ko) * 2005-03-31 2012-12-17 스태츠 칩팩, 엘티디. 칩 스케일 패키지 및 제 2 기판을 포함하고 있으며 상부면및 하부면에서 노출된 기판 표면들을 갖는 반도체 어셈블리
JP4816647B2 (ja) * 2005-11-28 2011-11-16 株式会社村田製作所 回路モジュールの製造方法および回路モジュール
KR100714310B1 (ko) * 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
KR20080023996A (ko) 2006-09-12 2008-03-17 주식회사 하이닉스반도체 반도체 패키지
JP5074738B2 (ja) * 2006-10-24 2012-11-14 リンテック株式会社 複合型半導体装置用スペーサーシート、及び複合型半導体装置の製造方法
JP4972391B2 (ja) * 2006-12-13 2012-07-11 新光電気工業株式会社 シールドケース付パッケージおよびシールドケース付パッケージの製造方法
JP2008166373A (ja) * 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
KR101336569B1 (ko) * 2007-05-22 2013-12-03 삼성전자주식회사 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법
US7777351B1 (en) * 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8952511B2 (en) * 2007-12-18 2015-02-10 Intel Corporation Integrated circuit package having bottom-side stiffener
US8193624B1 (en) * 2008-02-25 2012-06-05 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
CN101572260B (zh) * 2008-04-30 2011-04-20 南亚科技股份有限公司 多芯片堆叠封装体
US8039942B2 (en) * 2008-06-17 2011-10-18 Stats Chippac Ltd. Ball grid array package stacking system
KR20100002875A (ko) 2008-06-30 2010-01-07 주식회사 하이닉스반도체 반도체 패키지
US7859094B2 (en) * 2008-09-25 2010-12-28 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US8110902B2 (en) * 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8299595B2 (en) * 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
US8304880B2 (en) * 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0241449U (ja) * 1988-09-10 1990-03-22
JPH08288686A (ja) * 1995-04-20 1996-11-01 Nec Corp 半導体装置
JP2001298115A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2003124236A (ja) * 2001-10-09 2003-04-25 Mitsui Chemicals Inc 接着材料およびそれらを用いたスタックパッケージ
JP2003124011A (ja) * 2001-10-09 2003-04-25 Hitachi Ltd 電磁波吸収材及びそれを用いた製品
JP2009016714A (ja) * 2007-07-09 2009-01-22 Texas Instr Japan Ltd 半導体装置のアンダーフィルの充填方法
US20100155920A1 (en) * 2008-12-24 2010-06-24 Samsung Electronics Co., Ltd. Stacked semiconductor package, semiconductor package module and method of manufacturing the stacked semiconductor package

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI553801B (zh) * 2012-08-15 2016-10-11 蘋果公司 薄基板堆疊式封裝件結構
JP2015525007A (ja) * 2012-08-15 2015-08-27 アップル インコーポレイテッド 薄型基板のＰｏＰ構造
JP2014049477A (ja) * 2012-08-29 2014-03-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板及び電子部品内蔵基板の製造方法
US10615133B2 (en) 2013-09-27 2020-04-07 Intel Corporation Die package with superposer substrate for passive components
JP2016528735A (ja) * 2013-09-27 2016-09-15 インテル・コーポレーション 受動素子用のスーパーポーザ基板を備えるダイパッケージ
KR101563910B1 (ko) * 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
JP2015109301A (ja) * 2013-12-03 2015-06-11 新光電気工業株式会社 電子装置及び電子装置の製造方法
JP2017511971A (ja) * 2014-02-13 2017-04-27 クアルコム，インコーポレイテッド 封止層を横切るサイドバリア層を有するビアを備える集積デバイス
WO2017065113A1 (ja) * 2015-10-13 2017-04-20 リンテック株式会社 半導体装置および複合シート
JP2017076656A (ja) * 2015-10-13 2017-04-20 リンテック株式会社 半導体装置および複合シート
WO2021157269A1 (ja) * 2020-02-05 2021-08-12 株式会社デンソー 電子機器
JP2021125555A (ja) * 2020-02-05 2021-08-30 株式会社デンソー 電子機器
JP7226358B2 (ja) 2020-02-05 2023-02-21 株式会社デンソー 電子機器

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