KR102076050B1 - 적층형 반도체 패키지 - Google Patents

적층형 반도체 패키지 Download PDF

Info

Publication number
KR102076050B1
KR102076050B1 KR1020130034724A KR20130034724A KR102076050B1 KR 102076050 B1 KR102076050 B1 KR 102076050B1 KR 1020130034724 A KR1020130034724 A KR 1020130034724A KR 20130034724 A KR20130034724 A KR 20130034724A KR 102076050 B1 KR102076050 B1 KR 102076050B1
Authority
KR
South Korea
Prior art keywords
package
package substrate
semiconductor
filler
substrate
Prior art date
Application number
KR1020130034724A
Other languages
English (en)
Other versions
KR20140119374A (ko
Inventor
이진호
이희석
유세호
하정오
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130034724A priority Critical patent/KR102076050B1/ko
Priority to US14/148,717 priority patent/US9171827B2/en
Publication of KR20140119374A publication Critical patent/KR20140119374A/ko
Application granted granted Critical
Publication of KR102076050B1 publication Critical patent/KR102076050B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45155—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45157—Cobalt (Co) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45164—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45166—Titanium (Ti) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45171—Chromium (Cr) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48601—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48701—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48744—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48755—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48801—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48855—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909—Special local insulating pattern, e.g. as dam around component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

하부 패키지 기판 및 상기 하부 패키지 기판 상에 배치된 적어도 하나의 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상기 하부 패키지 기판보다 큰 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 적어도 하나의 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면을 연결하는 패키지간 연결부, 및 상기 패키지간 연결부를 감싸면서 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이를 매립하는 충전재를 포함하는 적층형 반도체 패키지가 제공된다.

Description

적층형 반도체 패키지{Stack type semiconductor package}
본 발명은 적층형 반도체 패키지와 그 제조 방법, 및 상기 적층형 반도체 패키지를 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도 향상 및 전자 회로 시스템의 소형화를 위하여 패키지 적층 구조가 제안되었다.
본 발명이 해결하고자 하는 과제는 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 우수한 솔더 조인트 신뢰성(solder joint reliability)을 갖는 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 적층형 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 우수한 솔더 조인트 신뢰성을 갖는 적층형 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지는, 하부 패키지 기판 및 상기 하부 패키지 기판 상에 배치된 적어도 하나의 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상기 하부 패키지 기판보다 큰 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 적어도 하나의 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 하부 패키지 기판의 상면(top surface)과 상기 상부 패키지 기판의 하면(bottom surface)을 연결하는 패키지간 연결부(inter-package connection), 및 상기 패키지간 연결부를 감싸면서 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이를 매립하는 충전재(filler)를 포함할 수 있다.
상기 충전재는 에폭시 수지(epoxy resin) 또는 폴리머(polymer) 계열의 물질을 포함할 수 있다.
상기 상부 패키지 기판의 하면에 배치된 적어도 하나의 수동 소자, 및 상기 상부 패키지 기판의 하면과 상기 적어도 하나의 수동 소자를 연결하는 내부 연결 부재를 더 포함할 수 있다. 상기 충전재는 상기 하부 반도체 패키지와 상기 수동 소자 사이의 공간을 매립하면서 상기 내부 연결 부재를 감싸도록 형성될 수 있다. 상기 내부 연결 부재는 상기 패키지간 연결부와 동일한 물질로 형성될 수 있다.
상기 하부 패키지 기판 상에 형성되고, 상기 하부 반도체 칩의 측면을 둘러싸는 하부 봉지재를 더 포함할 수 있다. 상기 충전재는 상기 하부 봉지재를 둘러싸도록 형성될 수 있다.
상기 하부 패키지 기판의 상면과 상기 하부 반도체 칩 사이에 형성된 언더필(underfill) 부재를 더 포함할 수 있다. 상기 충전재는 상기 하부 반도체 칩 및 상기 언더필 부재를 둘러싸도록 형성될 수 있다.
상기 상부 반도체 칩을 덮도록 상기 상부 패키지 기판 상에 형성된 상부 봉지재를 더 포함할 수 있다.
상기 상부 패키지 기판 하면의 외곽부를 따라 형성된 댐을 더 포함할 수 있다. 상기 충전재는 상기 댐에 의해 한정될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 적층형 반도체 패키지는, 하부 패키지 기판 및 상기 하부 패키지 기판 상에 배치된 적어도 하나의 하부 반도체 칩을 포함하는, 적어도 하나의 하부 반도체 패키지, 상기 하부 패키지 기판보다 큰 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 적어도 하나의 상부 반도체 칩을 포함하는 상부 반도체 패키지, 상기 적어도 하나의 하부 반도체 패키지와 상기 상부 반도체 패키지를 연결하는 패키지간 연결부, 및 상기 패키지간 연결부를 감싸면서 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이를 매립하는 충전재를 포함할 수 있다.
상기 충전재는 상기 적어도 하나의 하부 반도체 패키지를 둘러싸도록 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 서로 다른 사이즈를 갖는 상부 패키지 기판과 하부 패키지 기판 사이를 충전재로 매립하여 패키지간 연결부에 인가되는 스트레스를 최소화함으로써, 상기 패키지간 연결부의 보드 레벨(board level) 신뢰성을 향상시킬 수 있다. 또한, 적층형 반도체 패키지의 강도(stiffness)를 향상시켜 열적 어택으로 인한 패키지 기판의 휨(warpage) 현상을 억제할 수 있다.
도 1 내지 도 5는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들을 도시한 단면도들이다.
도 6a 내지 도 6h는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 7a, 도 7b 및 도 8은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 평면도들이다.
도 9a 내지 도 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법들을 설명하기 위한 단면도들이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 개략적으로 도시한 도면이다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 5는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들을 도시한 단면도들이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(500)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 패키지간 연결부(220) 및 충전재(300)를 포함할 수 있다.
상기 적층형 반도체 패키지(500)는 상기 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)가 적층된 패키지 온 패키지(package on package; POP) 구조를 가질 수 있다. 상기 하부 반도체 패키지(100) 및 상부 반도체 패키지(200)는 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 패키지들이다. 상기 적층형 반도체 패키지(500)는 다른 기능을 갖는 여러 유형의 반도체 소자들을 하나의 패키지 내에 조립하는 시스템 인 패키지(system in package; SIP)로서, 제품의 성능과 효율성을 극대화할 수 있다.
상기 하부 반도체 패키지(100)는 하부 패키지 기판(105) 및 상기 하부 패키지 기판(105) 상에 배치된 적어도 하나의 하부 반도체 칩(110)을 포함할 수 있다.
상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)을 포함할 수 있다. 상기 하부 패키지 기판(105)은 하부 코아층(102) 및 하부 솔더 레지스트층들(104a, 104b)을 포함할 수 있다. 상기 하부 패키지 기판(105)을 구성하는 하부 코아층(102) 내에는 상기 복수개의 하부 배선들이 형성될 수 있다. 상기 복수개의 하부 배선들에는 접지 전압 및 전원 전압이 인가될 수 있다.
상기 하부 패키지 기판(105)의 상면(105a)에는 제1 하부 솔더 레지스트층(104a)에 의해 절연되는 복수개의 제1 하부 랜드들(106)이 형성될 수 있다. 상기 하부 패키지 기판(105)의 하면(105b)에는 제2 하부 솔더 레지스트층(104b)에 의해 절연되는 복수개의 제2 하부 랜드들(108)이 형성될 수 있다. 상기 제1 하부 랜드들(106)은 상기 하부 배선들을 통해 상기 제2 하부 랜드들(108)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 하부 랜드들(106, 108)은 구리(Cu), 니켈(Ni), 금(Au), 또는 솔더 물질을 포함할 수 있다.
상기 제2 하부 랜드들(108) 상에는 상기 적층형 반도체 패키지(500)를 반도체 모듈 보드(board) 또는 시스템 보드에 전기적으로 연결할 수 있는 외부 연결 부재(114)가 형성될 수 있다. 상기 외부 연결 부재(114)는 솔더 볼(solder ball), 솔더 범프(solder bump), 솔더 페이스트(solder paste) 등과 같은 솔더 물질로 형성되거나, 구형(sphericity), 메사(mesa) 또는 핀(pin) 모양의 금속으로 형성될 수 있다. 상기 외부 연결 부재(114)는 볼 그리드 어레이(ball grid array; BGA) 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다.
상기 하부 반도체 칩(110)은 마이크로 프로세서(microprocessor) 또는 마이크로 컨트롤러(microcontroller)와 같은 로직 반도체 소자를 포함할 수 있다. 상기 하부 반도체 칩(110)은 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자들이 포함된 시스템 온 칩(system on chip; SOC)일 수 있다. 상기 하부 반도체 칩(110)은 플립 칩(flip chip) 방식 또는 와이어 본딩 방식으로 상기 하부 패키지 기판(105)에 연결될 수 있다. 예를 들어, 상기 하부 반도체 칩(110)은 칩 패드들이 형성되어 있는 활성면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 배치된 도전성 칩 범프(112)들을 이용하여 상기 하부 패키지 기판(105) 상에 직접 연결되는 플립 칩 패키지(flip chip package; FCP)일 수 있다. 또한, 도 1에서는 상기 하부 반도체 칩(110)이 상기 하부 패키지 기판(105)에 플립 칩 본딩된 것으로 도시되었으나, 상기 하부 반도체 칩(110)은 칩 패드 및 도전성 와이어를 통해 상기 하부 패키지 기판(105)에 연결될 수도 있다.
상기 하부 반도체 칩(110)이 플립 칩 패키지인 경우, 상기 하부 반도체 칩(110)의 활성면(110a)에 형성된 칩 패드들은 상기 칩 범프(112) 및 하부 배선들을 통해 상기 제1 하부 랜드들(106)과 전기적으로 연결될 수 있다. 상기 칩 범프(112)는 솔더 물질 또는 금속을 포함할 수 있다. 상기 칩 범프(112)가 솔더 범프인 경우에는 솔더 리플로우 공정 후 표면 장력 효과에 의하여 볼 모양이 유지되는 반면, 상기 칩 범프(112)가 금과 같은 금속 범프인 경우에는 메사(mesa) 모양으로 형성될 수 있다.
상기 하부 반도체 패키지(100)는 상기 하부 패키지 기판(105) 상에 형성되고 상기 하부 반도체 칩(110)의 측면을 둘러싸는 하부 봉지재(116)를 더 포함할 수 있다. 상기 하부 봉지재(116)는 상기 하부 반도체 칩(110)과 하부 패키지 기판(105) 간의 전기적 접속을 보호하기 위한 것으로, 상기 하부 반도체 칩(110)의 상면(110b)에는 형성되지 않을 수 있다. 즉, 상기 하부 봉지재(116)는 상기 하부 반도체 칩(110)의 상면(110b)을 노출시킴으로써, 상기 적층형 반도체 패키지(500)의 전체 높이를 낮출 수 있다. 상기 하부 봉지재(116)는 에폭시 수지 또는 에폭시 몰드 컴파운드(epoxy mold compound; EMC)를 포함할 수 있다. 필요에 따라, 상기 하부 봉지재(116)는 상기 하부 패키지 기판(105)의 하면 상에 형성되어 상기 제2 하부 솔더 레지스트층(104b)을 보호하고 상기 외부 연결 부재(114)를 안정적으로 지지할 수 있다.
상기 상부 반도체 패키지(200)는 상기 하부 반도체 패키지(100) 상에 수직으로 적층되며, 상기 하부 패키지 기판(105)보다 큰 사이즈를 갖는 상부 패키지 기판(205) 및 상기 상부 패키지 기판(205) 상에 배치된 적어도 하나의 상부 반도체 칩(210)을 포함할 수 있다.
상기 상부 패키지 기판(205)은 복수개의 상부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 상부 패키지 기판(205)은 상부 코아층(202) 및 상부 솔더 레지스트층들(204a, 204b)을 포함할 수 있다. 상기 상부 패키지 기판(205)을 구성하는 상부 코아층(202) 내에는 상기 복수개의 상부 배선들이 형성될 수 있다. 상기 복수개의 상부 배선들에는 접지 전압 및 전원 전압이 인가될 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에는 제1 상부 솔더 레지스트층(204a)에 의해 절연되는 복수개의 제1 상부 랜드들(206)이 형성될 수 있다. 상기 상부 패키지 기판(205)의 하면(205b)에는 제2 상부 솔더 레지스트층(204b)에 의해 절연되는 복수개의 제2 상부 랜드들(208)이 형성될 수 있다. 상기 제1 상부 랜드들(206)은 상기 상부 배선들을 통해 상기 제2 상부 랜드들(208)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 상부 랜드들(206, 208)은 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다. 도 1에서는 편의상 상기 제1 상부 랜드(106)를 하나만 도시하였다.
상기 상부 반도체 칩(210)은 활성면(210a)에 칩 패드들을 갖고, 반도체 메모리 소자를 포함할 수 있다. 메모리 용량을 증가시키기 위해서는 상기 상부 반도체 칩(210)의 사이즈를 증대시키거나, 복수개의 상부 반도체 칩들을 수평 및 수직 방향으로 적층해야 하므로, 상기 상부 반도체 칩(210)이 탑재되는 상부 패키지 기판(205)은 상기 하부 패키지 기판(205)보다 큰 사이즈를 가져야 한다.
상기 상부 반도체 칩(210)은 와이어 본딩 방식 또는 플립 칩 방식으로 상기 하부 패키지 기판(105)에 연결될 수 있다. 예를 들어, 상기 상부 반도체 칩(210)의 활성면(210a)에 형성되어 있는 칩 패드들은 와이어(212)를 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다. 또한, 도 1에서는 상기 상부 반도체 칩(210)이 와이어 본딩 방식으로 상기 상부 패키지 기판(205)에 연결된 것으로 도시되었으나, 상기 상부 반도체 칩(210)이 플립 칩 방식으로 상기 상부 패키지 기판(205)에 직접 연결될 수도 있다.
상기 상부 반도체 패키지(200)는 상기 상부 패키지 기판(205) 상에 형성되고 상기 상부 반도체 칩(210)의 활성면(210a) 및 상기 와이어(212)를 둘러싸서 보호하는 상부 봉지재(214)를 더 포함할 수 있다. 상기 상부 봉지재(214)는 에폭시 수지 또는 EMC를 포함할 수 있다.
상기 패키지간 연결부(220)는 상기 하부 패키지 기판(105)의 제1 하부 랜드(106)와 상기 상부 패키지 기판(205)의 제2 상부 랜드(208) 사이에 배치되어 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결할 수 있다. 상기 패키지간 연결부(220)는 솔더 물질을 포함할 수 있다. 예를 들어, 상기 패키지간 연결부(220)는 솔더 볼로 형성될 수 있다.
상기 충전재(300)는 상기 패키지간 연결부(220)를 감싸면서 상기 하부 패키지 기판(105)과 상기 상부 패키지 기판(205) 사이를 매립하도록 형성될 수 있다. 상기 충전재(300)는 상기 하부 패키지 기판(105) 상의 하부 봉지재(116)를 둘러싸도록 형성될 수 있다. 상기 충전재(300)는 에폭시 수지와 같은 언더필 수지 또는 폴리머 계열의 물질로 형성될 수 있다. 또한, 상기 충전재(300)는 실리카 필러나 플럭스(flux) 등을 포함할 수 있다.
상기 패키지간 연결부(220)의 솔더 조인트 신뢰성(solder joint reliability)은 기기 수준 신뢰성(component reliability)과 보드 레벨 신뢰성(board level reliability)을 포함한다. 상기 보드 레벨 신뢰성은 반도체 패키지를 반도체 모듈 보드 또는 시스템 보드에 실장한 상태에서, 충격/강하(shock/drop) 스트레스 또는 열 사이클 스트레스(thermal cycle stress)에 대한 솔더와 패키지, 솔더와 보드 사이의 계면에서의 솔더 조인트 신뢰성을 의미한다.
상부 패키지 기판(205)이 하부 패키지 기판(105)보다 큰 사이즈를 갖는 적층형 반도체 패키지(500)에서는 상기 패키지간 연결부(220)가 밀봉되지 않고 노출되기 때문에 외부의 충격이나 열 사이클에 매우 취약해질 수 있다. 상기 충전재(300)는 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭을 완전히 매립하여 상기 패키지간 연결부(220)를 보호하기 때문에, 상기 패키지간 연결부(220)에 인가되는 기계적(mechanical) 스트레스 또는 열적 스트레스를 완화시켜 상기 패키지간 연결부(220)에 크랙(crack)이 발생되는 것을 방지할 수 있다. 따라서, 상기 충전재(300)는 상기 패키지간 연결부(220)의 보드 레벨 신뢰성을 향상시킬 수 있다.
또한, 상기 충전재(300)는 상기 적층형 반도체 패키지(500)의 강도를 향상시킴으로써, 표면 실장 기술(surface mounting technology; SMT) 등을 이용하여 상기 적층형 반도체 패키지(500)에 대해 추가적인 리플로우 공정을 수행할 때 패키지 기판이 휘거나 비틀어지는 현상을 억제할 수 있다.
상기 상부 패키지 기판(205)은 그 하면(205b)의 외곽부를 따라 형성된 댐(218)을 더 포함할 수 있다. 상기 댐(218)은 상기 상부 패키지 기판(205)의 제조 공정 중에 솔더 레지스트층을 프린팅하여 형성될 수 있으며, 상기 충전재(300)의 넘침을 방지할 수 있다.
이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지들에 대해, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 2를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(510)는 제1 및 제2 하부 반도체 패키지(150a, 150b), 상부 반도체 패키지(250), 제1 및 제2 패키지간 연결부(220a, 220b) 및 충전재(300)를 포함할 수 있다.
상기 적층형 반도체 패키지(510)는 상기 상부 반도체 패키지(250)의 아래에 두 개 이상의 하부 반도체 패키지들이 탑재될 수 있다. 예를 들어, 상기 제1 하부 반도체 패키지(150a)는 SOC 칩을 포함하고, 상기 제2 하부 반도체 패키지(150b)는 모뎀(modem)을 포함할 수 있다.
상기 제1 하부 반도체 패키지(150a)는 제1 하부 패키지 기판(130), 상기 제1 하부 패키지 기판(130) 상에 배치된 적어도 하나의 제1 하부 반도체 칩(140), 및 상기 제1 하부 패키지 기판(130) 상에 형성되고 상기 제1 하부 반도체 칩(140)의 측면을 둘러싸는 제1 하부 봉지재(116a)를 포함할 수 있다.
상기 제2 하부 반도체 패키지(150b)는 제2 하부 패키지 기판(135), 상기 제2 하부 패키지 기판(135) 상에 배치된 적어도 하나의 제2 하부 반도체 칩(145), 및 상기 제2 하부 패키지 기판(135) 상에 형성되고 상기 제2 하부 반도체 칩(145)의 측면을 둘러싸는 제2 하부 봉지재(116b)를 포함할 수 있다.
상기 제1 및 제2 하부 패키지 기판들(130, 135)의 상면에는 복수개의 제1 하부 랜드들(106a, 106b)이 형성될 수 있다. 상기 제1 및 제2 하부 패키지 기판들(130, 135)의 하면에는 복수개의 제2 하부 랜드들(108a, 108b)이 형성될 수 있다. 상기 제1 하부 랜드들(106a, 106b)은 하부 배선들을 통해 상기 제2 하부 랜드들(108a, 108b)과 전기적으로 연결될 수 있다. 상기 제2 하부 랜드들(108a, 108b) 상에는 상기 적층형 반도체 패키지(510)를 반도체 모듈 보드 또는 시스템 보드에 전기적으로 연결할 수 있는 외부 연결 부재들(114a, 104b)이 형성될 수 있다.
상기 제1 및 제2 하부 반도체 칩들(140, 145)은 플립 칩 방식 또는 와이어 본딩 방식으로 각각, 상기 제1 및 제2 하부 패키지 기판들(130, 135)에 연결될 수 있다. 예를 들어, 상기 제1 및 제2 하부 반도체 칩들(140, 145)의 활성면들(140a, 145a)에 형성된 칩 패드들은 제1 및 제2 칩 범프들(112a, 112b) 및 하부 배선들을 통해 상기 제1 하부 랜드들(106a, 106b)과 전기적으로 연결될 수 있다.
상기 상부 반도체 패키지(250)는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 배치된 적어도 하나의 상부 반도체 칩(210), 및 상기 상부 반도체 칩(210)의 활성면(210a)을 덮도록 상기 상부 패키지 기판(205) 상에 형성된 상부 봉지재(214)를 포함할 수 있다.
상기 상부 패키지 기판(205)은 그 하부에 제1 및 제2 하부 패키지 기판들(130, 135)이 탑재되기 때문에, 상기 제1 및 제2 하부 패키지 기판들(130, 135)을 모두 수용할 수 있을 정도의 큰 사이즈를 가질 수 있다.
상기 상부 반도체 칩(210)은 와이어 본딩 방식 또는 플립 칩 방식으로 상기 상부 패키지 기판(205)에 연결될 수 있다. 예를 들어, 상기 상부 반도체 칩(210)은 와이어(212)를 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다.
상기 제1 및 제2 패키지간 연결부들(220a, 220b)은 상기 제1 및 제2 하부 패키지 기판들(130, 135)의 제1 하부 랜드들(106a, 106b)과 상기 상부 패키지 기판(205)의 제2 상부 랜드(208) 사이에 배치되어 상기 제1 및 제2 하부 반도체 패키지들(150a, 150b)과 상부 반도체 패키지(250)를 전기적으로 연결할 수 있다.
상기 충전재(300)는 상기 제1 및 제2 패키지간 연결부들(220a, 220b)을 감싸면서 상기 제1 및 제2 하부 패키지 기판들(130, 135)과 상기 상부 패키지 기판(205) 사이의 갭을 완전히 매립하도록 형성될 수 있다. 또한, 상기 충전재(300)는 상기 제1 하부 반도체 패키지(150a)와 상기 제2 하부 반도체 패키지(150b) 사이의 공간을 매립하도록 형성될 수 있다.
상기 충전재(300)는 상기 제1 및 제2 패키지간 연결부들(220a, 220b)에 인가되는 열적 또는 기계적 스트레스를 완화시켜 상기 제1 및 제2 패키지간 연결부들(220a, 220b)의 솔더 조인트 신뢰성을 향상시킬 수 있다. 또한, 상기 충전재(300)는 상기 적층형 반도체 패키지(510)의 강도를 향상시켜 패키지의 휨 현상을 억제할 수 있다.
도 3을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(520)는 하부 패키지 기판(105) 및 상기 하부 패키지 기판(105) 상에 배치된 적어도 하나의 하부 반도체 칩(110)을 포함하는 하부 반도체 패키지(160), 상기 하부 패키지 기판(105)보다 큰 사이즈의 상부 패키지 기판(205) 및 상기 상부 패키지 기판(205) 상에 배치된 적어도 하나의 상부 반도체 칩(210)을 포함하는 상부 반도체 패키지(260), 상기 하부 반도체 패키지(160)와 상부 반도체 패키지(260)를 전기적으로 연결하는 패키지간 연결부(220), 및 상기 패키지간 연결부(220)를 감싸면서 상기 하부 패키지 기판(105)과 상기 상부 패키지 기판(205) 사이의 갭을 완전히 매립하는 충전재(300)를 포함할 수 있다.
상기 적층형 반도체 패키지(520)는 하나 이상의 회로들이 밀집되어 신호를 전송함으로써 발생하는 신호 밀집도(signal integrity) 및 전원 간섭에 따른 전원 밀집도(power integrity)를 개선하기 위하여, 상기 상부 반도체 패키지(260)의 아래에 탑재된 적어도 하나의 수동 소자(350)를 더 포함할 수 있다. 예를 들어, 상기 수동 소자(350)는 커패시터, 저항, 인덕터 등을 포함할 수 있다.
또한, 상기 적층형 반도체 패키지(520)는 상기 상부 패키지 기판(205)과 상기 적어도 하나의 수동 소자(350)를 전기적으로 연결하기 위한 내부 연결 부재(222)를 더 포함할 수 있다. 상기 내부 연결 부재(222)는 상기 패키지간 연결부(220)와 동일한 물질로 형성될 수 있다. 예를 들어, 상기 내부 연결 부재(222)는 솔더 볼로 형성될 수 있다.
상기 내부 연결 부재(222)는 상기 상부 패키지 기판(205)의 제2 상부 랜드(208)와 상기 수동 소자(350) 사이에 배치되며, 상기 충전재(300)에 의해 보호될 수 있다. 상기 충전재(300)는 상기 하부 반도체 패키지(160)와 상기 수동 소자(350) 사이의 공간을 매립하도록 형성될 수 있다.
도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(530)는 하부 반도체 패키지(170), 상부 반도체 패키지(270), 패키지간 연결부(220), 및 충전재(300)를 포함할 수 있다
상기 하부 반도체 패키지(170)는 하부 패키지 기판(105), 상기 하부 패키지 기판(105) 상에 배치된 적어도 하나의 하부 반도체 칩(110), 및 상기 하부 패키지 기판(105) 상에 형성되고 상기 하부 반도체 칩(110)의 측면을 둘러싸는 하부 봉지재(116)를 포함할 수 있다.
상기 상부 반도체 패키지(270)는 상기 하부 패키지 기판(105)보다 큰 사이즈를 갖는 상부 패키지 기판(205), 상기 상부 패키지 기판(205) 상에 수직으로 적층된 복수개의 상부 반도체 칩들(290, 295), 및 상기 상부 반도체 칩들(290, 295)의 활성면들(290a, 295a)을 덮도록 상기 상부 패키지 기판(205) 상에 형성된 상부 봉지재(214)를 포함할 수 있다. 상기 상부 반도체 패키지(270)는 복수개의 반도체 칩들이 수직으로 적층된 멀티칩 패키지(multi-chip package; MCP)일 수 있다. 또한, 상기 상부 반도체 패키지(270)는 수평으로 배치되는 복수개의 반도체 칩들 위에 복수개의 반도체 칩들이 수직으로 적층되는 구조를 가질 수 있다.
상기 복수개의 상부 반도체 칩들(290, 295)은 상이한 크기를 가질 수 있으며, 와이어들(212)을 통해 서로 전기적으로 연결될 수 있다. 또한, 상기 복수개의 상부 반도체 칩들(290, 295)은 상이한 동작을 수행하는 집적 회로들일 수 있다. 예를 들어, 상기 복수개의 상부 반도체 칩들(290, 295)은 DRAM, SRAM, 플래쉬 메모리, MRAM, FRAM, PRAM 등의 반도체 메모리 소자를 포함할 수 있다.
상기 패키지간 연결부(220)는 상기 하부 반도체 패키지(170)와 상부 반도체 패키지(270)를 전기적으로 연결하며, 상기 충전재(300)에 의해 보호될 수 있다. 상기 충전재(300)는 상기 하부 패키지 기판(105)과 상기 상부 패키지 기판(205) 사이의 갭을 완전히 매립하면서 상기 하부 봉지재(116)를 둘러싸도록 형성될 수 있다.
도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(540)는 하부 패키지 기판(105) 및 상기 하부 패키지 기판(105) 상에 배치된 적어도 하나의 하부 반도체 칩(110)을 포함하는 하부 반도체 패키지(180), 상기 하부 패키지 기판(105)보다 큰 사이즈의 상부 패키지 기판(205) 및 상기 상부 패키지 기판(205) 상에 배치된 적어도 하나의 상부 반도체 칩(210)을 포함하는 상부 반도체 패키지(280), 상기 하부 반도체 패키지(180)와 상부 반도체 패키지(280)를 전기적으로 연결하는 패키지간 연결부(220), 및 상기 패키지간 연결부(220)를 감싸면서 상기 하부 패키지 기판(105)과 상기 상부 패키지 기판(205) 사이의 갭을 완전히 매립하는 충전재(300)를 포함할 수 있다.
상기 하부 반도체 칩(110)은 칩 패드들이 형성되어 있는 활성면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 배치된 도전성 칩 범프(112)들을 이용하여 상기 하부 패키지 기판(105) 상에 직접 연결되는 플립 칩 패키지일 수 있다.
상기 하부 반도체 패키지(150)는 상기 하부 반도체 칩(110)의 활성면(110a)과 상기 칩 범프(112)를 둘러싸서 보호하는 언더필 부재(115)를 더 포함할 수 있다. 상기 언더필 부재(115)는 상기 하부 반도체 칩(110)의 활성면(110a)과 상기 하부 패키지 기판(105) 사이의 공간을 채우도록 형성될 수 있다. 상기 언더필 부재(115)는 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러 또는 플러스 등을 포함할 수 있다.
상기 언더필 부재(115)는 상기 하부 반도체 칩(110)의 활성면(110a) 상에 배치된 상기 칩 범프들(112)을 보호하고 상기 하부 패키지 기판(105)의 상면(105a)에 작용하는 스트레스를 완화시킬 수 있다.
상기 충전재(300)는 상기 하부 패키지 기판(105)의 상면(105a) 중에서 상기 언더필 부재(115)가 형성되지 않은 영역을 커버하도록 형성될 수 있다. 즉, 상기 충전재(300)는 상기 하부 반도체 칩(110) 및 상기 언더필 부재(115)를 둘러싸도록 형성될 수 있다.
도 6a 내지 도 6h, 도 7a, 도 7b 및 도 8은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 적층형 반도체 패키지를 제조하는 방법은, 도 1에 도시된 하부 반도체 패키지(100)를 제공하는 것을 포함할 수 있다.
먼저, 하부 코아층(102), 하부 솔더 레지스트층들(104a, 104b), 그리고 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105)이 준비될 수 있다. 상기 하부 패키지 기판(105)은 복수개의 하부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 하부 패키지 기판(105)을 구성하는 하부 코아층(102) 내에는 상기 복수개의 하부 배선들이 형성될 수 있다. 상기 제1 및 제2 하부 랜드들(106, 108)은 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다.
칩 범프들(112)을 갖는 하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 플립 칩 방식으로 탑재될 수 있다. 즉, 그 활성면(110a)에 칩 패드들이 형성되어 있는 하부 반도체 칩(110)의 상기 활성면(110a)이 상기 하부 패키지 기판(105)의 상면(105a)과 대향하도록 배치된 후, 상기 칩 패드들에 배치된 칩 범프(112)들을 이용하여 상기 하부 반도체 칩(110)이 상기 하부 패키지 기판(105) 상에 탑재될 수 있다. 상기 하부 반도체 칩(110)은 상기 칩 범프(112)를 통해 상기 하부 패키지 기판(105)의 제1 하부 랜드(106)와 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(110)은 마이크로 프로세서 또는 마이크로 컨트롤러와 같은 로직 반도체 소자를 포함할 수 있다. 상기 하부 반도체 칩(110)은 하나의 반도체 칩 내부에 여러 다른 종류의 반도체 소자들이 포함된 SOC일 수 있다. 상기 칩 범프(112)는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 또는 솔더 물질을 포함할 수 있다.
상기 하부 반도체 칩(110)의 상면(110b)을 노출하면서 상기 하부 패키지 기판(105) 및 하부 반도체 칩(110)을 전체적으로 몰딩하는 하부 봉지재(116)가 형성될 수 있다. 상기 하부 봉지재(116)는 상기 하부 반도체 칩(110)이 탑재된 상기 하부 패키지 기판(105)의 상면(105a) 전체를 몰딩한다. 상기 하부 봉지재(116)는 에폭시 수지 또는 EMC를 포함할 수 있다.
상기 제1 하부 랜드(106) 상의 하부 봉지재(116)가 레이저 드릴(laser drill)로 가공되어 비어홀(118)이 형성된 후, 상기 비어홀(118) 내에 하부 연결부(120)가 형성될 수 있다. 상기 하부 연결부(120)는 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다.
상기 하부 연결부(120)는 상기 제1 하부 랜드(106)의 배열과 동일하게 형성될 수 있다. 상기 하부 연결부(120)는 상기 비어홀(118)을 형성하기 전에 형성될 수도 있다. 상기 하부 연결부(120)를 상기 비어홀(118)의 형성 후에 형성하는 경우, 상기 비어홀(118) 내에서 상기 하부 연결부(120)를 안정적으로 형성할 수 있고 상기 하부 연결부(120)의 높이도 용이하게 조절할 수 있다. 상기 하부 연결부(120)는 상기 비어홀(118)의 상부 표면보다 낮은 높이로 형성될 수 있다.
상기 하부 패키지 기판(105)에 백엔드(backend) 공정이 수행될 수 있다. 상기 백엔드 공정은 단위 칩 별로 상기 하부 패키지 기판(105)을 절단하는 싱귤레이션(singulation) 공정 및 상기 하부 패키지 기판(105)의 하면(105b)에 외부 연결 부재(114)를 형성하는 공정을 포함할 수 있다.
상기 외부 연결 부재(114)는 상기 제2 하부 랜드들(108)의 배열과 동일하게 형성될 수 있다. 상기 외부 연결 부재(114)는 솔더 볼, 솔더 범프, 솔더 페이스트 등과 같은 솔더 물질로 형성되거나, 구형, 메사 또는 핀 모양의 금속으로 형성될 수 있다. 상기 외부 연결 부재(114)는 BGA 패키지를 구현하기 위한 그리드 타입으로 배열될 수 있다.
이와 같이 제1 및 제2 하부 랜드들(106, 108)을 갖는 하부 패키지 기판(105), 하부 반도체 칩(110), 칩 범프(112), 외부 연결 부재(114), 하부 봉지재(116) 및 하부 연결부(120)를 포함하는 하부 반도체 패키지(100)가 완성될 수 있다. 상기 하부 반도체 패키지(100)는 레이저 드릴로 가공하여 형성되기 때문에, 레이저 드릴 패키지(laser drill package; LDP)라고 명명될 수 있다.
도 6b를 참조하면, 도 1에 도시된 상부 반도체 패키지(200)가 제공될 수 있다.
상기 상부 반도체 패키지(200)는 상부 코아층(202), 상부 솔더 레지스트층들(204a, 204b), 그리고 제1 및 제2 상부 랜드들(206, 208)을 갖는 상부 패키지 기판(205)을 포함할 수 있다. 상기 상부 패키지 기판(205)은 복수개의 상부 배선들이 형성되어 있는 기판으로, 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판을 포함할 수 있다. 상기 상부 패키지 기판(205)을 구성하는 상부 코아층(202) 내에는 상기 복수개의 상부 배선들이 형성될 수 있다. 상기 제1 및 제2 상부 랜드들(206, 208)은 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다.
상기 상부 패키지 기판(205)의 상면(205a)에는 다이 접착 필름(die attach film; DAF)과 같은 접착층을 개재하여 상부 반도체 칩(210)이 형성될 수 있다. 상기 상부 반도체 칩(210)은 활성면(210a)에 칩 패드들을 갖고, 반도체 메모리 소자를 포함할 수 있다. 메모리 용량을 증가시키기 위해서는 상기 상부 반도체 칩(210)의 사이즈를 증대시키거나, 복수개의 상부 반도체 칩들을 수평 및 수직 방향으로 적층해야 하므로, 상기 상부 반도체 칩(210)이 탑재되는 상부 패키지 기판(205)은 상기 하부 패키지 기판(205)보다 큰 사이즈를 가져야 한다.
상기 상부 반도체 칩(210)은 와이어(212)를 통해 상기 상부 패키지 기판(205)의 제1 상부 랜드(206)와 전기적으로 연결될 수 있다. 상기 와이어(212)는 금(Au), 은(Ag), 백금(Pt), 알루미늄(Al), 구리(Cu), 파라듐(Pd), 니켈(Ni), 코발트(Co), 크롬(Cr), 티타늄(Ti) 등을 포함할 수 있다.
상기 상부 패키지 기판(205) 상에는 상기 상부 반도체 칩(210)의 활성면(210a) 및 상기 와이어(212)를 둘러싸서 보호하도록 상부 봉지재(214)가 형성될 수 있다. 상기 상부 봉지재(214)는 에폭시 수지 또는 EMC를 포함할 수 있다
상기 상부 패키지 기판(205)의 하면(205b)에 위치한 상기 제2 상부 랜드(208) 상에는 상부 연결부(216)가 형성될 수 있다. 상기 상부 연결부(216)는 구리, 니켈, 금, 또는 솔더 물질을 포함할 수 있다.
상기 상부 패키지 기판(205)의 하면(205b)의 외곽부를 따라 댐(218)이 형성될 수 있다. 상기 댐(218)은 상기 상부 패키지 기판(205)의 제조 공정 중에 솔더 레지스트층을 프린팅하여 형성될 수 있다.
도 6c를 참조하면, 상기 상부 반도체 패키지(200)가 스택 보트(stack boat)(400) 상에 장착될 수 있다.
상기 스택 보트(400)는 상기 상부 반도체 패키지(200)의 외곽부와 접촉될 수 있다. 상기 상부 반도체 패키지(200)는 상기 상부 패키지 기판(205)의 하면에 형성된 상부 연결부(216)가 위로 향하도록 상기 스택 보트(400)에 거꾸로 장착될 수 있다. 즉, 상기 상부 반도체 패키지(200)는 상기 상부 패키지 기판(205)의 하면(205b)이 위쪽으로 향하도록 장착될 수 있다.
상부 패키지 기판과 하부 패키지 기판이 동일한 크기를 갖는 적층형 반도체 패키지의 경우에는 하부 반도체 패키지를 스택 보트에 먼저 장착한 후 그 위에 상부 반도체 패키지를 수직 적층할 수 있다. 그러나, 상부 패키지 기판이 하부 패키지 기판보다 큰 사이즈를 갖는 본 발명의 적층형 반도체 패키지의 경우에는, 큰 사이즈의 상부 패키지 기판(205)을 갖는 상부 반도체 패키지(200)를 뒤집어서 스택 보트(400)에 장착한 다음, 그 위에 하부 반도체 패키지를 수직 적층할 수 있다.
도 6d를 참조하면, 플럭스 도팅(flux dotting) 장치(420)를 이용하여 상기 상부 연결부(216)에 플럭스(430)가 도팅될 수 있다.
복수개의 플럭스 핀들(flux pins)(425)을 갖는 플럭스 도팅 장치(420)는, 상기 플럭스 핀(425)이 상기 상부 패키지 기판(205)의 하면에 형성된 상기 상부 연결부(216)에 대응되도록 위치될 수 있다. 상기 플럭스(430)는 금속을 솔더 물질과 잘 접속시키기 위하여 화학적으로 활성화시키는 물질로서, 상기 플럭스 핀들(425)은 적층형 반도체 패키지에서 요구되는 크기 및 패턴을 갖는 도트로 플럭스를 전이시킬 수 있다.
도 6e를 참조하면, 상기 플럭스 도팅된 상부 연결부(216) 상에 도 6a에 도시된 하부 반도체 패키지(100)가 수직 적층될 수 있다.
상기 하부 반도체 패키지(100)는 하부 반도체 칩(110)의 상면(110a)이 상기 상부 패키지 기판(205)의 하면(205b)에 대향하도록 배치된 후, 상기 하부 반도체 패키지(100)의 하부 연결부(120)가 상기 상부 반도체 패키지(200)의 상부 연결부(216)에 대응되도록 상기 상부 반도체 패키지(100) 상에 적층될 수 있다.
도 6f를 참조하면, 상기 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결하는 패키지간 연결부(220)가 형성될 수 있다.
상기 상부 반도체 패키지(200)의 플럭스 도팅된 상부 연결부(216) 상에 상기 하부 반도체 패키지(100)의 하부 연결부(120)가 대응되도록 수직 적층된 상태에서, 상기 상부 반도체 패키지(200)의 상부 연결부(216)와 상기 하부 반도체 패키지(100)의 하부 연결부(120)를 일체화하기 위한 솔더 조인트 공정이 수행될 수 있다.
상기 솔더 조인트 공정에 의해 상기 하부 연결부(120) 및 상부 연결부(216)의 솔더들이 리플로우되어 일체화됨으로써, 상기 하부 패키지 기판(105)의 상면(105a)과 상기 상부 패키지 기판(205)의 하면(205b)을 연결하는 패키지간 연결부(220)가 형성될 수 있다. 따라서, 상기 패키지간 연결부(220)에 의해 하부 반도체 패키지(100)와 상부 반도체 패키지(200)가 수직 적층되는 적층형 반도체 패키지(500)가 형성될 수 있다.
필요할 경우, 상기 솔더 조인트 공정을 수행하기 전에 상기 하부 연결부(120) 및 상부 연결부(216)의 표면 오염을 세정하는 공정을 더 수행할 수 있다. 상기 세정 공정은 상기 하부 연결부(120) 및 상부 연결부(216)의 일체화를 용이하게 하고 충분한 전기 전도성을 확보할 수 있도록 한다.
도 6g 및 도7a를 참조하면, 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)이 충전재(300)로 매립될 수 있다. 여기서, 도 7a는 도 6g에 도시된 적층형 반도체 패키지의 평면도(top view)이다.
예를 들어, 상기 충전재(300)는 모세관 현상을 이용한 언더필 공정으로 형성될 수 있다. 즉, 상기 충전재(300)는 언더필 디스펜서(dispenser)(435)를 이용하여 상기 하부 패키지 기판(105)과 상기 상부 패키지 기판(205)의 사이에 액상 상태로 삽입될 수 있다. 상기 충전재(300)는 에폭시 수지와 같은 언더필 수지 또는 폴리머 계열의 물질로 형성될 수 있다. 또한, 상기 충전재(300)는 실리카 필러나 플럭스 등을 포함할 수 있다.
도 6h, 도 7b 및 도 8을 참조하면, 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 매립하는 충전재(300)가 경화될 수 있다. 여기서, 도 7b 및 도 8은 도 6h에 도시된 적층형 반도체 패키지의 평면도이다.
상기 하부 반도체 칩(110)과 상기 상부 패키지 기판(205)의 사이에 액상 상태로 삽입된 상기 충전재(300)에 대해 열압착 또는 리플로우 공정이 수행될 수 있다. 이러한 열압착 또는 리플로우 공정이 수행되는 동안, 상기 액상 상태의 충전재(300)가 완전히 경화될 수 있다. 상기 리플로우 공정 동안, 상기 상부 패키지 기판(205)의 하면 외곽부를 따라 형성된 댐(218)은 상기 충전재(300)의 넘침을 방지할 수 있다.
상부 패키지 기판(205)이 하부 패키지 기판(105)보다 큰 사이즈를 갖는 적층형 반도체 패키지(500)에서는 상기 패키지간 연결부(220)가 밀봉되지 않고 노출되기 때문에 외부의 충격이나 열 사이클에 매우 취약해질 수 있다. 상기 충전재(300)는 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 완전히 매립하여 상기 패키지간 연결부(220)를 보호하기 때문에, 상 패키지간 연결부(220)에 인가되는 기계적 스트레스 또는 열적 스트레스를 완화시켜 상기 패키지간 연결부(220)에 크랙이 발생되는 것을 방지할 수 있다. 따라서, 상기 충전재(300)는 상기 패키지간 연결부(220)의 보드 레벨 신뢰성을 향상시킬 수 있다.
또한, 상기 충전재(300)는 상기 적층형 반도체 패키지(500)의 강도를 향상시킬 수 있다. 따라서, 상기 적층형 반도체 패키지(500)의 외부 연결 부재(114)를 통해 패키지 기판을 반도체 모듈 보드나 시스템 보드에 실장하기 위해 리플로우 솔더링 공정 또는 웨이브 솔더링 공정과 같은 고온 열처리 공정이 수행되는 동안, 상기 패키지 기판이 휘거나 비틀어지는 현상을 억제할 수 있다.
상기 충전재(300)는 도 6h 및 도 7b에 도시된 바와 같이, 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 완전히 매립하면서, 상기 하부 패키지 기판(105) 상의 하부 봉지재(116)를 둘러싸도록 형성될 수 있다.
또한, 상기 충전재(300)는 도 6h 및 도 8에 도시된 바와 같이, 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 완전히 매립하면서, 상기 상부 패키지 기판(105)의 댐(218)과 상기 하부 봉지재(116) 사이의 공간을 완전히 매립하도록 형성될 수 있다.
이하, 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법에 대해, 앞에서 설명한 실시예와 중복되는 부분들은 생략하고 변형된 부분을 중심으로 설명하기로 한다.
도 9a 내지 도 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지의 제조 방법들을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 의한 적층형 반도체 패키지(510)를 제조하는 방법은, 도 2에 도시된 상부 반도체 패키지(250)를 스택 보트(400) 상에 상부 패키지 기판(205)의 하면(205b)이 위쪽으로 향하도록 거꾸로 장착하는 것을 포함할 수 있다.
상기 상부 반도체 패키지(250)에 대해 플럭스 도팅 공정을 수행한 후, 도 2에 도시된 제1 및 제2 하부 반도체 패키지들(150a, 150b)이 상기 상부 반도체 패키지(250) 상에 수직 적층될 수 있다. 상기 제1 및 제2 하부 반도체 패키지들(150a, 150b)은 제1 및 제2 하부 반도체 칩들(140, 145)의 활성면들(140a, 140b)이 상기 상부 패키지 기판(205)의 하면(205b)에 대향하도록 배치될 수 있다.
솔더 조인트 공정이 수행되어 상기 상부 반도체 패키지(250)의 상부 패키지 기판(205)과 상기 제1 및 제2 하부 반도체 패키지들(150a, 150b)의 제1 및 제2 하부 패키지 기판들(130, 135)을 전기적으로 연결하는 제1 및 제2 패키지간 연결부들(220a, 220b)이 형성될 수 있다.
상기 제1 및 제2 하부 패키지 기판들(130, 135)과 상부 패키지 기판(205) 사이의 갭(G)이 충전재(300)로 매립될 수 있다. 상기 충전재(300)는 언더필 디스펜서(435)를 이용하여 상기 제1 및 제2 하부 패키지 기판들(130, 135)과 상기 상부 패키지 기판(205)과의 사이에 액상 상태로 삽입될 수 있다.
도 9b를 참조하면, 상기 제1 및 제2 하부 패키지 기판들(130, 135)과 상부 패키지 기판(205) 사이의 갭(G)을 매립하는 충전재(300)가 경화될 수 있다.
상기 충전재(300)는 상기 제1 하부 패키지 기판(130)과 제2 하부 패키지 기판(135) 사이의 공간을 매립하면서, 상기 제1 및 제2 하부 패키지 기판들(130, 135) 상의 제1 및 제2 하부 봉지재(116a, 116b)를 둘러싸도록 형성될 수 있다.
상기 경화된 충전재(300)는 상기 제1 및 제2 패키지간 연결부들(220a, 220b)의 보드 레벨 신뢰성을 향상시키고, 상기 적층형 반도체 패키지(510)의 강도를 향상시켜 패키지 기판의 휨 현상을 억제할 수 있다.
도 10a를 참조하면, 본 발명의 일 실시예에 의한 적층형 반도체 패키지(520)를 제조하는 방법은, 스택 보트(400) 상에 도 3에 도시된 상부 반도체 패키지(260)를 거꾸로 장착하는 것을 포함할 수 있다.
상기 상부 반도체 패키지(260)에 대해 플럭스 도팅 공정을 수행한 후, 도 3에 도시된 하부 반도체 패키지(160) 및 수동 소자(350)가 상기 상부 반도체 패키지(260) 상에 수직 적층될 수 있다.
솔더 조인트 공정이 수행되어 상기 상부 반도체 패키지(260)의 상부 패키지 기판(205)과 상기 하부 반도체 패키지(160)의 하부 패키지 기판(105)을 전기적으로 연결하는 패키지간 연결부(220), 및 상기 상부 패키지 기판(205)과 상기 수동 소자(350)를 전기적으로 연결하는 내부 연결 부재(222)가 형성될 수 있다.
언더필 디스펜서(435)를 이용한 언더필 공정으로 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)이 충전재(300)로 매립될 수 있다.
도 10b를 참조하면, 상기 충전재(300)가 경화될 수 있다.
상기 충전재(300)는 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 매립하면서 상기 패키지간 연결부(220) 및 하부 봉지재(116)를 둘러싸도록 형성될 수 있다. 또한, 상기 충전재(300)는 상기 하부 패키지 기판(105)과 수동 소자(350) 사이의 공간을 매립하면서 상기 내부 연결 부재(222)를 둘러싸도록 형성될 수 있다.
상기 경화된 충전재(300)는 상기 패키지간 연결부(220)의 보드 레벨 신뢰성을 향상시키고, 상기 적층형 반도체 패키지(520)의 휨 현상을 억제할 수 있다.
도 11a를 참조하면, 본 발명의 일 실시예에 의한 적층형 반도체 패키지(530)를 제조하는 방법은, 스택 보트(400) 상에 도 4에 도시된 상부 반도체 패키지(270)를 거꾸로 장착하는 것을 포함할 수 있다.
상기 상부 반도체 패키지(270)에 대해 플럭스 도팅 공정을 수행한 후, 도 4에 도시된 하부 반도체 패키지(170)가 상기 상부 반도체 패키지(260) 상에 수직 적층될 수 있다.
솔더 조인트 공정이 수행되어 상기 상부 반도체 패키지(270)의 상부 패키지 기판(205)과 상기 하부 반도체 패키지(170)의 하부 패키지 기판(105)을 전기적으로 연결하는 패키지간 연결부(220)가 형성될 수 있다.
언더필 디스펜서(435)를 이용한 언더필 공정으로 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)이 충전재(300)로 매립될 수 있다.
도 11b를 참조하면, 상기 충전재(300)가 경화될 수 있다.
상기 충전재(300)는 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 매립하면서 상기 패키지간 연결부(220) 및 하부 봉지재(116)를 둘러싸도록 형성될 수 있다.
상기 경화된 충전재(300)는 상기 패키지간 연결부(220)의 보드 레벨 신뢰성을 향상시키고, 상기 적층형 반도체 패키지(530)의 휨 현상을 억제할 수 있다.
도 12a를 참조하면, 본 발명의 일 실시예에 의한 적층형 반도체 패키지(540)를 제조하는 방법은, 스택 보트(400) 상에 도 5에 도시된 상부 반도체 패키지(280)를 거꾸로 장착하는 것을 포함할 수 있다.
상기 상부 반도체 패키지(280)에 대해 플럭스 도팅 공정을 수행한 후, 도 5에 도시된 하부 반도체 패키지(180)가 상기 상부 반도체 패키지(280) 상에 수직 적층될 수 있다.
솔더 조인트 공정이 수행되어 상기 상부 반도체 패키지(280)의 상부 패키지 기판(205)과 상기 하부 반도체 패키지(180)의 하부 패키지 기판(105)을 전기적으로 연결하는 패키지간 연결부(220)가 형성될 수 있다.
언더필 디스펜서(435)를 이용한 언더필 공정으로 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)이 충전재(300)로 매립될 수 있다.
도 12b를 참조하면, 상기 충전재(300)가 경화될 수 있다.
상기 충전재(300)는 상기 하부 패키지 기판(105)과 상부 패키지 기판(205) 사이의 갭(G)을 매립하면서 상기 패키지간 연결부(220)를 감싸도록 형성될 수 있다. 또한, 상기 충전재(300)는 상기 하부 반도체 패키지(180)의 하부 반도체 칩(110)과 언더필 부재(115)를 둘러싸도록 형성될 수 있다.
상기 경화된 충전재(300)는 상기 패키지간 연결부(220)의 보드 레벨 신뢰성을 향상시키고, 상기 적층형 반도체 패키지(540)의 휨 현상을 억제할 수 있다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다.
도 13을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 패키지 적층 구조가 실장된 반도체 모듈(1100)은 모듈 기판(1110), 상기 모듈 기판(1110) 상에 배치된 복수 개의 반도체 소자들 또는 적층형 반도체 패키지들(1120), 상기 모듈 기판(1110)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들 또는 적층형 반도체 패키지들(1120)과 전기적으로 각각 연결되는 모듈 접촉 단자들(1130)을 포함한다.
상기 모듈 기판(1110)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(1110)은 그 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(1110)의 앞면 및 뒷면에 모두 상기 반도체 소자들 또는 적층형 반도체 패키지들(1120)이 배치될 수 있다.
상기 반도체 모듈(1100)은 반도체 소자들 또는 적층형 반도체 패키지들(1120)을 컨트롤하기 위한 별도의 컨트롤러 또는 칩 셋을 더 포함할 수 있다.
상기 모듈 접촉 단자들(1130)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(1130)은 상기 반도체 모듈(1110)의 표준 규격에 따라 다양하게 설정될 수 있다.
도 14는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 14를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(1200, electronic circuit board)은 회로 기판(1210, circuit board) 상에 배치된 마이크로 프로세서(1220, microprocessor), 상기 마이크로 프로세서(1220)와 통신하는 주 기억 회로(1230, main storage circuit) 및 부 기억 회로(1240, supplementary storage circuit), 상기 마이크로 프로세서(1220)로 명령을 보내는 입력 신호 처리 회로(1250, input signal processing circuit), 상기 마이크로 프로세서(1220)로부터 명령을 받는 출력 신호 처리 회로(1260, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1270, communicating signal processing circuit)를 포함한다. 도 14에서, 화살표 들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
상기 마이크로 프로세서(1220)는 각종 전기 신호를 받아 처리하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(1200)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로 프로세서(1220)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
상기 주 기억 회로(1230)는 상기 마이크로 프로세서(1220)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(1230)는 빠른 속의 응답이 필요하므로, 반도체 메모리 소자로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(1230)는 캐시(cache)로 불리는 반도체 메모리 소자일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리 소자들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리 소자로 구성될 수 있다. 상기 반도체 소자는 본 발명의 기술적 사상에 의한 다양한 적층형 반도체 패키지들에 포함될 수 있다. 또한, 상기 주 기억 회로(1230)는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(1230)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 부 기억 회로(1240)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(1240)는 상기 주 기억 회로(1230)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(1240)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 입력 신호 처리 회로(1250)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로 프로세서(1220)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(1250)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(1250)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 출력 신호 처리 회로(1260)는 상기 마이크로 프로세서(1220)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1260)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(1260)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 통신 회로(1270)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(1250) 또는 출력 신호 처리 회로(1260)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1270)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(1270)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 다양한 실시예들에 의한 적층형 반도체 패키지를 갖는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 15를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1300)은, 제어부(1310, control unit), 입력부(1320, input unit), 출력부(1330, output unit), 및 저장부(1340, storage unit)를 포함하고, 통신부(1350, communication unit) 및/또는 기타 동작부(1360, operation unit)를 더 포함할 수 있다.
상기 제어부(1310)는 상기 전자 시스템(1300) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(1310)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(1200)을 포함할 수 있다. 또, 상기 제어부(1310)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 입력부(1320)는 상기 제어부(1310)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(1320)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(1320)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 출력부(1330)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 상기 전자 시스템(1300)이 처리한 결과를 출력할 수 있다. 상기 출력부(1330)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(1330)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 저장부(1340)는 상기 제어부(1310)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(1340)는 상기 제어부(1310)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(1340)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(1340)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 통신부(1350)는 상기 제어부(1310)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(1350)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(1350)는 본 발명의 기술적 사상에 의한 적층형 반도체 패키지들을 갖는 반도체 모듈(1100)을 포함할 수 있다.
상기 동작부(1360)는 상기 제어부(1310)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(1360)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1300)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 150, 160, 170, 180 : 하부 반도체 패키지
102 : 하부 코아층
104a, 104b : 하부 솔더 레지스트층
105, 130, 135 : 하부 패키지 기판
106, 108 : 하부 랜드
110, 140, 145 : 하부 반도체 칩 112 : 칩 범프
114 : 외부 연결 부재 115 : 언더필 부재
116 : 하부 봉지재 120 : 하부 연결 부재
200, 250, 260, 270, 280 : 상부 반도체 패키지
202 : 상부 코아층
204a, 204b : 상부 솔더 레지스트층
205 : 상부 패키지 기판 206, 208 : 상부 랜드
210 : 상부 반도체 칩 212 : 와이어
214 : 상부 봉지재 216 : 상부 연결 부재
218 : 댐 220 : 패키키지 연결부
222 : 내부 연결 부재 300 : 충전재
350 : 수동 소자 400 : 스택 보트
420 : 플럭스 도팅 장치 435 : 언더필 디스펜서
500, 510, 520, 530, 540 : 적층형 반도체 패키지

Claims (10)

  1. 하부 패키지 기판 및 상기 하부 패키지 기판 상에 배치된 적어도 하나의 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상기 하부 패키지 기판보다 큰 상부 패키지 기판 및 상기 상부 패키지 기판 상에 배치된 적어도 하나의 상부 반도체 칩을 포함하는 상부 반도체 패키지;
    상기 하부 패키지 기판의 상면과 상기 상부 패키지 기판의 하면을 연결하는 패키지간 연결부;
    상기 패키지간 연결부를 감싸면서 상기 하부 패키지 기판과 상기 상부 패키지 기판 사이를 매립하는 충전재;
    상기 상부 패키지 기판의 하면에 배치된 적어도 하나의 수동 소자;
    상기 상부 패키지 기판의 하면과 상기 적어도 하나의 수동 소자를 연결하는 내부 연결 부재; 및
    상기 상부 패키지 기판 하면의 외곽부를 따라 형성되며, 상기 충전재를 한정하는 댐; 을 포함하되,
    상기 충전재는 상기 하부 반도체 패키지와 상기 수동 소자 사이의 공간을 매립하면서 상기 내부 연결 부재를 둘러싸도록 형성되는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 충전재는 에폭시 수지 또는 폴리머 계열의 물질을 포함하는 적층형 반도체 패키지.

  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 하부 패키지 기판 상에 형성되고, 상기 하부 반도체 칩의 측면을 둘러싸는 하부 봉지재를 더 포함하는 적층형 반도체 패키지.
  6. 제5항에 있어서,
    상기 충전재는 상기 하부 봉지재를 둘러싸도록 형성된 적층형 반도체 패키지.
  7. 제1항에 있어서,
    상기 하부 패키지 기판의 상면과 상기 하부 반도체 칩 사이에 형성된 언더필 부재를 더 포함하는 적층형 반도체 패키지.
  8. 제7항에 있어서,
    상기 충전재는 상기 하부 반도체 칩 및 상기 언더필 부재를 둘러싸도록 형성된 적층형 반도체 패키지.

  9. 삭제
  10. 삭제
KR1020130034724A 2013-03-29 2013-03-29 적층형 반도체 패키지 KR102076050B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130034724A KR102076050B1 (ko) 2013-03-29 2013-03-29 적층형 반도체 패키지
US14/148,717 US9171827B2 (en) 2013-03-29 2014-01-06 Stack type semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130034724A KR102076050B1 (ko) 2013-03-29 2013-03-29 적층형 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20140119374A KR20140119374A (ko) 2014-10-10
KR102076050B1 true KR102076050B1 (ko) 2020-02-12

Family

ID=51620016

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130034724A KR102076050B1 (ko) 2013-03-29 2013-03-29 적층형 반도체 패키지

Country Status (2)

Country Link
US (1) US9171827B2 (ko)
KR (1) KR102076050B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102157551B1 (ko) * 2013-11-08 2020-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102324628B1 (ko) 2015-07-24 2021-11-10 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템
CN109684653B (zh) * 2017-10-19 2023-12-22 成都海存艾匹科技有限公司 含有可编程计算单元的可编程门阵列封装
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
CN108695284A (zh) * 2017-04-07 2018-10-23 晟碟信息科技（上海）有限公司 包括纵向集成半导体封装体组的半导体设备
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
KR102434438B1 (ko) * 2017-09-07 2022-08-19 삼성전자주식회사 스택 보우트 장치
US20200043821A1 (en) * 2018-07-31 2020-02-06 Avago Technologies International Sales Pte. Limited Electronic assembly and a method of forming thereof
US20210203094A1 (en) * 2021-03-16 2021-07-01 Intel Corporation Ball grid array card edge connector

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100617071B1 (ko) 2002-12-23 2006-08-30 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조방법
JP4541253B2 (ja) 2005-08-23 2010-09-08 新光電気工業株式会社 半導体パッケージ及びその製造方法
JP2007281129A (ja) 2006-04-05 2007-10-25 Toshiba Corp 積層型半導体装置
JP5356647B2 (ja) 2006-12-25 2013-12-04 新光電気工業株式会社 実装基板及び電子装置
JP2008166373A (ja) 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
KR100817091B1 (ko) * 2007-03-02 2008-03-26 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR101481577B1 (ko) 2008-09-29 2015-01-13 삼성전자주식회사 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법
KR20100075204A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 스터드 범프를 이용한 적층형 반도체 패키지, 반도체 패키지 모듈, 및 그 제조방법
US8451620B2 (en) 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package
US8624364B2 (en) * 2010-02-26 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation connector and method of manufacture thereof
KR101685501B1 (ko) * 2010-03-31 2016-12-12 삼성전자 주식회사 패키지 온 패키지
KR101652831B1 (ko) * 2010-06-11 2016-08-31 삼성전자주식회사 열적 특성을 개선하는 패키지 온 패키지
US8304880B2 (en) 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR20120031697A (ko) 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
KR101711045B1 (ko) 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
KR101719630B1 (ko) 2010-12-21 2017-04-04 삼성전자 주식회사 반도체 패키지 및 그를 포함하는 패키지 온 패키지
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20140291868A1 (en) 2014-10-02
KR20140119374A (ko) 2014-10-10
US9171827B2 (en) 2015-10-27

Similar Documents

Publication Publication Date Title
KR102076050B1 (ko) 적층형 반도체 패키지
US9230876B2 (en) Stack type semiconductor package
KR102065008B1 (ko) 적층형 반도체 패키지
US9136255B2 (en) Methods of fabricating package stack structure and method of mounting package stack structure on system board
KR102198858B1 (ko) 인터포저 기판을 갖는 반도체 패키지 적층 구조체
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
JP5681445B2 (ja) 半導体パッケージ及びデータ送受信システム
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
KR20150033133A (ko) 반도체 패키지 및 이의 제조 방법
US20130200524A1 (en) Package-on-package type semiconductor packages and methods for fabricating the same
US20090102037A1 (en) Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof
KR20120007839A (ko) 적층형 반도체 패키지의 제조방법
JP2010050489A (ja) 半導体装置
KR20110099555A (ko) 적층형 반도체 패키지
KR20100009941A (ko) 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지
KR20170056071A (ko) 반도체 패키지
JP5394603B2 (ja) 非対称に配置されたダイとモールド体とを具備するスタックされたパッケージを備えるマルチパッケージモジュール。
KR20070076084A (ko) 스택 패키지와 그 제조 방법
US20140312489A1 (en) Flip-chip semiconductor package
JP2020080370A (ja) 半導体装置及び半導体装置の製造方法
KR102029804B1 (ko) 패키지 온 패키지형 반도체 패키지 및 그 제조 방법
CN221783207U (zh) 一种芯片封装结构及电子设备
KR20170015064A (ko) 적층 반도체 패키지 구조물 및 그 제조 방법
CN117393534A (zh) 一种芯片封装结构及电子设备
KR20090091453A (ko) 적층 칩 패키지 및 그 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant