JP5394603B2 - 非対称に配置されたダイとモールド体とを具備するスタックされたパッケージを備えるマルチパッケージモジュール。 - Google Patents
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Description
実質的に平坦なダイ実装面と実質的に平坦なランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第1基板と、
第1基板のダイ実装面のダイ取付領域に取付けられたダイと、
第1基板のダイ実装面上のボールパッドにマウントされた第1Z相互接続はんだボールと、
を具備する第1半導体チップパッケージと;
実質的に平坦なダイ実装面と実質的に平坦なランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第2基板と、
第1基板のダイ実装面のダイ取付領域に取付けられたダイと、
を具備する第2半導体チップパッケージとを備え;
第1半導体チップパッケージは、第1半導体チップパッケージのダイ実装面が第2半導体チップパッケージのダイ実装面に面するように第2半導体チップパッケージにスタックされ、第1半導体チップパッケージのダイ取付領域は、第2半導体チップパッケージの空領域と位置合わせされ、第1半導体チップパッケージの第1Z相互接続はんだボールは、第2基板のダイ実装面上のボールパッドに接触するように構成されており、ボールパッドは、ダイ取付領域および空領域の側部に沿って列をなすように配置されることを特徴とする。
請求項3記載の第1の相補的なパッケージペアユニットと;
ダイ実装面とランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第3基板と、
第3基板のダイ実装面のダイ取付領域に取付けられたダイと、
第3基板のダイ実装面上のボールパッドにマウントされた第3Z相互接続はんだボールと;
を具備する第3半導体チップパッケージと、
ダイ実装面とランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第4基板と、
第4基板のダイ実装面のダイ取付領域に取付けられたダイと、
を具備する第4半導体チップパッケージと;
を有する第2の相補的なパッケージペアユニットとを備え:
第3半導体チップパッケージは、第3半導体チップパッケージのダイ実装面が第4半導体チップパッケージのダイ実装面に面するように第4半導体チップパッケージにスタックされ、第3半導体チップパッケージのダイ取付領域は、第4半導体チップパッケージの空領域と位置合わせされ、第3半導体チップパッケージの第3Z相互接続はんだボールは、第4基板のダイ実装面上のボールパッドに接触し、更に、第1の相補的なパッケージペアユニットは、第2の相補的なパッケージペアユニットにスタックされ、第2半導体チップパッケージの第2Z相互接続はんだボールは、第3基板のランド面上のボールパッドに接触するように構成され、ボールパッドは、ダイ取付領域および空領域の側部に沿って列をなすように配置されていることを特徴とする。
請求項1に記載の第1及び第2半導体チップパッケージを形成する第1及び第2半導体チップパッケージ形成工程と;
各基板のダイ実装面が他の基板のダイ実装面に面し、各基板のダイ取付領域が他の基板の空領域に一致するように、第1及び第2半導体チップパッケージを互いに関連付けて位置合わせする位置合わせ工程と;
第2基板のダイ実装面上のボールパッドにて第1Z相互接続はんだボールが接触するはんだボール接触工程と;
第2基板のダイ実装面上のボールパッドと電気的な接続関係をもたらすために第1Z相互接続はんだボールをリフローするリフロー工程と、
を備えることを特徴とする。
請求項1に記載の第1及び第2半導体チップパッケージを形成する第1及び第2半導体チップパッケージ形成工程と;
互いに面する半導体チップパッケージのダイ実装面と他方の基板の空領域に位置合わせされた各半導体チップパッケージのダイ取付領域とによって、第2半導体チップパッケージの上に第1半導体チップパッケージをスタックする第1半導体チップパッケージスタック工程と;
第2基板のダイ実装面上のボールパッドと電気的な接続関係をもたらすために第1Z相互接続はんだボールをリフローするリフロー工程と、
を備えることを特徴とする。
ボールは、図11(A)及び(B)の4パッケージアセンブリ110において崩れた後に再び溶かしたものとなる。そのとき、ダイとはんだボールとの周囲の基板の間のスペースを、図12(A)及び(B)にて示す125で満たすように、アセンブリはカプセル化され得る。これによって、2つの相補的なパッケージを有するモジュール120が完成する。モジュールは、「upper」表面121を有し、図11(A)及び(B)において127で示す最下パッケージのはんだボールは、例えばマザーボードのようなモバイル・コンピューティング又は通信機器において使用されるデバイスを備えるモジュール120の電気的な相互接続を形成する。はんだ再溶解は、単一の再溶解ステップにおけるすべてのはんだボール相互接続について実行できる。
Claims (15)
- 実質的に平坦なダイ実装面と実質的に平坦なランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第1基板と、
第1基板のダイ実装面のダイ取付領域に取付けられたダイと、
第1基板のダイ実装面上のボールパッドにマウントされた第1Z相互接続はんだボールと、
を具備する第1半導体チップパッケージと;
実質的に平坦なダイ実装面と実質的に平坦なランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第2基板と、
第2基板のダイ実装面のダイ取付領域に取付けられたダイと、
を具備する第2半導体チップパッケージとを備え;
第1半導体チップパッケージは、第1半導体チップパッケージのダイ実装面が第2半導体チップパッケージのダイ実装面に面するように第2半導体チップパッケージにスタックされ、第1半導体チップパッケージのダイ取付領域は、第2半導体チップパッケージの空領域と位置合わせされ、第1半導体チップパッケージの第1Z相互接続はんだボールは、第2基板のダイ実装面上のボールパッドに接触するように構成されており、
ボールパッドは、ダイ取付領域および空領域の側部に沿って列をなすように配置される、相補的なパッケージペアユニット。 - Z相互接続はんだボールは、第1基板のダイ実装面上のボールパッドと第2基板のダイ実装面上の接触ボールパッドとの間のZレベル相互接続を形成するためにリフローされることを特徴とする請求項1に記載の相補的なパッケージペアユニット。
- 第2基板のランド面上のボールパッドにマウントされた第2Z相互接続はんだボールを更に備えることを特徴とする請求項2に記載の相補的なパッケージペアユニット。
- 請求項2に記載の相補的なパッケージペアユニットと第1及び第2半導体チップパッケージの間のボリュームにおけるモジュールカプセル体とを備えることを特徴とするマルチパッケージモジュール。
- 請求項3記載の第1の相補的なパッケージペアユニットと;
ダイ実装面とランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第3基板と、
第3基板のダイ実装面のダイ取付領域に取付けられたダイと、
第3基板のダイ実装面上のボールパッドにマウントされた第3Z相互接続はんだボールと;
を具備する第3半導体チップパッケージと、
ダイ実装面とランド面とを具備し、ダイ実装面がダイ取付領域と空領域とを有する第4基板と、
第4基板のダイ実装面のダイ取付領域に取付けられたダイと、
を具備する第4半導体チップパッケージと;
を有する第2の相補的なパッケージペアユニットとを備え:
第3半導体チップパッケージは、第3半導体チップパッケージのダイ実装面が第4半導体チップパッケージのダイ実装面に面するように第4半導体チップパッケージにスタックされ、第3半導体チップパッケージのダイ取付領域は、第4半導体チップパッケージの空領域と位置合わせされ、第3半導体チップパッケージの第3Z相互接続はんだボールは、第4基板のダイ実装面上のボールパッドに接触し、更に、第1の相補的なパッケージペアユニットは、第2の相補的なパッケージペアユニットにスタックされ、第2半導体チップパッケージの第2Z相互接続はんだボールは、第3基板のランド面上のボールパッドに接触するように構成され、
ボールパッドは、ダイ取付領域および空領域の側部に沿って列をなすように配置される、マルチパッケージモジュール。 - 第1及び第2半導体チップパッケージの間のボリュームにおけるモジュールカプセル体を更に備えることを特徴とする請求項5に記載のマルチパッケージモジュール。
- 第3及び第4半導体チップパッケージの間のボリュームにおけるモジュールカプセル体を更に備えることを特徴とする請求項6に記載のマルチパッケージモジュール。
- 第2及び第3半導体チップパッケージの間のボリュームにおけるモジュールカプセル体を更に備えることを特徴とする請求項7に記載のマルチパッケージモジュール。
- 請求項1に記載の第1及び第2半導体チップパッケージを形成する第1及び第2半導体チップパッケージ形成工程と;
各基板のダイ実装面が他の基板のダイ実装面に面し、各基板のダイ取付領域が他の基板の空領域に一致するように、第1及び第2半導体チップパッケージを互いに関連付けて位置合わせする位置合わせ工程と;
第2基板のダイ実装面上のボールパッドにて第1Z相互接続はんだボールが接触するはんだボール接触工程と;
第2基板のダイ実装面上のボールパッドと電気的な接続関係をもたらすために第1Z相互接続はんだボールをリフローするリフロー工程と、
を備えることを特徴とするマルチパッケージモジュールの製造方法。 - 半導体チップパッケージ間のモジュールカプセル体を形成する工程を更に備えることを特徴とする請求項9に記載のマルチパッケージモジュールの製造方法。
- 第2基板のランド面に第2Z相互接続はんだボールをマウントする工程を更に備えることを特徴とする請求項9に記載のマルチパッケージモジュールの製造方法。
- 請求項1に記載の第1及び第2半導体チップパッケージを形成する第1及び第2半導体チップパッケージ形成工程と;
互いに面する半導体チップパッケージのダイ実装面と他方の基板の空領域に位置合わせされた各半導体チップパッケージのダイ取付領域とによって、第2半導体チップパッケージの上に第1半導体チップパッケージをスタックする第1半導体チップパッケージスタック工程と;
第2基板のダイ実装面上のボールパッドと電気的な接続関係をもたらすために第1Z相互接続はんだボールをリフローするリフロー工程と、
を備えることを特徴とするマルチパッケージモジュールの製造方法。 - 半導体チップパッケージ間のモジュールカプセル体を形成する工程を更に備えることを特徴とする請求項12に記載のマルチパッケージモジュールの製造方法。
- 第2基板のランド面に第2Z相互接続はんだボールをマウントする工程を更に備えることを特徴とする請求項12に記載のマルチパッケージモジュールの製造方法。
- 請求項5に記載のマルチパッケージモジュールを備え、電子機器の基礎的な電気回路と電気的に接続されていることを特徴とする電子機器。
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