JP3842759B2 - 三次元実装半導体モジュール及び三次元実装半導体システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の半導体チップを配線基板上に垂直方向に複数段積層した三次元実装半導体モジュールに係わり、特に冷却構造の改良をはかった三次元実装半導体モジュールに関する。また、三次元実装半導体モジュールを搭載した三次元実装半導体システムに関する。
【0002】
【従来の技術】
従来の積層タイプの三次元実装半導体モジュールでは、図9(a)〜(c)に示すように、システムにおける冷却の際、放熱器又はヒートパイプ等と接合して間接的に冷却するか、或いは液体中に浸漬して全体を直接冷却するような構造がとられていた。
【0003】
図9の(a)は大小チップ積層タイプの断面図、(b)はTCP積層タイプの断面図、(c)はチップ積層タイプの断面図である。図中の601は実装基板、602はインターポーザ、603,604は半導体チップ、605はボンディングワイヤ、606は封止樹脂、607は放熱器、611はTCP(Tape Carrier Package)、613はアウターリード、614はヒートパイプ、621は半導体チップ、622は封止樹脂、623は流路壁を示している。
【0004】
しかしながら、この種の冷却構造においては次のような問題があった。即ち、図9(a)(b)に示したように熱伝導を利用した間接的な冷却構造では、積層した半導体チップの内層に位置するチップを冷却するためには、上面,下面のチップを介して冷却しなければならない。この場合、消費電力の増大に伴い、冷却が困難になり内層のチップが異常発熱するという問題がある。また、図9(c)に示すように半導体モジュールを液体中に浸漬する方法でも、液体に接触している面が、側面という限られた面積であったため、やはり冷却が困難になるという問題を生じた。
【0005】
特に、チップ積層タイプのモジュールは、「チップ積層数の増大に伴いモジュールとしての発熱密度が上昇しても、冷却表面積は増大しない」という熱設計上のデメリットを構造的に有しており、デバイスの高消費電力化により冷却が益々困難になりつつあった。
【0006】
また、別の従来例として、図10(a)(b)に示すように、高効率の冷却を目的としたマイクロチャネル冷却という手法が報告されている(例えば、非特許文献1参照)。図中の701は半導体チップ、702は接続用バンプ、704はカバープレート、705はマイクロチャネル加工部を示している。しかし、この構造の実現には、半導体チップ裏面等への複雑な微細加工が必須となっており、このため、製造工程の煩雑化,それに伴う半導体モジュール全体のコストアップを招いていた。
【0007】
【非特許文献1】
IEEE ELECTRON DEVICE LETTERS, VOL.EDL-2, No.5, p126-129, MAY1981
【0008】
【発明が解決しようとする課題】
このように従来、複数の半導体チップを配線基板上に垂直方向に複数段積層した三次元実装半導体モジュールにおいては、チップ積層数の増大に伴い冷却効率が悪くなり、特に内層の半導体チップを十分に冷却することが困難になるという問題があった。また、マイクロチャネル冷却を利用するには複雑な微細加工が必要となり、そのために製造工程の煩雑化及び製造コストの上昇を招く問題があった。
【0009】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、マイクロチャネル冷却のための複雑な加工を要することなく、チップ積層数が増えても効率良い冷却を行うことができ、且つ内層の半導体チップも十分に冷却することができる三次元実装半導体モジュールを提供することにある。
【0010】
【課題を解決するための手段】
(構成)
上記課題を解決するために本発明は、次のような構成を採用している。
【0011】
即ち本発明は、三次元実装半導体モジュールにおいて、配線基板と、この配線基板上に垂直方向に複数段に積層され、チップ−チップ間及びチップ−基板間が接続用バンプにより電気的に接続された複数の半導体チップと、前記チップ−チップ間及びチップ−基板間に前記接続用バンプを保護封止するように充填され、且つ少なくとも一部に冷却媒体の流路となる空洞部を形成するように充填された封止樹脂と、を具備してなることを特徴とする。
【0012】
また本発明は、配線基板と、この配線基板上に垂直方向に複数段に積層され、チップ−チップ間及びチップ−基板間が接続用バンプにより電気的に接続された複数の半導体チップと、前記チップ−チップ間及びチップ−基板間に選択的に充填され、前記接続用バンプを保護封止する封止樹脂とを具備してなる三次元実装半導体モジュールであって、前記チップ−チップ間及びチップ−基板間の前記封止樹脂が充填されていない空洞部が、前記チップの一辺から該辺を含む4辺の何れかに達する冷却媒体用流路を構成してなることを特徴とする。
【0013】
(作用)
本発明によれば、積層された半導体チップを樹脂封止する際に、チップ−チップ間又はチップ−基板間の全体に封止樹脂を充填するのではなく、半導体チップの接続用バンプ部分のみを樹脂封止することにより、チップ−チップ間及びチップ−基板間の接続用バンプの無い位置に空洞が形成される。ここで、半導体チップに設ける接続用バンプの位置を予め最適設定しておくことにより、チップ−チップ間及びチップ−基板間に形成される空洞部によって、例えばチップの一辺から他の辺まで連続する流路を形成することができる。そして、これらの流路に冷却媒体を流すことにより、全ての半導体チップに対して冷却媒体を直接接触させて冷却することができる。このため、内層の半導体チップであっても十分に冷却することが可能となる。
【0014】
なお、接続用バンプは半導体チップにとって必須のものであり、本発明ではチップ−チップ間及びチップ−基板間に形成しようとする流路に応じて接続用バンプの形成位置を設定するだけでよい。従って、マイクロチャネル形成のためにチップ裏面に複雑な微細加工を施す必要もなく、製造工程の煩雑化及び製造コストの上昇を抑制することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0016】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる三次元実装半導体モジュールの概略構成を説明するためのもので、(a)は側断面図、(b)は(a)のA−A’断面図である。
【0017】
シリコンや有機物からなるインターポーザ基板(配線基板)101上に、複数の半導体チップ102が垂直方向に複数段(図では4段)積層されている。半導体チップ102は下面又は上下面に接続用バンプ103を備えており、隣接するチップ102間、更に最下段のチップ102と基板101との間は、バンプ103により電気的に接続される。
【0018】
各々の半導体チップ102において接続用バンプ103は、チップ102の相対する二辺(紙面左右方向の二辺)の端部近くに設けられている。チップ間及びチップと基板間に存在する間隙において、接続用バンプ103はエポキシ樹脂等の非導電性の封止樹脂104によって封止され、一方これ以外のチップ間及びチップと基板間には、チップ裏面又は表面を露出した形で、前記二辺以外の一辺(紙面表方向の辺)から対向する一辺(紙面裏面方向の辺)を貫通する空隙(=流路)105が形成されている。
【0019】
また、上記のように積層された複数の半導体チップ102の側面には、流路接続用カバー107が設けられている。このカバー107は、半導体チップ102のバンプ103を形成した二辺側を塞ぎ、別の二辺側においては全ての流路105につながる開口が設けられている。そして、この開口が後述する導管と接続されて、全ての流路105内に冷却媒体を導入できるようになっている。なお、このカバー107は封止樹脂104と同様にエポキシ樹脂で形成してもよい。
【0020】
インターポーザ基板101は実装用基板109上に搭載され、これらの基板101,109は基板接続用端子108を介して電気的に接続される。
【0021】
図2は、上記の三次元実装半導体モジュールに導管を接続した状態を模式的に示す断面図である。なお、図2における半導体モジュールは図1の状態から90度回転した状態である。カバー107に導管111,112が接続され、導管111から冷却用液体、例えば水が導入され、半導体モジュール内の流路105を通り、導管112を介して排出されるようになっている。
【0022】
ここで、接続用バンプ103のピッチ・高さはいずれも、1mm未満(数μm〜数百μm)で、例えば20μmピッチ・10μm高さであるため、流路105はミクロンレベルの非常に微小な間隙になっている。
【0023】
このような構造のため、導管111から導入された液体は、チップ積層部で各チップの上下に存在する流路105に分配され並行して流れ、チップを冷却することができる。しかも、一般にミクロンオーダーの流路は“マイクロチャネル”と呼ばれ、通常とは比較にならない非常に大きな熱伝達特性を示すことが知られており、ミクロンレベルの微小な間隙である流路105は、このマイクロチャネルレベルの高い冷却性能を実現する特性を有する。
【0024】
本発明者らの実験によれば、流路105の間隙が300μm以内であればマイクロチャネルによる冷却が可能となり、用途に応じて100μm以内、更には50μm以内とすればマイクロチャネル冷却による極めて高い冷却性能が得られることが確認できた。
【0025】
また、実装用基板109上に複数の三次元実装半導体モジュールを搭載した三次元実装半導体システムにおいては、複数のモジュールを導管により直列接続して同一ラインで冷却しても十分な冷却効果が得られた。この場合、各々のモジュールを個別に冷却するのに比して、実装用基板109上に配置する導管の数を減らすことができる。
【0026】
次に、本実施形態における三次元実装半導体モジュールの製造方法について、図3及び図4を参照して説明する。
【0027】
まず、図3(a)に示すように、バンプ付き半導体チップ102を用意する。バンプ102は先に説明したように半導体チップの対向する二辺の端部近くに形成されている。
【0028】
次いで、図3(b)に示すように、塗布用シリンジ121を用いて半導体チップ102上に液体状の封止樹脂104を塗布し、接続用バンプ103を樹脂封止する。なお、このとき樹脂104は未硬化である。
【0029】
次いで、図3(c)に示すように、積層する相手側のインターポーザ基板101、又は別の半導体チップ102の裏面上にある接続用バンプ103と上記の半導体チップ102を裏返して、未硬化の樹脂104を押し付けながらバンプ接合する。このバンプ接合の前後に、加熱ステージ若しくは接合用ツール123等により加熱することにより、封止樹脂104が硬化し、半導体チップ間に流路105が形成される。
【0030】
上記の一連の操作を順次繰り返すことにより、図4(a)に示すような半導体チップ間に複数の流路105を有する積層モジュールが完成する。これを実装用基板109上に実装する。
【0031】
次いで、図4(b)に示すように、流体を流すことのできる流体用導管111,112を積層モジュール側面に、導管接続用樹脂128で接合して、流体用導管111を通して外部より水などの液体,或いは空気,不活性ガス等の気体を供給すれば、複数の流路105にこれらの流体が流れ、半導体チップ102で発生した熱を効率良く冷却することができる。
【0032】
図4(c)は(b)を正面から見た図であり、この図では、導管の形状は長方形に近い形状となっている。なお、流体用導管111を積層モジュールへ接続する形態としては様々な構造が考えられ、複数の流路105の全てに流体が流れる形態ならば、導管の方向や大きさは問わない。
【0033】
図5は、本実施形態の効果を示すため、1Wの発熱をする10mm□チップを10層積層したモジュールについて、熱伝達率:1000W/m2・Kの冷却を与えた場合のモジュールの温度上昇を概算したものである。図に示したように、発熱密度は、従来例の105 W/m2 に対して、実施形態は104 W/m2・K(各層)で、実施形態の方は従来例の1/10となる。これに対して、1000W/m2・Kの熱伝達率の冷却を行うと、このときの温度上昇は、単純計算で、従来例:100度に対して、実施形態:10度となり、実施形態の構造を用いることで、温度上昇を1/10まで低減することが可能となる。このように、本実施形態の構造は、積層数の増大に伴いモジュール発熱密度が増加しても、大きな構造上の変更無しに、容易に冷却対応が行える構造と言える。
【0034】
なお、前記図9(c)に示した従来構造において、チップ間の樹脂封止を無くすることにより、チップ間に流路を形成して効率良い冷却を行うことが可能となる。しかしながら、この場合、半導体チップの接続用バンプが露出することになり、液体中で冷却した場合にバンプ接続部の化学的腐食等の問題が発生し、接続信頼性が低下する。さらに、インターポーザ基板と半導体チップとの熱膨張差により接合バンプ部に生じるミスフィット応力によってバンプ接合不良を招く可能性が高くなる。
【0035】
本実施形態では、接続用バンプが樹脂封止されているため、バンプ接続部の化学的腐食等の問題は生じない。さらに、インターポーザ基板と半導体チップとの熱膨張差により接合バンプ部に生じるミスフィット応力が、封止樹脂の存在で緩和されるため、熱疲労等によるバンプ接合不良を抑制することも可能である。
【0036】
また、前記図9(c)に示した従来構造では、チップ間の間隙に流れる流体の流路を所定の方向に誘導することができず、これによる本モジュールを搭載するシステムの冷却において構造上の制約が生じ、自由度が著しく低下せざるを得ない。これに対し本実施形態では、搭載するシステムに応じた任意の方向・形態の流路を形成できるため、システム側の冷却器と自由に整合することが可能であり、システム側の自由度が著しく上がる。さらに、半導体チップ主要な発熱箇所のみに流路を形成することが可能であり、極めてコンパクトで効率の良い冷却システムを構築することが可能である。
【0037】
このように本実施形態によれば、半導体チップ102を一つのインターポーザ基板101上に複数垂直に積層し、隣接する上下のチップ−チップ間及び最下層チップ−基板間を相互に電気的に接続した構造の三次元積層したモジュールにおいて、存在するミクロンレベルの微小ギャップにより、半導体チップ102への特殊な加工なしにマイクロチャネル冷却による高効率冷却構造を実現することができる。
【0038】
また、チップ積層部の間隙のみを冷却空間として用いることにより、大型のヒートシンク等の冷却器設置等の必要が無くなり、実装空間を大幅に削減したコンパクトかつ高効率の冷却構造を実現することができる。さらに、一つの流体用導管を外部から配置するだけで、4チップの冷却が、効率を均等に保ちながら同時に行える。また、チップ積層部の間隙における電気的接続部を除く部分のみを利用した冷却のため、液体中での浸漬冷却のような化学的腐食等の問題が生じず、接続信頼性の高い冷却が可能となる。
【0039】
(第2の実施形態)
図6は、本発明の第2の実施形態に係わる三次元実装半導体モジュールの概略構成を説明するためのもので、(a)は側断面図、(b)は(a)のB−B’断面図である。なお、図6中の201〜209は図1中の101〜109に対応している。
【0040】
先に説明した第1の実施形態においては、半導体チップ102と基板接続用端子108とがインターポーザ基板101上の裏表の関係に実装(Face−up構造)されていたのに対し、本実施形態では半導体チップ202と基板接続用端子208とがこれらが、インターポーザ基板201上の同じ側に実装(Face−down構造)されている。
【0041】
即ち、インターポーザ基板201の下面中央部に複数の半導体チップ202が積層され、隣接するチップ102間、更に最上段のチップ202と基板201との間は、バンプ203により電気的に接続される。インターポーザ基板201の下面周辺部には複数の基板接続用端子208が設けられており、インターポーザ基板201はこれらの端子208を介して実装用基板209上にマウントされ、且つ電気的に接続されている。
【0042】
インターポーザ基板201と実装用基板209との間には、接続用端子208を封止するように導管接続用樹脂207が設けられている。なお、導管接続用樹脂207には、紙面表裏方向において、流路205と連通するような開口が設けられている。そして、図7に示すように、導管接続用樹脂207の開口に導管211,212が接続され、導管211から冷却流体が導入され、この冷却流体はモジュール内の全ての流路205を通り、導管212から排出されるようになっている。
【0043】
本実施形態においても先の第1の実施形態と同様に、導管211から導入された液体が、チップ積層部で各チップの上下に存在する流路205に分配され並行して流れ、ミクロンレベルの非常に微小な間隙に液体が流入され、通常の液冷を遙かに凌ぐレベルの熱伝達特性を示し、効率の高いチップ冷却が可能になる。従って、第1の実施形態と同様の効果が得られる。
【0044】
(第3の実施形態)
次に、本発明の第3の実施形態として、チップ間に形成する様々な流路の形態を説明する。
【0045】
図8(a)〜(c)は、チップ間に形成する様々な流路の形態を示した実施形態である。なお、(a1)(b1)(c1)は水平方向の断面を示し、(a2)(b2)(c2)は(a1)(b1)(c1)のC−C’断面を示している。また、図8中の302〜305は図1中の101〜105に対応している。
【0046】
(a)は、二本の流路を設けた場合であり、これにより、さらなるパッド数(バンプ数)の増加に対応できる。また、本数を増加させることによる流路径の微細化による冷却特性の上昇、或いは流路の分散化による自由度の飛躍的向上を期待できる。
【0047】
(b)は、中央部にバンプを集中させた場合であり、これにより、外周近くに発熱スポットが有る場合に効果的な対応が可能となる。なお、この場合には、チップの外側を樹脂封止することにより、2本の流路が形成される。
【0048】
(c)は、流路305をS字上にうねらせてチップ全体に行き渡るように配置し、冷却しているものである。このように流路は、様々なパッド(バンプ)配置に対応して、樹脂封止を限られた領域に調節することで、自由に設置することができ、チップ内発熱領域の異なる様々なデバイスに対して効率的な冷却が可能である。
【0049】
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。これまで説明した実施形態では、流路は、チップの一辺から相対する一辺に抜けるように設置されていたが、同じ辺に戻って抜ける構造、或いは隣の辺に抜ける構造も可能である。また、チップ積層に関しても、4段以外の積層数を用いても、本発明の効果を何ら損なうものではないことは言うまでもない。
【0050】
また、実施形態では全てのチップ間及びチップと基板間に流路を形成したが、必ずしもこれに限らず、チップ間及びチップ−基板間の一部に流路を形成するようにしても良い。また、冷却媒体は水に限るものではなく、有機溶媒を用いることができる。さらに、液体に限らず、空気や不活性ガス等の気体を用いることも可能である。
【0051】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0052】
【発明の効果】
以上詳述したように本発明によれば、複数の半導体チップを配線基板上に積層した三次元実装半導体モジュールにおいて、チップ−チップ間及びチップ−基板間に接続用バンプを封止するための封止樹脂による流路を形成することにより、マイクロチャネル冷却などの複雑な加工を要することなく、チップ積層数が増えても効率良い冷却を行うことができ、且つ内層の半導体チップも十分に冷却することができる。
【図面の簡単な説明】
【図1】第1の実施形態に係わる三次元実装半導体モジュールの概略構成を示す断面図。
【図2】第1の実施形態における三次元実装半導体モジュールに導管を接続した状態を模式的に示す断面図。
【図3】第1の実施形態における三次元実装半導体モジュールの製造工程を示す図。
【図4】第1の実施形態における三次元実装半導体モジュールの製造工程を示す図。
【図5】第1の実施形態による効果を説明するための図。
【図6】第2の実施形態に係わる三次元実装半導体モジュールの概略構成を示す断面図。
【図7】第2の実施形態における三次元実装半導体モジュールに導管を接続した状態を模式的に示す断面図。
【図8】第3の実施形態を説明するためのもので、チップ間に形成する流路の形態を示す断面図。
【図9】従来の三次元実装半導体モジュールの概略構成を示す断面図。
【図10】従来のマイクロチャネル冷却構造の例を示す斜視図。
【符号の説明】
101,201…インターポーザ基板(配線基板)
102,202,302…半導体チップ
103,203,303…接続用バンプ
104,204,304…封止樹脂
105,205,305…空隙(流路)
107…流路接続用カバー
108,208…基板接続用端子
109,209…実装用基板
111,112,2111,212…導管
121…塗布用シリンジ
123…接合用ツール
128,207…導管接続用樹脂
Claims (10)
- 配線基板と、
この配線基板上に垂直方向に複数段に積層され、チップ−チップ間及びチップ−基板間が接続用バンプにより電気的に接続された複数の半導体チップと、
前記チップ−チップ間及びチップ−基板間に前記接続用バンプを保護封止するように充填され、且つ少なくとも一部に前記チップ又は前記チップ及び基板と共に冷却媒体の流路となる空洞部を形成するように充填された封止樹脂と、
を具備してなることを特徴とする三次元実装半導体モジュール。 - 配線基板と、
この配線基板上に垂直方向に複数段に積層され、チップ−チップ間及びチップ−基板間が接続用バンプにより電気的に接続された複数の半導体チップと、
前記チップ−チップ間及びチップ−基板間に選択的に充填され、前記接続用バンプを保護封止する封止樹脂とを具備してなり、
前記チップ−チップ間及びチップ−基板間の前記封止樹脂が充填されていない空洞部が、前記チップの一辺から該辺を含む4辺の何れかに達する冷却媒体用流路を構成してなることを特徴とする三次元実装半導体モジュール。 - 前記半導体チップの接続用バンプは、前記チップ−チップ間及びチップ−基板間に形成しようとする流路のパターンに応じて、前記流路の側壁部となるべき位置に形成されていることを特徴とする請求項1又は2記載の三次元実装半導体モジュール。
- 前記半導体チップの接続用バンプは、前記チップの主面上に対向する二辺に沿って形成され、前記流路は、チップの一辺からこれに対向する一辺に達するように形成されることを特徴とする請求項3記載の三次元実装半導体モジュール。
- 前記各流路の一端側は一つの導管に接続され、該導管から各流路の全てに同時に冷却媒体が供給されることを特徴とする請求項1又は2記載の三次元実装半導体モジュール。
- 前記配線基板には実装基板と電気的に接続するための基板接続用端子が設けられ、前記配線基板の該基板接続用端子と逆側の面に前記チップが積層されていることを特徴とする請求項1又は2記載の三次元実装半導体モジュール。
- 前記配線基板には実装基板と電気的に接続するための基板接続用端子が設けられ、前記配線基板の該基板接続用端子と同じ面に前記チップが積層されていることを特徴とする請求項1又は2記載の三次元実装半導体モジュール。
- 前記流路に流す冷却用媒体として、水又は有機溶媒を用いたことを特徴とする請求項1又は2記載の三次元実装半導体モジュール。
- 前記流路に流す冷却用媒体として、空気又は不活性ガスを用いたことを特徴とする請求項1又は2記載の三次元実装半導体モジュール。
- 請求項1〜9の何れかに記載の三次元実装半導体モジュールが複数個搭載された実装基板と、前記各半導体モジュールに接続された冷却媒体供給配管とを具備してなることを特徴とする三次元実装半導体システム。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003168119A JP3842759B2 (ja) | 2003-06-12 | 2003-06-12 | 三次元実装半導体モジュール及び三次元実装半導体システム |
US10/864,512 US7015572B2 (en) | 2003-06-12 | 2004-06-10 | Three-dimensionally mounted semiconductor module and three-dimensionally mounted semiconductor system |
CNB2004100481135A CN100356565C (zh) | 2003-06-12 | 2004-06-11 | 三维安装半导体组件及三维安装半导体装置 |
TW093116937A TWI247334B (en) | 2003-06-12 | 2004-06-11 | Three-dimensionally mounted semiconductor module and three-dimensionally mounted semiconductor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003168119A JP3842759B2 (ja) | 2003-06-12 | 2003-06-12 | 三次元実装半導体モジュール及び三次元実装半導体システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005005529A JP2005005529A (ja) | 2005-01-06 |
JP3842759B2 true JP3842759B2 (ja) | 2006-11-08 |
Family
ID=33509008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003168119A Expired - Fee Related JP3842759B2 (ja) | 2003-06-12 | 2003-06-12 | 三次元実装半導体モジュール及び三次元実装半導体システム |
Country Status (4)
Country | Link |
---|---|
US (1) | US7015572B2 (ja) |
JP (1) | JP3842759B2 (ja) |
CN (1) | CN100356565C (ja) |
TW (1) | TWI247334B (ja) |
Families Citing this family (67)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006080333A (ja) * | 2004-09-10 | 2006-03-23 | Toshiba Corp | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2003
- 2003-06-12 JP JP2003168119A patent/JP3842759B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-10 US US10/864,512 patent/US7015572B2/en not_active Expired - Lifetime
- 2004-06-11 TW TW093116937A patent/TWI247334B/zh not_active IP Right Cessation
- 2004-06-11 CN CNB2004100481135A patent/CN100356565C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005005529A (ja) | 2005-01-06 |
US20040251530A1 (en) | 2004-12-16 |
TWI247334B (en) | 2006-01-11 |
US7015572B2 (en) | 2006-03-21 |
TW200507029A (en) | 2005-02-16 |
CN100356565C (zh) | 2007-12-19 |
CN1574344A (zh) | 2005-02-02 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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