KR100470386B1 - 멀티-칩패키지 - Google Patents

멀티-칩패키지 Download PDF

Info

Publication number
KR100470386B1
KR100470386B1 KR10-1998-0058915A KR19980058915A KR100470386B1 KR 100470386 B1 KR100470386 B1 KR 100470386B1 KR 19980058915 A KR19980058915 A KR 19980058915A KR 100470386 B1 KR100470386 B1 KR 100470386B1
Authority
KR
South Korea
Prior art keywords
nickel
gold
copper
semiconductor chip
tin
Prior art date
Application number
KR10-1998-0058915A
Other languages
English (en)
Other versions
KR20000042664A (ko
Inventor
김재면
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-1998-0058915A priority Critical patent/KR100470386B1/ko
Priority to US09/469,131 priority patent/US6121682A/en
Publication of KR20000042664A publication Critical patent/KR20000042664A/ko
Application granted granted Critical
Publication of KR100470386B1 publication Critical patent/KR100470386B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Abstract

본 발명은 멀티-칩 패키지를 개시한다. 개시된 본 발명은, 패드(22)가 상부를 향하게 배치된 제 1 반도체 칩(20)의 표면에 패드(22)가 노출되도록 제 1 절연막(21)이 도포된다. 노출된 각 패드(22)와 연결되는 금속 패턴(23)이 제 1 절연막(21) 표면에 증착된다. 제 1 반도체 칩(20)의 전체 구조 상부에 제 2 절연막(24)이 도포되고, 제 2 절연막(24)에 볼 랜드(26)와 비아홀(25)이 형성되어서, 하나의 금속 패턴(23)에 두 부분이 노출된다. 패드(12)가 하부를 향하게 배치된 제 2 반도체 칩(10) 밑면에 패드(12)가 노출되도록 제 3 절연막(11)이 도포된다. 노출된 패드(12)에 범프(13)가 형성된다. 범프(13)가 비아홀(25)에 마운트되어 금속 패턴(23)과 전기적으로 연결된다. 볼 랜드(26)에는 솔더 볼(30)이 마운트된다.

Description

멀티-칩 패키지
본 발명은 멀티-칩 패키지(multi-chip package)에 관한 것으로서, 보다 구체적으로는 2개 이상의 칩이 하나로 패키징된 멀티-칩 패키지에 관한 것이다.
예를 들어, 디지털 카메라와 같은 소형 카메라나 CCD 디바이스에 사용되는 패키지에는 영상 센서 기능을 하는 칩이 구비되고, 또한 이 칩을 구동하기 위한 주변 칩들도 마련되어 하나로 패키징된다.
이러한 관점에서, 종래기술에 따른 멀티-칩 패키지를 도 1를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 멀티-칩 패키지를 나타낸 단면도이다.
종래기술에 따른 멀티-칩 패키지는, 도1에 도시된 바와 같이, 기판(1)상에 2개의 반도체 칩(2)이 부착되어 있고, 상기 반도체 칩(2)의 각 패드는 금속 와이어(3)에 의해 기판(1)에 본딩되어 있으며, 전체 구조 상부가 봉지제(4)로 몰딩되어 있는 구조로 되어 있다. 여기서, 상기 기판(1) 밑면에는 수 개의 솔더 볼(5)이 마운트되어 있다.
그러나, 상기 종래기술에 따른 멀티-칩 패키지에 있어서는 다음과 같은 문제점이 있다.
종래기술에 따른 멀티-칩 패키지에 있어서는, 먼저 각 반도체 칩들이 기판 표면에 일렬로 배열되기 때문에, 기판 크기가 커야 되므로 패키지의 크기가 반도체 칩의 수에 따라 커진다는 문제점이 있다.
또한, 기판과 반도체 칩의 패드가 금속 와이어로 연결되기 때문에, 긴 금속 와이어에서 인덕턴스 성분이 많이 발생되므로 인해 전기적 특성이 저하되는 문제점도 있다.
그리고, 봉지제와 기판간의 열팽창 계수가 크게 다르기 때문에, 패키지의 구조적인 신뢰성이 저하되고, 반도체 칩이 봉지제로 완전히 차단되어 있어서 방열 작용이 원활하지 못하다는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점들을 해소하기 위해 안출된 것으로서, 반도체 칩의 크기 정도로 패키지 크기를 구현할 수 있는 멀티-칩 패키지를 제공함에 그 목적이 있다.
그리고, 본 발명의 또 다른 목적은, 기판과 봉지제 사용을 배제하여 열팽창 차이에 따른 구조적 신뢰성 저하라는 문제를 완전히 해소시킬 수 있는 멀티-칩 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 멀티-칩 패키지는 다음과 같은 구성으로 이루어진다.
패드가 상부를 향하게 배치된 제 1 반도체 칩의 표면에 패드가 노출되도록 제 1 절연막이 도포된다. 노출된 각 패드와 연결되는 금속 패턴이 제 1 절연막 표면에 증착된다. 제 1 반도체 칩의 전체 구조 상부에 제 2 절연막이 도포되고, 제 2 절연막에 볼 랜드와 비아홀이 형성되어, 하나의 금속 패턴에 두 부분이 노출된다.
패드가 하부를 향하게 배치된 제 2 반도체 칩 밑면에 패드가 노출되도록 제 3 절연막이 도포된다. 노출된 패드에 범프가 형성된다. 범프가 비아홀에 마운트되어 금속 패턴과 전기적으로 연결된다. 볼 랜드에는 솔더 볼이 마운트된다.
상기된 본 발명의 구성에 의하면, 2개의 반도체 칩이 상하로 스택킹된 구조이므로, 멀티-칩 패키지의 크기가 하나의 반도체 칩 크기로 구현된다. 또한, 금속 와이어대신에 범프가 사용되므로써, 전기적 특성이 향상된다. 그리고, 봉지제와 기판이 사용되지 않으므로, 열팽창 계수 차이로 인한 구조적 신뢰성 저하 문제가 완전히 해소되고, 아울러 각 반도체 칩이 외부에 노출된 상태이므로 방열 작용도 우수해진다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
도 2 내지 도 9은 본 발명에 따른 멀티-칩 패키지를 제조 공정 순서대로 나타낸 도면이다.
본 발명의 바람직한 실시예는, 먼저 도 2 및 도 3과 같이, 제 2 반도체 칩(10)을 준비한다. 즉, 도 2에 도시된 바와 같이, 제 2 반도체 칩(10)의 표면에 제 3 절연막(11)을 1 내지 50 ㎛ 정도의 두께로 도포하고, 패드(12)가 노출되도록 제 3 절연막(11)의 해당 부분을 식각한다.
그다음, 도 3에 도시된 같이, 노출된 각 패드(12)에 금속 범프(13)를 형성한다. 특히, 패드(12)에 범프(13)의 부착력 강화를 위해서, 구리/니켈/금, 구리/니켈/크롬/금, 구리/니켈/코발트/금, 구리/니켈/금/주석/ 구리/니켈/크롬/금/주석/, 또는 구리/니켈/코발트/금/주석 중 어느 하나의 합금이 도금되는 것이 바람직하다. 이때, 상기 구리/니켈/금의 합금 경우의 도금은 공지기술을 사용하되, 먼저 구리를 도금한다음 니켈, 금, 주석 순으로 적층도금한다. 나머지 합금 경우의 도금순서는, 상기와 같이 구리를 먼저 도금한 다음 니켈, 크롬, 금 순으로 도금(구리/니켈/크롬/금)하고, 구리, 니켈, 코발트, 금 순으로 도금(구리/니켈/코발트/금)하거나, 구리, 니켈, 금, 주석순으로 도금(구리/니켈/금/주석), 구리, 니켈, 크롬, 금, 주석 순으로 도금(구리/니켈/크롬/금/주석) 또는 구리, 니켈, 코발트, 금, 주석 순으로 도금(구리/니켈/코발트/금/주석)한다.
이어서, 도 4에 도시된 바와 같이, 복수개의 제 1 반도체 칩(20)이 구성된 웨이퍼의 전체 표면에 제 1 절연막(21)을 도포하고, 패드(22)가 노출되도록 제 1 절연막(21)의 해당 부분을 식각한다.
그다음, 도 5a 및 도 5b에 도시된 바와 같이, 노출된 패드(22)와 연결되도록 수 개의 금속 패턴(23)을 제 1 절연막(21) 표면에 증착한다. 특히, 제 1 반도체 칩(20)의 패드(22)는 2개이므로, 하나의 제 1 반도체 칩(20)이 갖는 금속 패턴(23)도 2개이다. 금속 패턴(23)의 재질로는 은, 금, 니켈, 인듐, 주석 중 하나를 사용할 수 있다.
이어서, 도 6에 도시된 같이, 전체 구조 상부에 제 2 절연막(24)을 도포한 후, 하나의 금속 패턴(23)마다 두 부분이 노출되도록 제 2 절연막(24)의 해당 부분을 식각한다.
이때, 노출된 두 부분중, 패드(22)에 인접한 부분이 비아홀(25)이 되고, 다른 한 부분이 볼 랜드(26)가 된다. 또한, 비아홀(25)과 볼 랜드(26)의 수는 하나의 제 1 반도체 칩(20)이 갖는 금속 패턴(23)이 2개이므로, 각기 2개씩이 된다. 여기서, 각 절연막(11)(21)(24)은 열팽창 계수가 동일한 동일 재질이다.
그다음, 도 3에서와 같이 구성된 수 개의 제 2 반도체 칩(10)을 뒤집어서, 도 7에서와 같이, 제 1 반도체 칩(20)상에 적층한다. 즉, 범프(13)를 비아홀(25)에 마운트하여, 범프(13)와 금속패턴(23)을 전기적으로 연결시킨다.
이어서, 도 8에 도시된 바와 같이, 제 2 반도체칩(10)의 양측에 배치된 2개의 볼랜드(26)에 솔더볼(30)을 마운트한다. 이때, 솔더볼(30)은 제 2 반도체 칩(10)의 표면보다 더 높게 위치되어야만 실장이 가능하므로, 솔더볼(30)의 높이가 250 내지 700 ㎛ 정도이므로, 제 2 반도체 칩(10)의 두께는 50 내지 500 ㎛로 제한된다.
그다음, 최종적으로, 다수개의 제1 반도체칩(20)으로 구성된 웨이퍼에 형성된 스크라이브 라인(미도시)을 따라 절단하면, 도 9에 도시된 하나의 멀티-칩 패키지가 완성된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 기판을 사용하지 않고 2개의 기판을 적층식으로 배치하므로써, 멀티-칩 패키지의 크기가 반도체 칩 크기로 구현된다.
또한, 금속 와이어 대신에 범프를 사용하게 되므로써, 인덕턴스 성분이 줄어서 전기적 특성이 향상된다.
그리고, 봉지제 대신에 열팽창 계수가 동일한 절연막을 사용하게 되므로써, 열팽창 차이로 인한 패키지의 구조적 신뢰성 저하가 방지되고, 각 반도체 칩이 노출되므로써 방열 작용도 향상된다.
이상에서는 본 발명에 의한 멀티-칩 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 종래의 멀티-칩 패키지를 나타낸 단면도.
도 2 내지 도 9는 본 발명에 따른 멀티-칩 패키지를 제조하는 공정단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 제 2 반도체 칩 11 ; 제 3 절연막
12,22 ; 패드 13 ; 범프
20 ; 제 1 반도체 칩 21 ; 제 1 절연막
23 ; 금속 패턴 24 ; 제 2 절연막
25 ; 비아홀 26 ; 볼 랜드
30 ; 솔더 볼

Claims (3)

  1. 상면의 패드가 상부를 향하게 배치된 제 1 반도체 칩;
    상기 제 1 반도체 칩의 표면에, 상기 패드가 노출되게 도포된 제 1 절연막;
    상기 제 1 절연막 표면에 형성되고, 상기 패드에 전기적으로 연결된 2개의 금속 패턴;
    상기 전체 구조 상부에 형성되고, 상기 각 금속 패턴의 두 부분을 노출시키는 비아홀과 볼 랜드가 형성된 제 2 절연막;
    상기 제 1 반도체 칩 상부에 배치되고, 상면에 패트가 형성된 제 2 반도체 칩;
    상기 제 2 반도체 칩의 표면에, 상기 패드가 노출되게 형성된 제 3 절연막;
    상기 노출된 패드에 형성되고 상기 비아홀에 마운트되어, 상기 금속 패턴과 전기적으로 연결된 범프; 및
    상기 볼 랜드에 마운트되어, 상기 제 2 반도체 칩의 표면에서 상부로 돌출되는 높이를 갖는 솔더 볼을 포함하여 구성되며, 상기 제1, 2 및 3 절연막 각각은 열팽창계수가 동일한 재질로 이루어진 것을 특징으로 하는 멀티-칩 패키지.
  2. 제 1 항에 있어서, 상기 각 반도체 칩의 패드에 구리, 니켈, 금 순으로 도금된 구리/니켈/금의 합금, 구리, 니켈, 크롬, 금 순으로 도금된 구리/니켈/크롬/금의 합금, 구리, 니켈, 코발트, 금 순으로 도금된 구리/니켈/코발트/금 의 합금, 구리, 니켈, 금, 주석 순으로 도금된 구리/니켈/금/주석의 합금, 또는 구리, 니켈, 크롬, 금, 주석순으로 도금된 구리/니켈/크롬/금/주석의 합금, 또는 구리, 니켈, 코발트, 금, 주석순으로 도금된 구리/니켈/코발트/금/주석의 합금 중 어느 하나를 사용하는 것을 특징으로 하는 멀티-칩 패키지.
  3. 제 1 항에 있어서, 상기 금속 패턴의 재질은 은, 금, 니켈, 인듐, 주석 중 어느 하나인 것을 특징으로 하는 멀티-칩 패키지.
KR10-1998-0058915A 1998-12-26 1998-12-26 멀티-칩패키지 KR100470386B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-1998-0058915A KR100470386B1 (ko) 1998-12-26 1998-12-26 멀티-칩패키지
US09/469,131 US6121682A (en) 1998-12-26 1999-12-21 Multi-chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0058915A KR100470386B1 (ko) 1998-12-26 1998-12-26 멀티-칩패키지

Publications (2)

Publication Number Publication Date
KR20000042664A KR20000042664A (ko) 2000-07-15
KR100470386B1 true KR100470386B1 (ko) 2005-05-19

Family

ID=19565917

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0058915A KR100470386B1 (ko) 1998-12-26 1998-12-26 멀티-칩패키지

Country Status (2)

Country Link
US (1) US6121682A (ko)
KR (1) KR100470386B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012701B1 (ko) 2002-11-25 2011-02-09 삼성테크윈 주식회사 반도체 패키지와 그의 제조방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365977B1 (en) * 1999-08-31 2002-04-02 International Business Machines Corporation Insulating interposer between two electronic components and process thereof
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
KR100378285B1 (en) 2001-06-15 2003-03-29 Dongbu Electronics Co Ltd Semiconductor package and fabricating method thereof
KR100434201B1 (ko) 2001-06-15 2004-06-04 동부전자 주식회사 반도체 패키지 및 그 제조 방법
DE10131011B4 (de) * 2001-06-27 2016-02-18 Infineon Technologies Ag Halbleiterchip und Anordnung eines Halbleiterbauelementes auf einem Substrat
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US6606251B1 (en) 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
JP4601892B2 (ja) * 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
US7339276B2 (en) * 2002-11-04 2008-03-04 Intel Corporation Underfilling process in a molded matrix array package using flow front modifying solder resist
US6906598B2 (en) * 2002-12-31 2005-06-14 Mcnc Three dimensional multimode and optical coupling devices
US7253510B2 (en) * 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
JP4110992B2 (ja) * 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
US7124052B2 (en) * 2004-04-08 2006-10-17 Infineon Technologies Ag Multichip package with clock frequency adjustment
JP2006108284A (ja) * 2004-10-04 2006-04-20 Sharp Corp 半導体パッケージ
JP4619223B2 (ja) * 2004-12-16 2011-01-26 新光電気工業株式会社 半導体パッケージ及びその製造方法
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7723146B2 (en) * 2006-01-04 2010-05-25 Stats Chippac Ltd. Integrated circuit package system with image sensor system
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) * 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
US7683477B2 (en) * 2007-06-26 2010-03-23 Infineon Technologies Ag Semiconductor device including semiconductor chips having contact elements
US9236366B2 (en) * 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method
CN104599980A (zh) * 2014-12-30 2015-05-06 南通富士通微电子股份有限公司 晶圆级封装的制造方法
CN104616998A (zh) * 2014-12-30 2015-05-13 南通富士通微电子股份有限公司 晶圆级封装的制造方法
CN104882419B (zh) * 2015-05-08 2017-11-24 无锡中感微电子股份有限公司 芯片封装
CN109478516B (zh) * 2016-04-29 2023-06-13 库利克和索夫工业公司 将电子组件连接至基板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000005670A (ko) * 1998-06-26 2000-01-25 포만 제프리 엘 칩-온-칩패키지및그제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
US5198963A (en) * 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
JP3611637B2 (ja) * 1995-07-07 2005-01-19 ヒューレット・パッカード・カンパニー 回路部材の電気接続構造
KR100438256B1 (ko) * 1995-12-18 2004-08-25 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
US5760478A (en) * 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US5801452A (en) * 1996-10-25 1998-09-01 Micron Technology, Inc. Multi chip module including semiconductor wafer or dice, interconnect substrate, and alignment member
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
US5861678A (en) * 1997-12-23 1999-01-19 Micron Technology, Inc. Method and system for attaching semiconductor dice to substrates
US5939783A (en) * 1998-05-05 1999-08-17 International Business Machines Corporation Electronic package
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000005670A (ko) * 1998-06-26 2000-01-25 포만 제프리 엘 칩-온-칩패키지및그제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012701B1 (ko) 2002-11-25 2011-02-09 삼성테크윈 주식회사 반도체 패키지와 그의 제조방법

Also Published As

Publication number Publication date
US6121682A (en) 2000-09-19
KR20000042664A (ko) 2000-07-15

Similar Documents

Publication Publication Date Title
KR100470386B1 (ko) 멀티-칩패키지
KR100216839B1 (ko) Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
US6252298B1 (en) Semiconductor chip package using flexible circuit board with central opening
US5578525A (en) Semiconductor device and a fabrication process thereof
US7208825B2 (en) Stacked semiconductor packages
JP3351706B2 (ja) 半導体装置およびその製造方法
US6891273B2 (en) Semiconductor package and fabrication method thereof
US7199459B2 (en) Semiconductor package without bonding wires and fabrication method thereof
TWI426586B (zh) 具有用於將焊墊鍍於晶片下方之導線的球柵陣列封裝
KR100315030B1 (ko) 반도체패키지의제조방법
US20050054187A1 (en) Method for forming ball pads of BGA substrate
US6489667B1 (en) Semiconductor device and method of manufacturing such device
JP3402086B2 (ja) 半導体装置およびその製造方法
US7202421B2 (en) Electronic elements, method for manufacturing electronic elements, circuit substrates, method for manufacturing circuit substrates, electronic devices and method for manufacturing electronic devices
US20070166881A1 (en) Package structure and method for manufacturing the same
KR100431307B1 (ko) 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법
JPH09326450A (ja) 半導体装置およびその製造方法
JP3417292B2 (ja) 半導体装置
JP4631223B2 (ja) 半導体実装体およびそれを用いた半導体装置
KR100596764B1 (ko) 웨이퍼 레벨 패키지 및 그의 제조방법
KR20000042665A (ko) 칩 사이즈 패키지 및 그의 제조 방법
KR100362501B1 (ko) 반도체장치
JP3932771B2 (ja) 半導体チップ搭載用基板の製造方法及び半導体装置の製造方法
JPH11204565A (ja) 半導体装置
KR20000002808A (ko) 볼 그리드 어레이 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20020902

Effective date: 20041025

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130121

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee