KR100431307B1 - 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조 방법을 개시한다. 개시된 본 발명은, 반도체 칩(10)의 표면에 패드(11)가 노출되도록 제 1 절연막(21)이 도포된다. 일단이 노출된 패드(11)와 연결되도록, 제 1 금속 패턴(31)이 제 1 절연막(21) 표면에 증착된다. 제 1 금속 패턴(31)의 타단이 노출되도록, 전체 구조 상부에 제 2 절연막(22)이 도포된다. 패드(11) 상부의 제 2 절연막(22) 표면에 캐패시터(40)가 접착된다. 캐패시터(40)의 전극(41)이 노출되도록, 캐패시터(40)에 제 3 절연막(23)이 도포된다. 캐패시터(40)의 전극(42)과 제 1 금속 패턴(31)의 타단이 제 2 금속 패턴(32)에 의해 연결된다. 제 1 금속 패턴(31)의 타단과 연결된 제 2 금속 패턴(32) 부분이 노출되어 볼 랜드(25)가 형성되도록, 전체 구조 상부에 제 4 절연막(24)이 도포된다. 볼 랜드(25)에 솔더 페이스트(50)가 도포되고, 솔더 볼(51)이 솔더 페이스트(50)에 마운트된다.

Description

캐패시터 내장형 칩 사이즈 패키지 및 그의 제조 방법
본 발명은 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 캐패시터가 일체로 구성된 칩 사이즈 패키지 및 이를 제조하는 방법에 관한 것이다.
칩 사이즈 패키지는 패키지의 크기를 칩의 크기로 설정할 수 있다는 장점이 있기 때문에, 경박단소화되는 패키지 경향에 따라 연구가 계속되고 있는 추세이다. 이러한 칩 사이즈 패키지는 휘어지지 않는 강체의 기판을 이용하거나, 또는 패턴 테이프를 이용하는 방식 등이 있다.
상기 방식들 중에서 기판을 이용한 방식은, 기판 제작이 매우 난해하기 때문에, 패턴 테이프를 이용하는 방식이 최근에 주로 제시되고 있다. 패턴 테이프는 패터닝된 금속 라인을 갖는 테이프로서, 이러한 패턴 테이프를 이용한 종래의 칩 사이즈 패키지의 구조를 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.
도시된 바와 같이, 반도체 칩(1)이 패턴 테이프(2)의 표면에 완충제(3)를 매개로 접착되어 있다. 패턴 테이프(2)의 금속 배선이 금속 와이어(7)에 의해 반도체 칩(1)의 패드(1a)에 전기적으로 연결되어 있다. 반도체 칩(1)의 하부는 봉지제(4)로 몰딩되어 있고, 봉지제(4)에서 노출된 패턴 테이프(2)의 밑면에는 솔더 볼(8)들이 마운트되어 있다.
솔더 볼(8)이 기판(5:PCB)에 실장되는데, 기판(5)에는 캐패시터(6)가 실장될 경우도 있다. 즉, 캐패시터(6)는 기판(5)에 실장되어서, 기판(5)에 구비된 금속 라인(5a)을 통해 솔더 볼(8)과 전기적으로 연결되어 있다.
그런데, 종래에는 패키지와 캐패시터가 별도로 구성되어서 각각을 기판에 실장해야 하므로, 기판의 고집적도를 실현할 수가 없었다. 또한, 패키지와 캐패시터를 연결하기 위해서, 기판에 금속 라인을 설계해야 하므로, 이로 인하여 기판의 금속 라인이 매우 복잡해진다는 문제점이 있다.
따라서, 본 발명은 상기된 문제점을 해소하기 위해 안출된 것으로서, 패키지 내부에 캐패시터를 일체로 구성시켜서, 기판의 고집적도가 실현되고 아울러 기판의 금속 라인 구조가 복잡해지지 않는 캐패시터 내장형 칩 사이즈 캐패시터 및 그의 제조 방법을 제공하는데 목적이 있다.
도 1은 캐패시터와 패키지가 각각 기판에 실장된 구조를 나타낸 도면
도 2 내지 도 13은 본 발명의 실시예 1에 따른 칩 사이즈 패키지를 제조 공정 순서대로 나타낸 도면
도 14는 본 발명의 실시예 2에 따른 칩 사이즈 패키지를 나타낸 도면
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 반도체 칩 11 ; 패드
21 ; 제 1 절연막 22 ; 제 2 절연막
23 ; 제 3 절연막 24 ; 제 4 절연막
25 ; 볼 랜드 31 ; 제 1 금속 패턴
32 ; 제 2 금속 패턴 40 ; 캐패시터
41 ; 다이 42 ; 전극
50 ; 솔더 페이스트 51 ; 솔더 볼
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 칩 사이즈 패키지는 다음과 같은 구성으로 이루어진다.
반도체 칩의 표면에 패드가 노출되도록 제 1 절연막이 도포된다. 일단이 노출된 패드와 연결되도록, 제 1 금속 패턴이 제 1 절연막 표면에 증착된다. 제 1 금속 패턴의 타단이 노출되도록, 전체 구조 상부에 제 2 절연막이 도포된다. 패드 상부의 제 2 절연막 표면에 캐패시터가 접착된다. 캐패시터의 전극이 노출되도록, 캐패시터에 제 3 절연막이 도포된다. 캐패시터의 전극과 제 1 금속 패턴의 타단이 제 2 금속 패턴에 의해 연결된다. 제 1 금속 패턴의 타단과 연결된 제 2 금속 패턴 부분이 노출되어 볼 랜드가 형성되도록, 전체 구조 상부에 제 4 절연막이 도포된다. 볼 랜드에 솔더 페이스트가 도포되고, 솔더 볼이 솔더 페이스트에 마운트된다.
상기와 같은 구조로 이루어진 칩 사이즈 패키지를 제조하는 방법은 다음과 같은 단계로 이루어진다.
복수개의 반도체 칩이 구성된 웨이퍼 표면에 제 1 절연막을 도포하고, 각 반도체 칩의 패드가 노출되도록 제 1 절연막의 해당 부분을 식각한다. 노출된 패드와 일단이 연결되도록 제 1 금속 패턴들을 제 1 절연막 표면에 증착한다. 전체 구조 상부에 제 2 절연막을 도포하고, 제 1 금속 패턴의 타단이 노출되도록 제 2 절연막의 해당 부분을 식각한다. 전극이 상부를 향하게 캐패시터를 패드 상부의 제 2 절연막 표면에 접착한다. 전극이 노출되도록 캐패시터 주위에 제 3 절연막을 도포하고, 제 2 및 제 3 절연막에 제 2 금속 패턴을 증착하여, 전극과 제 1 금속 패턴을 전기적으로 연결시킨다. 전체 구조 상부에 제 4 절연막을 도포하고, 제 1 금속 패턴과 연결된 제 2 금속 패턴이 노출되어 볼 랜드가 형성되도록, 제 4 절연막의 해당 부분을 식각한다. 볼 랜드에 솔더 페이스트를 도포하고, 솔더 볼을 솔더 페이스트에 마운트한 다음, 웨이퍼를 스크라이브 라인을 따라 절단하여 개개의 반도체 칩들로 분리한다.
상기된 본 발명의 구성에 의하면, 캐패시터가 패키지 내부에 일체로 구성되어서 함께 기판에 실장되게 되므로써, 기판의 고집적도가 실현되고 기판의 금속 라인 설계도 복잡해지지 않게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
[실시예 1]
도 2 내지 도 13은 본 발명의 실시예 1에 따른 칩 사이즈 패키지를 제조 공정 순서대로 나타낸 도면이다.
먼저, 도 2에 도시된 바와 같이, 복수개의 반도체 칩(10)이 구성된 웨이퍼 표면에 제 1 절연막(21)을 도포한다. 특히, 본 실시예 1에 적용되는 반도체 칩(10)은 패드(11)가 중앙에 배치된다. 패드(11)가 노출되도록, 제 1 절연막(21)의 해당 부분을 식각한다.
이어서, 도 3a 및 도 3b에 도시된 바와 같이, 제 1 절연막(21) 표면에 제 1 금속 패턴(31)을 증착하여, 노출된 패드(11)에 일단이 연결되고, 타단은 볼 랜드(25) 부분에 연결한다. 패드(11)에는 금속 패턴(31)과의 전기적 부착력 강화를 위해, 구리/니켈/금, 구리/니켈/크롬/금, 구리/니켈/코발트/금, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석, 또는 구리/니켈/코발트/금/주석 중 어느 한 합금이 도금되는 것이 바람직하고, 제 1 금속 패턴(31)의 재질로는 금, 은, 니켈, 인듐, 주석 중의 하나를 사용할 수가 있다. 그런 다음, 도 4와 같이 전체 구조 상부에 제 2 절연막(22)을 도포하고, 제 1 금속 패턴(31)의 타단이 노출되도록 제 2 절연막(22)의 해당 부분을 식각한다.
이어서, 도 5와 같은 다이(41)와 전극(42)으로 구성된 캐패시터(40)를 준비하고, 도 6과 같이, 전극(42)이 상부를 향하게 캐패시터(40)를 패드(11) 상부의 제 2 절연막(22) 표면에 접착한다. 그런 다음, 도 7과 같이 전극(42)이 노출되도록 다이(41) 주위에 제 3 절연막(23)을 도포한다.
이어서, 도 8과 같이 제 2 및 제 3 절연막(22,23) 부분에 제 1 금속 패턴(31)과 동일 재질의 제 2 금속 패턴(32)을 증착하여, 캐패시터(40)의 전극(42)과 제 1 금속 패턴(31)의 타단을 전기적으로 연결시킨다.
그런 다음, 도 9에 도시된 바와 같이, 캐패시터(40)가 완전히 차단되도록 전체 구조 상부에 제 4 절연막(24)을 도포하고, 도 10과 같이 제 1 금속 패턴(31)의 타단이 노출되도록 제 4 절연막(24)의 해당 부분을 식각하여 볼 랜드(25)를 형성한다.
이어서, 도 11과 같이, 볼 랜드(25)에 솔더 페이스트(50)를 도포하여 볼 랜드(25)를 완전히 매립하고, 도 12와 같이 각 솔더 페이스(50)에 솔더 볼(51)을 마운트하여 리플로우시킨다. 마지막으로, 웨이퍼를 스크라이브 라인을 따라 절단하면, 도 13과 같이 캐패시터(40)가 내장된 칩 사이즈 패키지들이 개개로 완성된다.
[실시예 2]
도 14는 본 발명의 실시예 2에 따른 칩 사이즈 패키지를 나타낸 단면도로서, 도시된 바와 같이, 모든 구조가 실시예 1과 거의 동일하고, 다만 반도체 칩(10)의 패드(11)가 중앙이 아니라 양측에 배치된 것만 상이하다. 따라서, 실시예 2에 따른 패키지를 제조하는 방법은 실시예 1과 동일하므로, 반복 설명은 생략한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 캐패시터가 패키지에 일체로 내장되어서 기판에 함께 실장되므로써, 기판의 고집적도가 구현될 수가 있게 되고 아울러 기판의 금속 라인 설계도 복잡해지지 않게 된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 패드가 상부를 향하게 배치된 반도체 칩;
    상기 패드가 노출되도록, 상기 반도체 칩의 표면에 도포된 제 1 절연막;
    일단이 상기 패드에 연결되게, 상기 제 1 절연막 표면에 증착된 제 1 금속 패턴;
    상기 제 1 금속 패턴의 타단이 노출되도록, 전체 구조 상부에 도포된 제 2 절연막;
    상기 패드 상부의 제 2 절연막 표면에 전극이 상부를 향하게 접착된 캐패시터;
    상기 전극이 노출되도록, 캐패시터에 도포된 제 3 절연막;
    상기 캐패시터의 전극과 제 1 금속 패턴의 타단을 전기적으로 연결하는 제 2 금속 패턴;
    상기 제 1 금속 패턴의 타단이 노출되어 볼 랜드가 형성되도록, 전체 구조 상부에 도포된 제 4 절연막;
    상기 볼 랜드에 도포된 솔더 페이스트; 및
    상기 솔더 페이스트에 마운트된 솔더 볼을 포함하는 캐패시터 내장형 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 금속 패턴의 재질은 금, 은, 니켈, 인듐, 또는 주석 중의 하나인 것을 특징으로 하는 캐패시터 내장형 칩 사이즈 패키지.
  3. 제 1 항에 있어서, 상기 패드에 구리/니켈/금, 구리/니켈/크롬/금, 구리/니켈/코발트/금, 구리/니켈/금/주석, 구리/니켈/크롬/금/주석, 또는 구리/니켈/코발트/금/주석 중 어느 한 합금이 도금된 것을 특징으로 하는 캐패시터 내장형 칩 사이즈 패키지.
  4. 복수개의 반도체 칩이 구성된 웨이퍼 표면에 제 1 절연막을 도포하고, 상기 반도체 칩의 패드가 노출되도록 제 1 절연막의 해당 부분을 식각하는 단계;
    상기 제 1 절연막 표면에 제 1 금속 패턴을 증착하여, 상기 제 1 금속 패턴의 일단을 노출된 패드에 연결시키는 단계;
    전체 구조 상부에 제 2 절연막을 도포하고, 상기 제 1 금속 패턴의 타단이 노출되도록 제 2 절연막의 해당 부분을 식각하는 단계;
    전극이 상부를 향하게 배치된 캐패시터를 상기 패드 상부의 제 2 절연막 표면에 접착하고, 상기 전극이 노출되도록 캐패시터에 제 3 절연막을 도포하는 단계;
    상기 캐패시터의 전극과 제 1 금속 패턴의 타단을 제 2 금속 패턴으로 연결하는 단계;
    전체 구조 상부에 제 4 절연막을 도포하고, 상기 제 1 금속 패턴의 타단이 노출되어 볼 랜드가 형성되도록 상기 제 4 절연막의 해당 부분을 식각하는 단계;
    상기 볼 랜드에 솔더 페이스를 도포하고, 상기 솔더 페이스트에 솔더 볼을 마운트하는 단계; 및
    상기 웨이퍼를 스크라이브 라인을 따라 절단하여, 개개의 반도체 칩으로 분리하는 단계를 포함하는 캐패시터 내장형 칩 사이즈 패키지 제조 방법.
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