KR200179418Y1 - 반도체패캐이지 - Google Patents

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Abstract

1. 청구범위에 기재된 고안이 속한 기술분야
본 고안은 반도체 패캐이지에 관한 것으로서, 특히 소자의 전기적 특성을 향상시키고 소자의 크기를 최소화할 수 있는 반도체 패캐이지에 관한 것이다.
2. 고안이 해결하고자 하는 기술적 과제
리드 프레임의 형성 높이와 성형제로 형성된 패캐이지의 바디(body) 높이로 인하여 패캐이지의 두께를 낮출 수 없어 소자의 크기를 증가시키는 문제점을 해결하기 위함.
3. 고안의 해결의 요지
본 고안은 기판의 비아 홀에 금속패턴을 형성하여 비아 홀을 외부리드로 사용한 것을 요지로 한다.
4. 고안의 중요한 용도
본 고안은 반도체 패캐이지의 소형화에 이용된다.

Description

반도체 패캐이지{Semiconductor package}
본 고안은 반도체 패캐이지에 관한 것으로서, 특히 그 크기를 최소화할 수 있는 반도체 패캐이지에 관한 것이다.
일반적으로 반도체 소자는 외부와의 신호경로 로서 리드(lead) 또는 볼(ball)상을 이용하게 되며, 리드를 이용한 일반적인 패캐이지와 볼을 이용한 패캐이지를 설명하면 다음과 같다.
도 1(a)는 리드 프레임을 이용하여 구성된 일반적인 패캐이지의 단면도로서, 패캐이지를 제조하기 위해서는 먼저 리드 프레임의 패드(11) 표면에 칩(10)을 부착시킨 후 칩(10)과 리드 프레임의 각 내측 리드(12a)를 와이어(13)로 연결하는 와이어 본딩(wire bonding) 공정을 실시하게 된다. 와이어 본딩 공정 이후 리드 프레임 상하부에 성형제(14)를 형성하는 몰딩공정을 실시하게 되며, 몰딩공정 이후 성형제(14) 외부로 노출된 외측리드(12b)에 대한 트리밍(trimming) 공정 및 기판으로의 실장을 위하여 외측 리드(12b)를 절곡하는 포밍(forming)공정을 실시하므로서 패캐이지가 완성된다.
도 1(b)는 일반적인 볼 그리드 어레이 패캐이지(ball grid array package; 이하 편의상 "BGA 패캐이지"라 칭함)의 단면도로서, 다수의 리드들이 칩과 회로기판과의 전기적 연결기능을 수행하는 패캐이지와는 달리 패턴 형성된 기판(1)상에 칩(2)을 부착시킨 후 칩(2)과 기판(1)상의 접점이 와이어(3)로 연결된 구성을 가지고 있다. 그리고 기판(1) 하부에는 패턴의 각 접점과 연결되어 전기적으로 통하는 다수의 솔더 볼(4)이 고정되어 있으며, 기판(1)의 상부에는 칩(2) 및 와이어(3)의 보호를 위한 성형제(5)가 몰딩된다.
그러나 상기와 같은 구성을 갖는 패캐이지는 리드 프레임의 형성 높이와 성형제로 형성된 패캐이지(도 1a)의 바디(body) 높이로 인하여 패캐이지의 두께를 낮추는데 제약적 요소가 된다. 또한 와이어(13 및 3)의 높이로 인하여 성형제(14 및 5)는 어느정도 높이를 가져야 한다. 따라서 기판에 실장했을때 시스템의 크기를 크게 하는 요소가 되고, 소형 경박화(輕薄化)에 적합하지 않다.
따라서, 본 고안은 전기적 특성이 향상되고 제품의 두께를 얇게하여 실장할수 있는 반도체 패캐이지를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 고안에 따른 반도체 패캐이지는 금속으로 도금된 비아 홀이 형성되고, 상기 비아 홀과 연결된 회로 패턴이 형성된 기판과, 상기 기판의 일 면에 부착되며, 상부에 범프를 가지는 칩과, 상기 칩의 범프와 상기 기판의 회로패턴을 연결하는 와이어와, 상기 칩 측면에 형성되는 댐과, 상기 칩의 상부에 형성되는 인캡슐레이션으로 구성된 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 일반적인 패캐이지의 단면도.
도 2는 본 고안에 이용된 반도체 기판의 정면도.
도 3(a) 내지 3(c)는 본 고안의 기판이 완성되는 단계를 나타낸 평면도.
도 4(a) 및 4(b)는 본 고안에 의하여 완성된 패캐이지의 단면도.
도 4(c)는 본 고안의 일부 사시도.
<도면의 주요부분에 대한 부호의 설명>
1, 1a : 기판 1b : 비아 홀
1c : 상부 구리패턴 1d : 하부 구리패턴
1e : 폴리마이드층
2, 2a, 10: 칩 11: 패드
12a : 내측리드 12b : 외측리드
13 : 와이어 14 : 성형제
15 : 인캡슐레이션(encapsulation) 17 : 댐(dam)
30 : 포지셔닝 홀(positioning hole) 32 : 라우팅 라인
이하 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.
도 2은 본 고안에 이용된 반도체 기판의 정면도로서, 기판(1a)의 구조는 일반적인 기판의 구조와 동일하나, 폴리마이드층(1e) 상의 회로패턴이 형성될 상부 구리(copper)패턴(1c)은 1/2oz(17.5㎛)의 두께로 형성하고, 폴리마이드층(1e) 저부의 하부 구리패턴(1d)은 1-2oz(35-70㎛)의 두께로 형성한다. 이와 같은 양면 기판의 상부 구리패턴(1c)과 하부 구리패턴(1d)의 두께는 일반적인 기판보다 두껍게 형성된다. 구리 패턴을 두껍게 형성하는 이유는 패캐이지를 실장할 경우에 이 부분을 외부리드로 이용하기 위한 것이다. 상기와 같이 상 하부에 구리패턴을 형성한 다음에는 상부 구리패턴(1c) 상에 회로 패턴을 형성한다.
도 3a는 기판상에 비아 홀(1b)을 보이는 도면이고, 도 3b는 밀링가공한 도면이며, 도 3c는 도 3b를 라우팅(roughting)한 도면이다. 우선 기판상에 비아(via)홀(1b)을 가공한다. 이후 비아홀(1b)과 비아홀(1b)사이를 밀링(milling)가공하여 하나로 연결하고, 연결된 비아 홀을 금속으로 도금한다. 도금이 완료된 후에는 개별 제품화 시에 필요한 절단라인을 기판에 라우팅 한다. 라우팅이라 함은 패캐이지를 완성한 후에, 기판상에 실장하기 위하여 패캐이지의 크기에 맞추어 라우팅 라인(32:절단라인)을 형성하는 것을 뜻한다. 절단라인은 손으로도 손쉽게 절단될 정도로 형성되어 있다. 포지셔닝 홀(30:positioning hole)은 각 유니트의 모서리에 위치하여 트리밍이 용이하게 하며, 마스크 얼라이먼트 등 위치 설정에 필요하다.
도 4a는 도 3c와 같이 형성된 기판상에 접착제를 이용하여 칩(2a)을 부착하고 칩(2a)의 상부에 범프(2b)를 형성한다. 이후 범프(2b)와 기판상부의 구리 패턴(1c)을 와이어(13)를 이용하여 연결하는 와이어 본딩 공정을 실시하게 된다. 와이어 본딩 공정 이후 칩(2a)과 와이어(13)를 보호하기 위하여 인캡슐레이션(15:encapsulation)을 형성하게 된다. 인캡슐레이션을 형성한 이후 인캡슐레이션과 기판이 접하는 부분에 댐(17:dam)을 형성하여 인캡슐레이션이 누설되는 것을 방지한다.
도 4b는 도 4a의 A부분을 확대한 도면으로서, 와이어(13)가 기판상부 구리 패턴(1c)과 연결되어 있으며, 상부 구리 패턴(1c)과 비아 홀(1b)에 형성되어 있는 금속패턴 그리고 기판하부 구리 패턴(1d)이 모두 연결되어 전기적으로 통하고 있음을 보여주고 있다. 여기서, 비아 홀(1b)에 형성되어 있는 금속 패턴은 칩과 외부가 전기적으로 통하도록 하는 외부리드의 역할을 하고 있음을 보여주고 있다. 도 4c는 본 고안의 일부 사시도로서, 인캡슐레이션(15), 댐(17), 비아 홀(1b)에 형성된 금속패턴을 도시하고 있다.
상술한 바와 같이 본 고안은 기판상의 비아 홀에 금속패턴을 형성하여 외부리드로 사용하므로서, 다음과 같은 우수한 효과가 있다.
첫째, 외부리드를 사용하지 않으므로 신호경로가 짧아지게 되고 전기적 특성이 향상된다. 또한 양면기판을 사용하므로서 원가절감의 효과를 거둘수 있다.
둘째, 패캐이지의 두께를 얇게하므로서 패캐이지의 박형화에 기여하며, 이에 따라, 칩사이즈 패캐이지(chip size package)의 제작이 용이해 지게 된다.

Claims (3)

  1. 금속으로 도금된 비아 홀이 형성되고, 상기 비아 홀과 연결된 회로 패턴이 형성된 기판과,
    상기 기판의 일 면에 부착되며, 상부에 범프를 가지는 칩과,
    상기 칩의 범프와 상기 기판의 회로패턴을 연결하는 와이어와,
    상기 칩 측면에 형성되는 댐과,
    상기 칩의 상부에 형성되는 인캡슐레이션으로 구성된 것을 특징으로 하는 패캐이지.
  2. 제 1항에 있어서, 상기 기판은 상 하부에 구리패턴이 형성되어 있는 양면기판인 것을 특징으로 하는 반도체 패캐이지.
  3. 제 1항에 있어서, 상기 기판의 상부 구리패턴은 1/2 oz(17.5??m)의 두께로 형성하고, 상기 하부 구리패턴은 1-2 oz(35-70??m)의 두께로 형성하는 것을 특징으로 하는 반도체 패캐이지.
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