JP2002158312A - ３次元実装用半導体パッケージ、その製造方法、および半導体装置 - Google Patents

３次元実装用半導体パッケージ、その製造方法、および半導体装置

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wiring
wiring pattern
semiconductor package
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resin layer
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Takaaki Sasaki
孝明 佐々木
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 従来のＢＧＡ型半導体パッケージよりも
高密度実装でき、作製の容易な３次元実装用半導体パッ
ケージの提供。 【解決手段】 一面に第１の、他面に第２の配線パター
ン８，１０が形成され、前記第１、第２の配線パターン
８，１０が互いに電気的に接続された配線基板４と、前
記配線基板４の一方の面に載置され、前記第１の配線パ
ターン８に電気的に接続されてなる半導体チップ２と、
前記配線基板４における前記一面に形成された封止樹脂
層６と、前記封止樹脂層６を厚さ方向に貫通し、一端が
前記配線パターン８に電気的に結合されて他端が前記封
止樹脂層６の表面から電気的に接続可能な厚さ方向配線
１６と、前記配線基板４の他面において前記第２の配線
パターン１０に電気的に接続された下面接続電極２４と
を備える３次元実装用半導体パッケージ、その製造方
法、および半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、３次元実装用半導
体パッケージ、その製造方法、および半導体装置に関
し、特に作製が容易で高い実装密度が得られる３次元実
装用半導体パッケージ、前記３次元実装用半導体パッケ
ージの製造方法、および前記３次元実装用半導体パッケ
ージをマザーボード上に実装した半導体装置に関する。
【０００２】
【従来の技術】従来のＢＧＡ（ボールグリッドアレイ）
型半導体パッケージの一例を図１５に示す。
【０００３】図１５に示すように、従来のＢＧＡ型半導
体パッケージは、配線基板Ｂと、配線基板Ｂの一方の面
に載置された半導体チップＡとを備える。
【０００４】配線基板Ｂにおける半導体チップＡが載置
された側の面には第１の配線パターンＢ２が形成され、
前記面とは反対側の面には第２の配線パターンＢ４が形
成されている。第１の配線パターンＢ２と第２の配線パ
ターンＢ４とは、配線基板Ｂを貫通する鍍金スルーホー
ルＢ６により接続されている。
【０００５】半導体チップＡと第１の配線パターンＢ２
とは、配線ワイヤＤにより接続されている。配線基板Ｂ
における半導体チップＡが載置された側の面には封止樹
脂層Ｃが形成され、半導体チップＡと第１の配線パター
ンＢ２と配線ワイヤＤとは、前記封止樹脂層Ｃ中に埋設
されている。
【０００６】一方、配線基板Ｂにおける第２の配線パタ
ーンＢ４が設けられた側の面は、フォトレジスト樹脂の
層であるレジスト層Ｅにより被覆されている。レジスト
層Ｅの所定箇所には開口部Ｅ２が設けられ、開口部Ｅ２
において第２の配線パターンＢ４が露出している。開口
部Ｅ２において露出した第２の配線パターンＢ４には、
半田ボールＦが接続されている。
【０００７】前記ＢＧＡ型半導体パッケージを、半田ボ
ールＦを介してマザーボードのパッドに実装すると、マ
ザーボード上の半導体回路は、前記パッド、半田ボール
Ｆ、第２の配線パターンＢ４、鍍金スルーホールＢ６、
第１の配線パターンＢ２、および配線ワイヤＤを介して
半導体チップＡに電気的に接続される。
【０００８】
【発明が解決しようとする課題】しかしながら、前記Ｂ
ＧＡ型半導体パッケージは、マザーボード上に平面的に
しか実装できず、積層することはできなかったので、マ
ザーボード上において達成できる実装密度に限界があっ
た。
【０００９】前記ＢＧＡ型半導体パッケージを使用して
マザーボード上における実装密度を高くする手段として
は、寸法の小さなＢＧＡ型半導体パッケージを使用する
ことが考えられる。しかし、ＢＧＡ型半導体パッケージ
を小型化すると半田ボールのピッチが小さくなるので、
マザーボードとしてビルドアップ法などの方法により作
製されたものを使用する必要があり、マザーボードが高
価になるという問題があった。
【００１０】本発明は、上記事実を考慮し、マザーボー
ド上に積層することにより、従来のＢＧＡ型半導体パッ
ケージよりも更に高密度実装でき、しかも作製の容易な
３次元実装用半導体パッケージ、前記３次元実装用半導
体パッケージの製造方法、および前記３次元実装用半導
体パッケージをマザーボード上に実装してなる半導体装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、一方の面に第１の配線パターンが、他方の面に第２
の配線パターンが形成され、前記第１および第２の配線
パターンが互いに電気的に接続されてなる配線基板と、
前記配線基板の一方の面に載置され、前記第１の配線パ
ターンに電気的に接続されてなる半導体チップと、前記
配線基板における前記一方の面に形成され、前記半導体
チップおよび前記第１の配線パターンを封止する封止樹
脂層と、前記封止樹脂層を厚さ方向に貫通してなり、一
端において前記第１の配線パターンに電気的に接続さ
れ、他端が、前記封止樹脂層の表面から電気的に接続可
能とされた厚さ方向配線と、前記配線基板の他方の面に
形成され、前記第２の配線パターンに電気的に接続され
てなる下面接続電極とを備えてなることを特徴とする３
次元実装用半導体パッケージに関する。
【００１２】前記３次元実装用半導体パッケージをマザ
ーボードのパッド上に実装し、前記３次元実装用半導体
パッケージの上方に、同様の構成を有する３次元実装用
半導体パッケージまたはドーターボードを積層すると、
前記下面接続電極が、前記３次元実装用半導体パッケー
ジと前記マザーボードとを電気的に接続する接続端子と
して機能し、厚さ方向配線における前記他端が、前記３
次元実装用半導体パッケージと、上方に接続される３次
元実装用半導体パッケージまたはドーターボードとを電
気的に接続する接続端子として機能する。
【００１３】したがって、前記半導体チップは、前記配
線基板における第１および第２の配線パターンおよび前
記下面接続電極を介してマザーボードに電気的に接続さ
れ、更に、前記第１の配線パターンおよび前記厚さ方向
配線を介して前記上方に接続される３次元実装用半導体
パッケージにおける半導体チップまたは前記ドーターボ
ード上に形成された半導体回路に電気的に接続される。
【００１４】請求項３に記載の発明は、前記封止樹脂層
の表面に載置されてなる再配線基板を備えてなり、前記
再配線基板は、前記厚さ方向配線の他端に電気的に接続
された第３の配線パターンと、前記厚さ方向配線に接続
された面とは反対側の面に形成され、前記第３の配線パ
ターンに電気的に接続されてなる上面接続電極とを備え
てなる３次元実装用半導体パッケージに関する。
【００１５】前記３次元実装用半導体パッケージにおい
ては、前記再配線基板における第３の配線パターンは、
前記第１および第２の配線パターンとは異なっていても
よいから、前記再配線基板により、前記配線基板におけ
る下面接続電極とは異なった接続用配線を形成できる。
【００１６】また、半導体チップの上方にも上面接続電
極を設けることができるから、前記厚さ方向配線の他端
を上面接続電極として用いる３次元実装用半導体パッケ
ージよりも更に多くの上面接続電極が形成でき、また、
上面接続電極同士の間隔をより広くとることができる。
【００１７】請求項５に記載の発明は、前記封止樹脂層
の表面に形成され、前記厚さ方向配線における前記露出
端に電気的に接続されてなる第４の配線パターンと、前
記第４の配線パターンを被覆する外部絶縁層と、前記外
部絶縁層の表面またはその近傍に位置し、前記第４の配
線パターンに電気的に接続されてなる上面接続電極とを
備えてなる３次元実装用半導体パッケージに関する。
【００１８】前記３次元実装用半導体パッケージは、請
求項３に記載の３次元実装用半導体パッケージの有する
特長に加え、再配線基板を設ける必要がない分、更に厚
さが薄くでき、また信頼性が高いという特長を有する。
【００１９】請求項６に記載の発明は、一方の面に第１
の配線パターンが、他方の面に第２の配線パターンが形
成され、前記第１および第２の配線パターンが互いに電
気的に接続された配線基板の一方の面に半導体チップを
載置し、前記半導体チップと、前記第１の配線パターン
とを電気的に接続する半導体チップ配線工程と、前記半
導体チップと前記第１の配線パターンとを封止樹脂で封
止し、前記配線基板における前記一方の面に封止樹脂層
を形成する封止樹脂層形成工程と、前記封止樹脂層に、
前記第１の配線パターンに達するように貫通孔を形成
し、前記貫通孔内部に厚さ方向配線を形成する厚さ方向
配線形成工程とを有することを特徴とする３次元実装用
半導体パッケージの製造方法に関する。
【００２０】前記３次元実装用半導体パッケージの製造
方法によれば、請求項１に記載の３次元実装用半導体パ
ッケージが容易に製造できる。
【００２１】請求項８に記載の発明は、請求項１〜５に
記載の３次元実装用半導体パッケージをマザーボード上
に実装してなる半導体装置に関する。
【００２２】前記半導体装置においては、３次元実装に
より集積度を向上させることができる。
【００２３】
【発明の実施の形態】１．実施形態１ 本発明に係る３次元実装用半導体パッケージの一例を図
１および図２に示す。
【００２４】図１に示すように、実施形態１に係る３次
元実装用半導体パッケージ１００は、配線基板４と、配
線基板４の一方の面に載置された半導体チップ２とを備
える。
【００２５】配線基板４における半導体チップ２が載置
された側の面には第１の配線パターン８が形成され、配
線基板４を挟んで第１の配線パターン８とは反対の側に
は第２の配線パターン１０が形成されている。第１の配
線パターン８と第２の配線パターン１０とは、配線基板
４を貫通する鍍金スルーホール１２により接続されてい
る。
【００２６】配線基板４における第２の配線パターン１
０が設けられた側の面は、フォトレジスト樹脂の層であ
るレジスト層２０により被覆されている。レジスト層２
０には、第２の配線パターン１０の位置に合せ、本発明
の３次元実装用半導体パッケージにおける下面接続電極
に相当する円形の開口部２２が設けられている。前記開
口部２２においては第２の配線パターン１０が露出して
いるから、３次元実装用半導体パッケージ１００をマザ
ーボード等に実装したときには、前記開口部２２におい
て、前記第２の配線パターン１０を前記マザーボードに
電気的に接続できる。前記開口部２２には半田ボール２
４が接合されている。
【００２７】半導体チップ２と第１の配線パターン８と
は、図１および図２に示すように、金または銀の細線で
ある配線ワイヤ１４により接続されている。
【００２８】配線基板４における半導体チップ２が載置
された側の面には、封止樹脂層６が形成されている、封
止樹脂層６は、エポキシ樹脂などを用い、トランスファ
法などにより形成できる。半導体素子２、第１の配線パ
ターン８、および配線ワイヤ１４は、封止樹脂層６中に
埋没している。
【００２９】封止樹脂層６には、円柱状の厚さ方向配線
１６が貫通している。厚さ方向配線１６の下端は、第１
の配線パターン８に接続され、上端は、封止樹脂層６の
表面に露出し、上面接続面１８を形成している。ここ
で、前述したように第１の配線パターン８は、配線基板
４を挟んで第２の配線パターン１０の反対側に形成さ
れ、しかも厚さ方向配線１６は、開口部２２の位置に合
せて設けられているから、上面接続面１８もまた、開口
部２２の位置に合せて形成され、言い替えれば開口部２
２の真上に位置している。
【００３０】３次元実装用半導体パッケージ１００にお
いては、前記上面接続面１８に半田ボール２６を載置で
きる。３次元実装用半導体パッケージ１００において上
面接続面１８に半田ボール２６を載置した３次元実装用
半導体パッケージ１０２について図２に示す。
【００３１】図１に示す３次元実装用半導体パッケージ
１００および図２に示す３次元実装用半導体パッケージ
１０２は、例えば図４〜図９に示した手順に製造でき
る。
【００３２】先ず、図４に示すように、例えば横長な長
方形の平面形状を有する配線基板４の表面に、導体の短
冊状小片を「ロ」の字型に配列した形態の第１の配線パ
ターン８を長手方向に４個づつ２列、合計８個形成す
る。そして裏面に第２の配線パターン１０を形成し、第
１の配線パターン８と第２の配線パターン１０とを鍍金
スルーホール１２で接続する。なお、図４においては、
第２の配線パターン１０および鍍金スルーホール１２は
省略されている。配線基板４の平面形状、および第１の
配線パターン８の形態は、図４に示す例には限定されな
い。第１の配線パターン８および第２の配線パターン１
０は、何れも銅などの高導電性の金属を使用できる。第
１の配線パターン８および第２の配線パターン１０を形
成する際に、配線基板４の図４における左上と右下との
隅に、パターニングなどにより、位置合せマークＬを附
しておくことが好ましい。位置合せマークとしては、例
えば図４〜図９に示すような十字型のマークなどが挙げ
られる。
【００３３】次ぎに、半導体チップ配線工程を行なう。
半導体チップ配線工程においては、図５に示すように、
配線基板４において、第１の配線パターン８が形成する
８個の「ロ」の字型図形における各中央部に半導体チッ
プ２を接着する。半導体チップ２の端子と第１の配線パ
ターン８とを、ワイヤボンディング法により配線ワイヤ
１４で接続する。
【００３４】そして、封止樹脂層形成工程においては、
トランスファ法により、配線基板４における第１の配線
パターン８、半導体チップ２、および配線ワイヤ１４を
エポキシ樹脂などの封止樹脂で封止して封止樹脂層６を
形成する。
【００３５】次に、以下のようにして厚さ方向配線形成
工程を行なう。
【００３６】先ず、封止樹脂層形成工程において形成さ
れた封止樹脂層６に、第１の配線パターン８の位置に合
せて貫通孔Ｈを穿設する。封止樹脂層６に貫通孔Ｈを穿
設するには、たとえば、配線基板４に附された位置合せ
マークＬを基準にして、第１の配線パターン８の位置に
合せてレーザ光の照射位置を定め、前記照射位置にレー
ザ光を照射するなどの方法をとることができる。レーザ
光としては、ＹＡＧレーザなどが使用できる。第１の配
線パターン８は、前述のように、通常銅の薄膜により形
成されるから、レーザ光は、封止樹脂層６を形成する封
止樹脂には吸収されるものの、第１の配線パターン８に
おいては吸収されずに反射される。したがって、前記方
法により、封止樹脂層６を貫通して第１の配線パターン
８に達するように貫通孔Ｈを形成でき、しかも第１の配
線パターン８を損傷することが殆どない。封止樹脂層６
に貫通孔Ｈを穿設したところを図６に示す。
【００３７】封止樹脂層６に貫通孔Ｈを穿設したら、第
１の配線パターン８を一方の電極として、鍍金法によ
り、貫通孔Ｈの内部に半田を析出させて厚さ方向配線１
６を形成する。貫通孔Ｈの内部に厚さ方向配線１６を形
成したところを図７に示す。なお、鍍金法によって厚さ
方向配線１６を形成する代わりに、印刷法により、貫通
孔Ｈを半田ペーストで充填し、次いで前記半田ペースト
を溶融・固化させる方法によっても厚さ方向配線１６を
形成できる。
【００３８】最後に図９に示すように、ダイシングプレ
ートなどを用い、配線基板４を切断線ｃに沿って碁盤目
状に切断することにより、図１に示す３次元実装用半導
体パッケージ１００が得られる。
【００３９】図２に示す３次元実装用半導体パッケージ
１０２は、厚さ方向配線１６を形成するまでは、図１に
示す３次元実装用半導体パッケージ１００と同様に、図
４〜図７に示す手順で作製できる。
【００４０】次いで、図８に示すように、厚さ方向配線
１６における上面接続面１８に半田ボール２６を載置
し、接合する。最後に図９に示すように、配線基板４
を、ダイシングプレートなどを用い、切断線ｃに沿って
碁盤目状に切断することにより、図２に示す３次元実装
用半導体パッケージ１０２が得られる。
【００４１】図１に示す３次元実装用半導体パッケージ
１００および図２に示す３次元実装用半導体パッケージ
１０２をマザーボード上に実装した半導体装置の例を図
３に示す。図３において、（ａ）は、マザーボード上に
おいて図１に示す３次元実装用半導体パッケージを２段
に積層した半導体装置の例を示し、（ｂ）は、マザーボ
ード上に３次元実装用半導体パッケージ１０２を実装
し、その上にドータボードを実装した半導体装置の例を
示す。
【００４２】図３において（ａ）に示す半導体装置とし
ては、例えば、マザーボード上にＤＲＡＭが２層以上積
層された半導体装置などがある。
【００４３】図３において（ａ）に示す半導体装置にお
いては、図１に示す３次元実装用半導体パッケージ１０
０がマザーボード５０のパッドに半田ボール２４を介し
て接合され、３次元実装用半導体パッケージ１００の上
面には、更にもう１つの３次元実装用半導体パッケージ
１００が接続されている。以下、マザーボード５０に接
合された３次元実装用半導体パッケージ１００を「３次
元実装用半導体パッケージ１００Ａ」といい、３次元実
装用半導体パッケージ１００Ａの上面に接合された３次
元実装用半導体パッケージ１００を「３次元実装用半導
体パッケージ１００Ｂ」という。
【００４４】３次元実装用半導体パッケージ１００Ａに
おける半導体チップ２Ａ、および３次元実装用半導体パ
ッケージ１００Ｂにおける半導体チップ２Ｂとしては、
例えばＤＲＡＭなどが挙げられる。
【００４５】前記半導体装置においては、３次元実装用
半導体パッケージ１００Ｂの開口部２２Ｂが、半田ボー
ル２４Ｂを介して３次元実装用半導体パッケージ１００
Ａの接続面１８Ａに電気的に接合されている。したがっ
て、前記半導体装置においては、開口部２２Ｂおよび上
部接続面１８Ａは接続端子として機能しているから、上
部接続面１８Ａは、３次元実装用半導体パッケージ１０
０Ａの上面接続電極でもある。
【００４６】したがって、３次元実装用半導体パッケー
ジ１００Ａの半導体チップ２Ａは、３次元実装用半導体
パッケージ１００Ａにおける配線ワイヤ１４Ａ、第１の
配線パターン８Ａ、鍍金スルーホール１２Ａ、第２の配
線パターン１０Ａ、および半田ボール２４Ａを介してマ
ザーボード５０上の半導体回路に電気的に接続される。
半導体チップ２Ａは、同時に、３次元実装用半導体パッ
ケージ１００Ａにおける厚さ方向配線１６Ａ、および３
次元実装用半導体パッケージ１００Ｂの半田ボール２４
Ｂ、第２の配線パターン１０Ｂ、鍍金スルーホール１２
Ｂ、第１の配線パターン８Ｂ、配線ワイヤ１４Ｂを介
し、半導体チップ２Ｂに電気的に接続される。
【００４７】前記半導体装置では、３次元実装用半導体
パッケージ１００の段数は２段であるが、３次元実装用
半導体パッケージ１００の段数は、２段には限定されな
い。
【００４８】図３において（ｂ）に示す半導体装置とし
ては、例えば、ＣＰＵが積層されたマザーボード上に３
次元実装用半導体パッケージ１０２が実装され、その上
にビデオ画像処理回路、音源回路、またはＣＵＰアップ
グレード回路などを形成したドータボードが実装された
半導体装置が挙げられる。
【００４９】図３において（ｂ）に示す半導体装置にお
いては、図２に示す３次元実装用半導体パッケージ１０
２は、マザーボード５０のパッドに半田ボール２４を介
して接合され、３次元実装用半導体パッケージ１０２の
上面には、半導体素子６２が搭載されたドータボード６
０が、半田ボール２６を介して接合されている。ドータ
ボード６０においては、半導体素子６２が搭載された側
の面とは反対側の面にパッドを設け、前記パッドにおい
て３次元実装用半導体パッケージ１０２における半田ボ
ール２６に接合することができる。
【００５０】３次元実装用半導体パッケージ１０２にお
ける半導体チップ２は、３次元実装用半導体パッケージ
１００と同様の経路を介してマザーボード５０上の半導
体回路に電気的に接続される。前記半導体チップ２は、
更に、３次元実装用半導体パッケージ１０２における第
１の配線パターン８、配線ワイヤ１４、厚さ方向配線１
６、および半田ボール２６を介してドータボード６０に
おける半導体素子６２に電気的に接続される。
【００５１】このように、実施形態１に係る３次元実装
用半導体パッケージは、同種の半導体チップを高集積度
で実装したり、マザーボード上にドータボードを実装し
たりするのに好適に使用できる。
【００５２】２．実施形態２ 本発明に係る３次元実装用半導体パッケージの別の例
を、図１０および図１１に示す。図１０および図１１に
おいて、図１〜３と同一の符号は、前記符号が前記図面
において示す構成要素と同一の構成要素を示す。
【００５３】図１０に示すように、実施形態２に係る３
次元実装用半導体パッケージ１０４は、実施形態１に係
る３次元実装用半導体パッケージにおける厚さ方向配線
１６の他端に位置する上面接続面１８に、半田ボール２
６を介して再配線基板３０を載置したという構成を有し
ている。
【００５４】再配線基板３０の上面には、第１の配線パ
ターン８および第２の配線パターン１０とは異なった配
線パターンであってもよい第３の配線パターン３２が形
成されている。第３の配線パターン３２は、再配線基板
３０を貫通する鍍金スルーホール３４を介して半田ボー
ル２６に電気的に接続されている。再配線基板３０の上
面、即ち上面接続面１８に電気的に接続された側とは反
対側の面は、更に、フォトレジスト樹脂の層であるレジ
スト層３６により被覆されている。レジスト層３６の所
定箇所には円形の開口部３８が設けられ、第３の配線パ
ターン３２が露出している。開口部３８は、本発明の３
次元実装用半導体パッケージにおける上面接続電極に相
当する。開口部３８には、溶着などの手段により、半田
ボール２８を接合できる。図１０に示す３次元実装用半
導体パッケージ１０４において、開口部３８に半田ボー
ル２８を溶着した例を図１１に示す。
【００５５】実施形態２に係る３次元実装用半導体パッ
ケージ１０４においては、図１０および図１１に示すよ
うに、接続面１８の上方だけでなく、半導体チップ２の
上方にも開口部３８を設けることができるから、実施形
態１に係る３次元実装用半導体パッケージに比較して、
上面に更に多くの上面接続電極を形成できる。
【００５６】また、前述のように、第３の配線パターン
３２は、第１の配線パターン８、および第２の配線パタ
ーン１０の何れとも異なっていてもよいから、開口部３
８は、必ずしも開口部２２および接続面１８の真上に位
置していなくてもよい。ここで、半導体チップ２の配線
が異なれば、配線基板４の下面における開口部２２およ
び接続面１８の位置も異なることが一般的であるが、前
記３次元実装用半導体パッケージ１０４においては、半
導体チップの種類が異なる３次元実装用半導体パッケー
ジを積層する場合においても、第３の配線パターンを適
宜選択して、開口部３８の位置を、上方に積層される３
次元実装用半導体パッケージの下面の開口部２２に合せ
ることにより、前記３次元実装用半導体パッケージを上
方に接続できる。
【００５７】したがって、３次元実装用半導体パッケー
ジ１０４を用いれば、フラッシュメモリなどのメモリと
ワンチップマイコンとの組合せ、Ｇ／Ａなどのカスタム
ロジックとワンチップマイコンとの組合せ、およびアナ
ログデバイスとデジタルデバイスとの組合せなどのシス
テム・オン・チップ実装が、マザーボードを介すること
なく可能になるから、実装面積が極めて厳しく限定され
る携帯電話向け、および高速動作が要求される機器類向
けなどの半導体パッケージとして好適である。
【００５８】３．実施形態３ 本発明に係る３次元実装用半導体パッケージの更に別の
例を図１２に示す。図１２において、（Ａ）は、前記３
次元実装用半導体パッケージの厚さ方向の断面を示し、
（Ｂ）は、前記３次元実装用半導体パッケージを上面か
ら見た平面形状を示す。そして、図１〜３と同一の符号
は、前記符号が前記図面において示す構成要素と同一の
構成要素を示す。
【００５９】図１２に示すように、実施形態３に係る３
次元実装用半導体パッケージ１０６は、実施形態１に係
る３次元実装用半導体パッケージにおける封止樹脂層６
の上面に、第４の配線パターン４０が形成されてなる構
成を有している。更に、第４の配線パターン４０は、３
次元実装用半導体パッケージにおける接続面１８に電気
的に接続されている。
【００６０】前記封止樹脂層６の上面には、フォトレジ
スト樹脂の層であるレジスト層４２が形成され、第４の
配線パターン４０は、レジスト層４２により被覆されて
いる。
【００６１】第４の配線パターン４０は、接続面１８に
当接する無電解銅鍍金層４０Ａと、無電解銅鍍金層４０
Ａの表面に積層された電解鍍金銅層４０Ｂとを備える。
【００６２】レジスト層４２においては、第４の配線パ
ターン４０上における所定の位置に、レジスト開口部４
４が設けられ、レジスト開口部４４の内部には、本発明
の３次元実装用半導体パッケージにおける上面接続電極
に対応する上部電極４６が形成されている。上部電極４
６は、第４の配線パターン４０上に当接するニッケル層
４６Ａと、ニッケル層４６Ａの上部に積層された金層４
６Ｂとの２層からなっている。上部電極４６は、第４の
配線パターン４０を形成する銅が、レジスト開口部４４
において酸化するのを防止する機能を有し、ニッケル層
４６Ａは、第４の配線パターン４０を形成する銅と金層
４６Ｂを形成する金との間の相互拡散を防止する機能を
有する。なお、上部電極４６は、半田からなる単一層の
電極であってもよい。
【００６３】３次元実装用半導体パッケージ１０６は、
以下のようにして作製できる。
【００６４】配線基板４に、第１の配線パターン８を形
成してから厚さ方向配線１６および接続面１８を形成す
るまでは、実施形態１に係る３次元実装用半導体パッケ
ージのところで述べた手順、具体的には図４〜図７に示
す手順に従って各工程を行なうことができる。
【００６５】配線基板４に厚さ方向配線１６が形成され
たら、図１３に示すように、封止樹脂層６の上面に、接
続面１８の位置に合せて第４の配線パターン４０を形成
する。
【００６６】第４の配線パターン４０の形成は、以下の
手段により行なうことができる。
【００６７】先ず、図７に示す状態の配線基板４の裏面
などの不要な部分をマスキングし、無電解鍍金法により
銅鍍金する。これにより、絶縁物である封止樹脂層６の
表面全体に銅皮膜が形成される。次いで、無電解鍍金法
により形成された胴皮膜を電極として、前記銅皮膜上に
銅を電気鍍金する。これにより、充分な厚みを有し、電
気抵抗の少ない銅の層が形成される。
【００６８】つぎに、フォトエッチ法などにより、前記
銅皮膜に所定のパターニングを行なって第４の配線パタ
ーン４０を形成する。なお、第４の配線パターン４０を
形成する金属は銅には限定されない。さらに、無電解鍍
金法を用いる代わりに、スパッタ法または真空蒸着法を
用いて封止樹脂層６上に銅などの金属の皮膜を形成して
もよい。
【００６９】第４の配線パターン４０を形成したら、図
１４に示すように、封止樹脂層６の表面全体にフォトレ
ジスト樹脂によりレジスト層４２を形成し、レジスト層
４２に、フォトリソグラフィ法でレジスト開口部４４を
形成する。
【００７０】レジスト開口部４４を形成したら、レジス
ト層４２をマスクとして、レジスト開口部４４において
露出した第４の配線パターン４０の表面をニッケル鍍金
してニッケル層４６Ａを形成し、次いでニッケル層４６
Ａの表面に金鍍金して金層４６Ｂを形成することによ
り、上部電極４６を形成する。
【００７１】なお、半田により、上部電極４６を形成す
る場合には、レジスト開口部４４に半田ペーストを塗布
し、然る後に前記半田ペースト中の半田を溶融させても
よい。
【００７２】最後に、上部電極４６を形成したプリント
基板４を、ダイシングプレートなどを用い、切断線ｃに
沿って碁盤目状に切断することにより、３次元実装用半
導体パッケージ１０６が得られる。
【００７３】３次元実装用半導体パッケージ１０６にお
いても、第４の配線パターン４２は、第１の配線パター
ン８および第２の配線パターン１０とは異なっていても
よいから、レジスト開口部４４も、半導体チップ２の上
方に設けることができ、また、必ずしも配線基板４にお
ける開口部２２および上面接続面１８の真上に位置して
いなくてもよい。
【００７４】したがって、３次元実装用半導体パッケー
ジ１０６の半導体チップ２とは異なる半導体チップを有
する３次元実装用半導体パッケージを３次元実装用半導
体パッケージ１０６の上方に積層する場合には、第４の
配線パターンを適宜選択し、レジスト開口部４４の位置
を、上方に積層しようとする３次元実装用半導体パッケ
ージにおける開口部２２の位置に合せて形成すればよ
い。
【００７５】したがって、３次元実装用半導体パッケー
ジ１０６もまた、実施形態２に係る３次元実装用半導体
パッケージと同様のシステム・オン・チップ実装が、マ
ザーボードを介することなく可能になる。
【００７６】更に、３次元実装用半導体パッケージ１０
６においては、封止樹脂層６の表面に直接に第４の配線
パターンが形成されているから、再配線基板を有しない
分だけ、実施形態２に係る３次元実装用半導体パッケー
ジよりも薄くできる。
【００７７】故に、３次元実装用半導体パッケージ１０
６は、実装面積が極めて厳しく限定される携帯電話向
け、および高速動作が要求される機器類向けなどの半導
体パッケージとして、実施形態２に係る３次元実装用半
導体パッケージよりも更に好適である
【００７８】
【発明の効果】以上説明したように、本発明によれば、
マザーボード上に立体的に実装できる故に、従来のＢＧ
Ａ型半導体パッケージよりも更に高密度実装でき、しか
も作製の容易な３次元実装用半導体パッケージ、前記３
次元実装用半導体パッケージの製造方法、および前記３
次元実装用半導体パッケージをマザーボード上に実装し
てなる半導体装置が提供される。
【図面の簡単な説明】
【図１】図１は、本発明に係る３次元実装用半導体パッ
ケージの一例を示す厚さ方向の断面図である。
【図２】図２は、図１に示す３次元実装用半導体パッケ
ージにおける厚さ方向配線末端の接続面に半田ボールを
溶着した３次元実装用半導体パッケージの例を示す断面
図である。
【図３】図３は、図１および図２に示す３次元実装用半
導体パッケージをマザーボード状に実装した半導体装置
の例を示す概略図である。
【図４】図４は、図１および図２に示す３次元実装用半
導体パッケージにおける配線基板上に第１の配線パター
ンを形成した状態を示す平面図である。
【図５】図５は、前記配線基板における第１の配線パタ
ーンを形成した側の面に半導体チップを載置して接着
し、前記半導体チップにおける端子と前記第１の配線パ
ターンとを配線ワイヤで配線した状態を示す平面図であ
る。
【図６】図６は、半導体チップを載置した配線基板にお
いて、半導体チップを載置した側の面に封止樹脂層を形
成し、第１の配線パターンおよび半導体チップなどを封
止し、更に、第１の配線パターンの位置に合せて前記封
止樹脂層に孔を穿設した状態を示す平面図である。
【図７】図７は、前記封止樹脂層に穿設した孔に厚さ方
向配線を形成した状態を示す平面図である。
【図８】図８は、前記厚さ方向配線の末端における接続
面に半田ボールを溶着した状態を示す平面図である。
【図９】図９は、図７または図８に示す配線基板を碁盤
目状に切断して図１または図２に示す３次元実装用半導
体パッケージとする工程を示す平面図である。
【図１０】図１０は、本発明に係る３次元実装用半導体
パッケージの別の例を示す厚さ方向の断面図である。
【図１１】図１１は、図１０に示す３次元実装用半導体
パッケージにおける再配線基板の上面に形成された開口
部において、前記再配線基板状に形成された第３の配線
パターンに半田ボールを溶着した３次元実装用半導体パ
ッケージの例を示す断面図である。
【図１２】図１２は、本発明に係る３次元実装用半導体
パッケージの更に別の例を示す厚さ方向の断面図および
平面図である。
【図１３】図１３は、図１２に示す３次元実装用半導体
パッケージにおける第４の配線パターンを形成したとこ
ろを示す平面図である。
【図１４】図１４は、図１２に示す３次元実装用半導体
パッケージにおけるレジスト層、レジスト開口部、およ
び上部電極を形成したところを示す平面図である。
【図１５】図１５は、従来のＢＧＡ（ボールグリッドア
レイ）型半導体パッケージの一例を示す厚さ方向の断面
図である。
【符号の説明】
２ 半導体チップ ４ 配線基板 ６ 封止樹脂層 ８ 第１の配線パターン １０ 第２の配線パターン １２ スルーホール １４ 配線ワイヤ １６ 厚さ方向配線 １８ 上面接続面 ２２ 開口部 ２４ 半田ボール ２６ 半田ボール ３０ 再配線基板 ３２ 第３の配線パターン ３８ 開口部 ４０ 第4の配線パターン ４４ レジスト開口部 ４６ 上部電極

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 一方の面に第１の配線パターンが、他方
    の面に第２の配線パターンが形成され、前記第１および
    第２の配線パターンが互いに電気的に接続されてなる配
    線基板と、 前記配線基板の一方の面に載置され、前記第１の配線パ
    ターンに電気的に接続されてなる半導体チップと、 前記配線基板における前記一方の面に形成され、前記半
    導体チップおよび前記第１の配線パターンを封止する封
    止樹脂層と、 前記封止樹脂層を厚さ方向に貫通してなり、一端におい
    て前記第１の配線パターンに電気的に結合され、他端
    が、前記封止樹脂層の表面から電気的に接続可能とされ
    た厚さ方向配線と、 前記配線基板の他方の面に形成され、前記第２の配線パ
    ターンに電気的に接続されてなる下面接続電極とを備え
    てなることを特徴とする３次元実装用半導体パッケー
    ジ。
  2. 【請求項２】 前記厚さ方向配線の他端および前記下面
    接続電極の少なくとも一方に半田ボールが接合されてな
    る請求項１に記載の３次元実装用半導体パッケージ。
  3. 【請求項３】 前記封止樹脂層の表面に載置されてなる
    再配線基板を備えてなり、前記再配線基板は、前記厚さ
    方向配線の他端に電気的に接続された第３の配線パター
    ンと、前記厚さ方向配線に接続された面とは反対側の面
    に形成され、前記第３の配線パターンに電気的に接続さ
    れてなる上面接続電極とを備えてなる請求項１または２
    に記載の３次元実装用半導体パッケージ。
  4. 【請求項４】 前記配線基板における下面接続電極およ
    び前記再配線基板における上面接続電極の少なくとも一
    方に半田ボールが接続されてなる請求項３に記載の３次
    元実装用半導体パッケージ。
  5. 【請求項５】 前記封止樹脂層の表面に形成され、前記
    厚さ方向配線の他端に電気的に接続されてなる第４の配
    線パターンと、前記第４の配線パターンを被覆する外部
    絶縁層と、前記外部絶縁層の表面またはその近傍に位置
    し、前記第４の配線パターンに電気的に接続されてなる
    上面接続電極とを備えてなる請求項１または２に記載の
    ３次元実装用半導体パッケージ。
  6. 【請求項６】 一方の面に第１の配線パターンが、他方
    の面に第２の配線パターンが形成され、前記第１および
    第２の配線パターンが互いに電気的に接続された配線基
    板の一方の面に半導体チップを載置し、前記半導体チッ
    プと、前記第１の配線パターンとを電気的に接続する半
    導体チップ配線工程と、 前記半導体チップと前記第１の配線パターンとを封止樹
    脂で封止し、前記配線基板における前記一方の面に封止
    樹脂層を形成する封止樹脂層形成工程と、 前記封止樹脂層に、前記第１の配線パターンに達するよ
    うに貫通孔を形成し、前記貫通孔内部に厚さ方向配線を
    形成する厚さ方向配線形成工程とを有することを特徴と
    する３次元実装用半導体パッケージの製造方法。
  7. 【請求項７】 前記厚さ方向配線形成工程において、前
    記封止樹脂層の表面における所定箇所にレーザー光を照
    射して前記貫通孔を形成する請求項６に記載の３次元実
    装用半導体パッケージの製造方法。
  8. 【請求項８】 請求項１〜５に記載の３次元実装用半導
    体パッケージをマザーボード上に実装してなる半導体装
    置。
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