KR101366461B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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interposer
dielectric layer
layer
conductive via
forming
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KR20120131967A
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백종식
박두현
도원철
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앰코 테크놀로지 코리아 주식회사
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    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 관통전극이 없는 상대적으로 얇은 인터포저를 갖는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 더미 기판 위에 인터포저를 형성하는 단계를 포함하고, 상기 인터포저를 형성하는 단계는, 상기 더미 기판 위에 유전층을 형성하는 단계; 상기 유전층에 패턴 및 비아를 형성하는 단계; 상기 유전층의 패턴 및 비아에 시드층을 형성하고, 상기 시드층 위에 재배선층 및 도전성 비아를 형성하는 단계를 포함하고, 상기 인터포저의 상부를 향하는 도전성 비아에 반도체 다이를 접속하고, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계; 상기 인터포저로부터 상기 더미 기판을 제거하는 단계; 및, 상기 인터포저의 하부를 향하는 도전성 비아에 범프를 접속하는 단계를 포함하는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 개시한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 인터포저(interposer)에 반도체 다이(die)가 탑재된 후, 상기 인터포저가 또 다른 반도체 다이 또는 기판에 스택(stack)되는 반도체 디바이스(device)를 2.5D 패키지(package)라 부른다. 통상 3D 패키지는 인터포저없이 반도체 다이가 직접 또 다른 반도체 다이 또는 기판에 스택된 것을 의미한다.
그런데, 상술한 2.5D 패키지의 인터포저는 상부의 반도체 다이와 하부의 반도체 다이 또는 기판 사이에 전기적 신호가 흐를 수 있도록, 다수의 관통 전극(Through Silicon Via)이 형성되어야 한다. 따라서, 이러한 종래의 반도체 디바이스는 인터포저에 회로 패턴 뿐만 아니라 관통전극까지 형성해야 함으로써, 제조 비용이 고가일 뿐만 아니라, 두께가 두꺼워지는 문제가 있다.
본 발명의 일 실시예는 관통전극이 없는 상대적으로 얇은 인터포저를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 실리콘이나 글래스 등의 더미 기판 위에서 고유전율의 유전층을 갖는 인터포저가 형성되므로, 서브 마이크론 단위의 미세 피치를 갖는 재배선층의 형성이 가능하고, 또한 임베디드 패시브(embedded passive) 구조의 구현도 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 재배선층과 범프 사이의 접속이 돌출부가 없는 구조, 돌출부가 있는 구조, 및 언더 범프 메탈을 갖는 돌출부가 있는 구조 등의 다양한 접속 구조를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 더미 기판 위에 인터포저를 형성하는 단계를 포함하고, 상기 인터포저를 형성하는 단계는, 상기 더미 기판 위에 유전층을 형성하는 단계; 상기 유전층에 패턴 및 비아를 형성하는 단계; 상기 유전층의 패턴 및 비아에 시드층을 형성하고, 상기 시드층 위에 재배선층 및 도전성 비아를 형성하는 단계를 포함하고, 상기 인터포저의 상부를 향하는 도전성 비아에 반도체 다이를 접속하고, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계; 상기 인터포저로부터 상기 더미 기판을 제거하는 단계; 및, 상기 인터포저의 하부를 향하는 도전성 비아에 범프를 접속하는 단계를 포함한다.
상기 더미 기판은 실리콘 또는 글래스일 수 있다.
상기 유전층은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
상기 유전층의 패턴 및 비아는 레이저 빔에 의해 형성될 수 있다.
상기 재배선층은 수평 방향으로 다수가 형성되며, 상기 다수의 재배선층은 상면이 그라인딩되어 상호간 전기적으로 분리될 수 있다.
상기 유전층, 시드층, 재배선층 및 도전성 비아의 형성 단계는 1회 내지 5회 반복되어 수행될 수 있다.
상기 인터포저의 상부를 향하는 도전성 비아에는 상부 언더 범프 메탈이 형성되고, 상기 반도체 다이는 상기 상부 언더 메탈에 전기적으로 접속될 수 있다.
상기 더미 기판 제거 단계는 상기 인터포저의 하부를 향하는 도전성 비아가 노출되도록 상기 더미 기판이 그라인딩 및 에칭되어 제거될 수 있다.
상기 범프 접속 단계는 상기 인터포저의 하부를 향하는 도전성 비아에 하부 언더 범프 메탈이 형성되고, 상기 하부 언더 범프 메탈에 범프가 접속되어 이루어질 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면과 동일 평면일 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되어 상기 더미 기판에 삽입될 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되고, 상기 돌출된 영역에는 하부 언더 범프 메탈이 형성될 수 있다.
상기 유전층의 패턴 및 비아에 시드층을 형성하고, 상기 시드층 위에 하부 언더 범프 메탈을 형성한 이후에, 상기 하부 언더 범프 메탈에 재배선층 및 도전성 비아를 형성할 수 있다.
상기 시드층이 제거되어 상기 하부 언더 범프 메탈이 상기 유전층을 통하여 노출 또는 돌출될 수 있다.
상기 범프를 접속하는 단계 이후 상기 범프는 회로기판에 실장될 수 있다.
상기 인터포저와 상기 회로기판 사이에 언더필이 충진될 수 있다.
상기 회로기판에 상기 반도체 다이를 덮도록 커버가 부착될 수 있다.
본 발명에 따른 반도체 디바이스는 도전성 비아, 상기 도전성 비아에 전기적으로 연결된 재배선층 및 상기 도전성 비아와 재배선층을 보호하는 유전층을 포함하는 인터포저; 상기 인터포저의 상부를 향하는 도전성 비아에 접속된 반도체 다이; 상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 및, 상기 인터포저의 하부를 향하는 도전성 비아에 접속된 범프를 포함하고, 상기 도전성 비아 및 재배선층에는 각각 시드층이 구비될 수 있다.
상기 유전층은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
상기 유전층, 시드층, 재배선층 및 도전성 비아는 1층 내지 5층 구조일 수 있다.
상기 인터포저의 상부를 향하는 도전성 비아에는 상부 언더 범프 메탈이 형성되고, 상기 반도체 다이는 상기 상부 언더 메탈에 전기적으로 접속될 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아에는 하부 언더 범프 메탈이 형성되고, 상기 하부 언더 범프 메탈에 범프가 접속될 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면과 동일 평면일 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되어 상기 범프에 결합될 수 있다.
상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되고, 상기 돌출된 영역에는 하부 언더 범프 메탈이 형성되며, 상기 하부 언더 밤프 메탈에 상기 범프가 결합될 수 있다.
상기 범프는 회로기판에 실장될 수 있다.
상기 인터포저와 상기 회로기판 사이에 언더필이 충진될 수 있다.
상기 회로기판에 상기 반도체 다이를 덮도록 커버가 부착될 수 있다.
상기 인터포저는 상기 재배선층이 서로 이격된 제1재배선층 및 제2재배선층을 포함하고, 상기 제1,2재배선층의 사이에 상기 유전층이 개재된 MIM(Metal Insulator Metal) 구조를 포함할 수 있다.
본 발명의 일 실시예는 관통전극이 없는 상대적으로 얇은 인터포저를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 실리콘이나 글래스 등의 더미 기판 위에서 고유전율의 유전층을 갖는 인터포저가 형성되므로, 서브 마이크론 단위의 미세 피치를 갖는 재배선층의 형성이 가능하고, 또한 임베디드 패시브(embedded passive) 구조의 구현도 가능한 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는 재배선층과 범프 사이의 접속이 돌출부가 없는 구조, 돌출부가 있는 구조, 및 언더 범프 메탈을 갖는 돌출부가 있는 구조 등의 다양한 접속 구조를 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이고, 도 1b는 도 1a의 일부 영역을 도시한 부분 확대도이며, 도 1c는 인터포저에 구비된 MIM 구조를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 일부 영역을 도시한 부분 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 일부 영역을 도시한 부분 확대도이다.
도 5a 내지 도 5k는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, 본 명세서에서 사용되는 반도체 다이라는 용어는 능등 회로 또는 수동 회로가 형성된 반도체 칩, 반도체 웨이퍼 또는 이의 등가물을 포함한다. 또한, 본 명세서에서 사용되는 더미 기판은 실리콘, 글래스 및 이의 등가물을 포함한다. 또한, 본 명세서에서 사용되는 유전층은 실리콘 산화막, 실리콘 질화막, 폴리머막 및 이의 등가물을 포함한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이고, 도 1b는 도 1a의 일부 영역을 도시한 부분 확대도이며, 도 1c는 인터포저에 구비된 MIM 구조를 도시한 단면도이다.
도 1a에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 인터포저(110), 반도체 다이(120), 인캡슐란트(130) 및 범프(140)를 포함한다.
인터포저(110)는 재배선층(111), 도전성 비아(112) 및 유전층(113)을 포함한다. 일례로, 인터포저(110)는 다층 구조의 재배선층(111) 및 도전성 비아(112)가 형성되고, 재배선층(111) 및 도전성 비아(112)는 유전층(113)으로 보호된다. 다시 말하면, 인터포저(110)는 재배선층(111), 도전성 비아(112) 및 유전층(113)이 1층 내지 5층 구조를 이룬다. 더욱이, 유전층(113)의 상부를 향하는 방향으로 재배선층(111)에 연결된 도전성 비아(112)가 형성되고, 또한 유전층(113)의 하부를 향하는 방향으로 재배선층(111)에 연결된 도전성 비아(112)가 형성된다. 유전층(113)의 상부를 향하는 도전성 비아(112)에는 아래에서 설명하겠지만 반도체 다이(120)가 전기적으로 접속되고, 유전층(113)의 하부를 향하는 도전성 비아(112)에는 아래에서 설명하겠지만 범프(140)가 전기적으로 접속된다. 더불어, 유전층(113)의 상부를 향하는 도전성 비아(112)에는 상부 언더 범프 메탈(114)이 형성되고, 이러한 상부 언더 범프 메탈(115)에 반도체 다이(120)가 솔더(122)로 전기적으로 접속된다. 또한, 유전층(113)의 하부를 향하는 도전성 비아(112)에 하부 언더 범프 메탈(115)이 형성되고, 이러한 하부 언더 범프 메탈(115)에 범프(140)가 전기적으로 접속된다.
여기서, 재배선층(111) 및 도전성 비아(112)는 통상의 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 또한, 유전층(113)은 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 그러나, 이러한 재질로 본 발명이 한정되지 않는다. 다만, 유전층(113)으로서 실리콘 산화막 또는 실리콘 질화막을 이용하는 경우, 재배선층(111) 및 도전성 비아(112)를 서브 마이크론 단위의 미세 피치를 갖도록 형성할 수 있고, 경우에 따라 패시브 소자를 임베드(embed)할 수 있게 된다. 이와 같은 이유는, 유전층(113)이 실리콘 산화막 또는 실리콘 질화막일 경우 반도체 팹(FAB) 공정에서 구현되는 선폭(예를 들면, 0.1 내지 10㎛)으로 재배선층(111), 도전성 비아(112) 및 유전층(113)의 패터닝이 가능하기 때문이다. 주지된 바와 같이 패키지 공정에서 구현되는 선폭은 반도체 팹 공정에서 구현되는 선폭보다 상당히 크다. 더불어, 이러한 인터포저(110)는 종래와 같은 관통 전극을 필요로 하지 않기 때문에, 인터포저(110)의 두께를 얇게 할 수 있고, 또한 인터포저(110)를 저비용으로 제조할 수 있다.
반도체 다이(120)는 통상의 메모리, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 및 그 등가물일 수 있다. 그러나, 이러한 종류로 본 발명이 한정되지 않는다. 이러한 반도체 다이(120)는 인터포저(110)에 전기적으로 접속될 수 있는 접속 단자(121)를 포함한다. 이러한 접속 단자(121)는 카파 필라 및 그것의 단부에 형성된 솔더 캡을 포함할 수 있다. 물론, 접속 단자(121)는 통상의 솔더 범프를 포함할 수도 있다. 또한, 접속 단자(121)와 인터포저(110) 사이 즉, 인터포저(110)의 상부를 향하는 도전성 비아(112) 및 그것에 형성된 상부 언더 범프 메탈(114)의 상면에는 접속 단자(121)의 접속이 용이하도록 솔더(122)가 미리 형성될 수도 있다. 이와 같이 하여, 반도체 다이(120)는 결국 인터포저(110)에 구비된 재배선층(111)에 전기적으로 접속된다.
인캡슐란트(130)는 인터포저(110)와 반도체 다이(120)의 사이에 형성되어, 인터포저(110)와 반도체 다이(120)가 일체가 되도록 한다. 좀더 구체적으로, 인캡슐란트(130)는 반도체 다이(120)와 인터포저(110)의 사이에 형성된 접속 단자(121) 및 솔더(122)의 표면도 감싼다. 이와 같이하여, 반도체 다이(120)의 상면 및 양측면은 인캡슐란트(130)로부터 외측으로 노출되어, 반도체 다이(120)의 방열 성능이 향상될 수 있다.
여기서, 인터포저(110), 반도체 다이(120) 및 인캡슐란트(130)의 양측면은 상호간 동일 평면을 이룸으로써 본 발명에 따른 반도체 디바이스(100)는 컴팩트한 구조를 구현한다.
더불어, 인터포저(110)와 반도체 다이(120)의 사이에는 인캡슐란트 대신 언더필(도시되지 않음)이 충진될 수 있다. 좀더 구체적으로, 언더필은 인터포저(110)와 반도체 다이(120)의 사이뿐만 아니라 반도체 다이(120)의 하부 측면을 감쌀 수 있다. 이러한 언더필은 인터포저(110)와 반도체 다이(120) 사이의 물리적/기구적 결합력을 향상시킬 뿐만 아니라, 인터포저(110)와 반도체 다이(120)의 열팽창 계수 차이에 따른 응력으로부터 인터포저(110)와 반도체 다이(120)가 분리되지 않도록 한다.
범프(140)는 인터포저(110)의 하부를 향하는 도전성 비아(112) 및 그것에 형성된 하부 언더 범프 메탈(115)에 접속된다. 좀더 구체적으로, 인터포저(110)의 하면을 통해 노출 또는 돌출된 재배선층(111)에 하부 언더 범프 메탈(115)이 형성되고, 이러한 하부 언더 범프 메탈(115)에 범프(140)가 접속된다. 이러한 범프(140)는 통상의 솔더볼에 비해 크기가 작으므로 마이크로 범프로 정의되기도 한다. 예를 들어, 범프(140)의 직경은 대략 100㎛ 이하이나, 하기할 솔더볼의 직경은 대략 200 내지 400㎛이기 때문이다.
도 1b에 도시된 바와 같이, 실질적으로 재배선층(111a,111b) 및 도전성 비아(112a, 112b, 112c)에는 시드층(116a,116b,116c)이 각각 형성될 수 있다. 여기서, 시드층(116a,116b,116c)은 티타늄층 또는 티타늄텅스텐층일 수 있다. 그러나, 이러한 재질로 본 발명이 한정되지 않는다.
좀더 구체적으로 설명하면, 인터포저(110)의 대략 하부를 향하는 도전성 비아(112a)와 재배선층(111a)은 상호간 직접 연결되어 있으며, 그들의 양측면 및 하면에는 시드층(116a)이 형성되어 있다.
또한, 인터포저(110)의 대략 상부를 향하는 도전성 비아(112b)와 재배선층(111b) 역시 상호간 직접 연결되어 있으며, 그들의 양측면 및 하면에는 시드층(116b)이 형성되어 있다. 여기서, 대략 중앙에 위치된 도전성 비아(112b)와 대략 하부를 향하는 재배선층(111a)의 사이에는 상술한 시드층(116b)이 개재된다.
더불어, 인터포저(110)의 대략 상부를 향하는 도전성 비아(112c) 역시 양측면 및 하면에 시드층(116c)이 형성되어 있다. 여기서, 대략 상부를 향하는 도전성 비아(112c)와 재배선층(111b)의 사이에는 상술한 시드층(116c)이 개재된다.
이와 같이 하여, 본 발명에서는 도전성 비아 및 재배선층이 기본적으로 시드층을 시작층으로 하여 빌드업(build up)되었음을 알 수 있다. 따라서, 본 발명에 따른 인터포저에서는 도전성 비아 및 재배선층이 미세 폭 및 미세 피치로 형성될 수 있고, 이에 따라 인터포저의 두께가 상당히 감소된다.
도 1c에 도시된 바와 같이, 본 발명에 따른 인터포저(110)는 임베디드된 MIM(Metal Insulator Metal) 구조를 제공할 수 있다. 좀더 자세히 설명하면, 인터포저(110)의 대략 하부를 향하는 재배선층(111a)과 인터포저(110)의 대략 상부를 향하는 재배선층(111b)은 상호간 이격되어 있으며, 그들 사이에는 도전성 비아가 형성되어 있지 않다. 다만, 상기 재배선층(111a)과 재배선층(111b)의 사이에는 유전층(113)이 존재할 뿐이다. 따라서, 재배선층(111a), 유전층(113) 및 재배선층(111b)의 구조에 의해 인터포저(110)에는 MIM 구조가 자연스럽게 구비된다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 예를 들면 플립칩 형태로 완성된다. 따라서, 이러한 플립칩 형태의 반도체 디바이스(100)는 통상의 반도체 디바이스용 또는 반도체 패키지용 회로기판에 실장된다. 물론, 본 발명에 따른 반도체 디바이스(100)는 그대로 마더보드 또는 메인 보드 등에 실장될 수도 있다.
또한, 본 발명의 실시예는 관통전극이 없는 상대적으로 얇은 인터포저(110)를 갖는 반도체 디바이스(100)(플립칩 디바이스)를 제공한다. 또한, 본 발명의 실시예는 무기 재질의 실리콘 산화막 또는 실리콘 질화막을 이용함으로써, 서브 마이크론 단위의 미세 피치를 갖는 재배선층(111), 도전성 비아(112)의 형성이 가능하고, 또한 엠베디드 패시브(embedded passive) 구조의 구현도 가능한 인터포저(110)를 포함하는 반도체 디바이스(100)를 제공한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(200)는 상술한 반도체 디바이스(100)(여기서는, 플립칩 디바이스로 정의한다), 회로기판(210), 언더필(220), 커버(230), 열전도성 접착제(240) 및 솔더볼(250)을 포함한다.
플립칩 디바이스(100)는 상술한 바와 같이 하면에 범프(140)가 형성되어 있으며, 이러한 범프(140)가 회로기판(210)에 실장된다.
회로기판(210)은 회로패턴(211) 및 절연층(212)을 포함한다. 더불어, 이러한 회로기판(210)에는 수동 소자(260)가 실장될 수도 있다. 또한, 상술한 바와 같이 플립칩 디바이스(100)의 범프(140)는 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다.
언더필(220)은 플립칩 디바이스(100)와 회로기판(210) 사이에 충진된다. 즉, 언더필(220)은 플립칩 디바이스(100)의 인터포저(110) 및 인캡슐란트(130)의 측면을 감싸는 동시에 범프(140)를 감싼다. 따라서, 플립칩 디바이스(100)와 회로기판(210) 사이의 열팽창 계수차에 따른 응력에 의해 플립칩 디바이스(100)와 회로기판(210)이 상호 분리되지 않는다.
커버(230)는 회로기판(210)에 부착되는 동시에, 플립칩 디바이스(100)를 대략 감싼다. 따라서, 플립칩 디바이스(100)는 커버(230)에 의해 외부 환경으로부터 보호된다. 이러한 커버(230)는 방열 성능 향상을 위해 금속, 세라믹 및 이의 등가물로 형성될 수 있으나, 이로서 본 발명이 한정되지 않는다.
열전도성 접착제(240)는 플립칩 디바이스(100)와 커버(230), 커버(230)와 회로기판(210) 사이에 개재된다. 이러한 열전도성 접착제(240)는 플립칩 디바이스(100)로부터 발생된 열이 신속하게 커버(230)로 전달되도록 한다. 물론, 열전도성 접착제(240)는 커버(230)가 플립칩 디바이스(100) 및 회로기판(210)에 고정되도록 하는 역할도 한다.
솔더볼(250)은 회로기판(210)의 하면에 접속된다. 즉, 솔더볼(250)은 회로기판(210)의 회로패턴(211)에 전기적으로 접속된다. 이러한 솔더볼(250)은 본 발명에 따른 반도체 디바이스(200)가 컴퓨터, 스마트폰과 같은 전자기기의 마더보드 또는 메인 보드에 실장되도록 하는 역할을 한다.
이와 같이 하여, 본 발명의 실시예는 관통전극이 없는 상대적으로 얇은 인터포저(110)를 갖는 반도체 디바이스(100)(플립칩 디바이스)를 포함하는 2.5D 반도체 디바이스(200)를 제공한다. 또한, 본 발명의 실시예는 무기 재질의 실리콘 산화막 또는 실리콘 질화막을 이용함으로써, 서브 마이크론 단위의 미세 피치를 갖는 재배선층(111) 및 도전성 비아(112)의 형성이 가능하고, 또한 엠베디드 패시브(embedded passive) 구조의 구현도 가능한 인터포저(110)를 갖는 반도체 디바이스(100)를 포함하는 반도체 디바이스(200)를 제공하게 된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 일부 영역을 도시한 부분 확대도이다.
도 3에 도시된 바와 같이, 인터포저(110)의 대략 하부를 향하는 도전성 비아(112)는 유전층(113)으로부터 일정 길이 돌출되어 형성될 수 있다. 더욱이, 유전층(113)의 외측으로 돌출된 도전성 비아(112)의 일정 영역에는 하부 언더 범프 메탈(115)이 형성된다. 따라서, 범프(140)는 유전층(113)의 외측으로 돌출된 도전성 비아(112) 및 하부 언더 범프 메탈(115)에 결합된다. 즉, 범프(140)의 내측에 유전층(113)의 외측으로 돌출된 도전성 비아(112)의 일정 영역 및 하부 언더 범프 메탈(115)이 존재하게 된다. 이에 따라, 도전성 비아(112)와 범프(140) 사이의 결합력이 더욱 향상된다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 일부 영역을 도시한 부분 확대도이다.
도 4에 도시된 바와 같이, 인터포저(110)의 대략 하부를 향하는 도전성 비아(112) 및 재배선층(111)에는 미리 하부 언더 범프 메탈(115a)이 형성될 수 있다. 예를 들면, 유전층(113)에 시드층(116)이 형성되고, 시드층(116) 위에 니켈골드층으로 이루어진 하부 언더 범프 메탈(115a)이 형성되며, 하부 언더 범프 메탈(115a) 위에 도전성 비아(112) 및 재배선층(111)이 형성될 수 있다. 더불어, 범프(140)가 접속되는 도전성 비아(112)의 하면 및 측면의 시드층은 제거되고, 하부 언더 범프 메탈(115a)이 노출된다. 더불어, 이러한 도전성 비아(112) 및 그 표면에 형성된 하부 언더 범프 메탈(115a)은 유전층(113)으로부터 일정 길이 돌출된 형태를 한다. 따라서, 마찬가지로 범프(140)의 내측에 유전층(113)의 외측으로 돌출된 도전성 비아(112)의 일정 영역 및 하부 언더 범프 메탈(115a)이 존재하게 된다. 이에 따라, 도전성 비아(112)와 범프(140) 사이의 결합력이 더욱 향상된다.
도 5a 내지 도 5k는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 5a 내지 도 5k에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)의 제조 방법은 더미 기판(310) 위에 인터포저(110)를 형성하는 단계를 포함하되, 인터포저(110)를 형성하는 단계는 더미 기판(310) 위에 유전층(113)을 형성하는 단계, 유전층(113)에 패턴(113a)을 형성하는 단계, 유전층(113)에 비아(113b)를 형성하는 단계, 패턴(113a) 및 비아(113b)에 재배선층(111) 및 도전성 비아(112)를 형성하는 단계, 재배선층(111)을 그라인딩하여 패터닝된 재배선층(111)을 제공하는 단계, 이러한 과정을 1 회 내지 5회 반복하는 단계, 유전층(113)을 다시 형성하는 단계, 유전층(113)에 비아(113b)를 형성하고, 비아(113b)에 도전성 비아(112)를 형성하는 단계, 도전성 비아(112)에 상부 언더 범프 메탈(114)을 형성하는 단계, 인터포저(110)에 반도체 다이(120)를 전기적으로 접속하고, 인캡슐란트(130)로 인캡슐레이션하는 단계, 더미 기판(310)을 제거하는 단계, 인터포저(110)의 하부를 향하는 도전성 비아(112)에 하부 언더 범프 메탈(115)을 형성하고 범프(140)를 접속하는 단계를 포함한다. 이를 좀더 자세히 설명한다.
도 5a에 도시된 바와 같이, 더미 기판(310) 위에 유전층(113)을 형성하는 단계에서는, 더미 기판(310) 위에 일정 두께의 유전층(113)이 대략 평평하게 형성된다. 여기서, 더미 기판(310)은 실리콘, 글래스 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다. 또한, 유전층(113)은 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 5b에 도시된 바와 같이, 유전층(113)에 패턴(113a)을 형성하는 단계에서는, 유전층(113)에 일례로 레이저빔이 조사되어 일정 깊이의 패턴(113a)이 형성된다. 물론, 레이저빔 외에 화학 용액을 이용한 습식 식각이나 플라즈마를 이용한 건식 식각에 의해 패턴(113a)이 형성될 수 도 있다.
도 5c에 도시된 바와 같이, 유전층(113)에 비아(113b)를 형성하는 단계에서는, 유전층(113)에 일례로 레이저빔이 조사되어 일정 폭의 비아(113b)가 형성된다. 물론, 레이저빔 외에 화학 용액을 이용한 습식 식각이나 플라즈마를 이용한 건식 식각에 의해 비아(113b)가 형성될 수 도 있다. 이러한 비아(113b)의 형성에 의해 더미 기판(310)의 일부 영역이 외부로 노출된다. 더불어, 경우에 따라 더미 기판(310)의 일부 영역 역시 일정 깊이까지 더 제거될 수 있으며, 이러한 공정에 의해 돌출된 도전성 비아가 구비될 수 있다.
도 5d에 도시된 바와 같이, 패턴(113a) 및 비아(113b)에 재배선층(111) 및 도전성 비아(112)를 형성하는 단계에서는, 유전층(113)에 형성된 패턴(113a) 및 비아(113b)에 시드층(도시되지 않음)이 형성되고, 상기 시드층 위에 일정 두께의 재배선층(111) 및 도전성 비아(112)가 동시에 형성된다. 일례로, 구리 또는 알루미늄이 패턴(113a) 및 비아(113b)에 충진되도록 상기 시드층 위에서 도금될 수 있다. 이와 같이 하여, 도전성 비아(112)는 인터포저(110)의 대략 하부를 향하게 된다.
도 5e에 도시된 바와 같이, 재배선층(111)을 그라인딩하여 패터닝된 재배선층(111)을 제공하는 단계에서는, 유전층(113)보다 상부에 위치된 재배선층(111) 및 도전성 비아(112)가 일정 두께까지 그라인딩 또는/및 식각됨으로써 서로 연결되어 있던 재배선층(111)이 서로 분리되도록 한다.
도 5f에 도시된 바와 같이, 이러한 과정을 1 회 내지 5회 반복하는 단계에서는, 상술한 도 5a 내지 도 5e에 도시된 공정이 1회 내지 5회 반복됨으로써, 다층 구조의 도전성 비아(112) 및 재배선층(111)이 구비된다.
도 5g에 도시된 바와 같이, 유전층(113)을 다시 형성하는 단계에서는, 다층 구조의 도전성 비아(112) 및 재배선층(111) 위에 다시한번 유전층(113)이 형성된다. 이러한 유전층(113) 역시 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
도 5h에 도시된 바와 같이, 유전층(113)에 비아를 형성하고, 비아에 도전성 비아(112)를 형성하는 단계에서는, 유전층(113)에 예를 들면 레이저로 비아가 형성되고, 상기 비아에 도전성 비아(112)가 더 형성됨으로써, 앞서 제조된 재배선층(111)에 전기적으로 연결되도록 한다. 이와 같이 하여, 인터포저(110)의 대략 상부를 향하는 도전성 비아(112)는 외부로 노출된다.
도 5i에 도시된 바와 같이, 도전성 비아(112)에 상부 언더 범프 메탈(114)을 형성하는 단계에서는, 인터포저(110)의 대략 상부를 향하는 도전성 비아(112)에 상부 언더 범프 메탈(114)이 형성된다. 이러한 상부 언더 범프 메탈(114)에는 추후 반도체 다이(120)의 접속 단자(121)가 전기적으로 연결된다.
도 5j에 도시된 바와 같이, 인터포저(110)에 반도체 다이(120)를 전기적으로 접속하고, 인캡슐란트(130)로 인캡슐레이션하는 단계에서는, 인터포저(110)의 상부를 향하는 도전성 비아(112) 및 그것에 형성된 상부 언더 범프 메탈(114)에 반도체 다이(120)의 접속 단자(121)가 솔더(122)에 의해 전기적으로 접속되고, 이러한 반도체 다이(120)는 인캡슐란트(130)로 인캡슐레이션된다. 이때, 인캡슐란트(130)는 인터포저(110)와 반도체 다이(120)의 사이에 충진될 수 있다. 더불어, 인터포저(110)와 반도체 다이(120)의 사이에는 언더필이 충진될 수도 있다.
도 5k에 도시된 바와 같이, 더미 기판(310)을 제거하는 단계에서는, 통상의 그라인딩 및/또는 화학적 식각 공정에 의해 인터포저(110)의 하부에 부착된 더미 기판(310)이 제거된다. 이와 같이 하여, 인터포저(110)의 대략 하부를 향하는 도전성 비아(112)는 유전층(113)과 동일한 면을 갖게 된다.
이와 같이 하여, 본 발명의 일 실시예는 관통전극이 없는 상대적으로 얇은 인터포저(110)를 갖는 반도체 디바이스의 제조 방법을 제공한다.
또한, 본 발명의 일 실시예는 실리콘이나 글래스 등의 더미 기판(310) 위에서 고유전율의 유전층(113)을 갖는 인터포저(110)가 형성되므로, 서브 마이크론 단위의 미세 피치를 갖는 재배선층(111)의 형성이 가능하고, 또한 임베디드 패시브(embedded passive) 구조의 구현도 가능한 반도체 디바이스의 제조 방법을 제공한다.
또한, 본 발명의 일 실시예는 재배선층(111)과 범프(140) 사이의 접속이 돌출부가 없는 구조를 제공한다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 6a에 도시된 바와 같이, 인터포저(110)의 하부를 향하는 도전성 비아(112)의 하면에는 시드층(116)이 형성되어 있다.
도 6b에 도시된 바와 같이, 더미 기판(310)이 제거된 이후, 도전성 비아(112)의 하면에 형성되어 있던 시드층(116)은 제거되고, 대신 하부 언더 범프 메탈(115)이 형성된다. 물론, 하부 언더 범프 메탈(115)에는 범프(140)가 접속된다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 7a에 도시된 바와 같이, 일례로 레이저 빔이 더미 기판(310)의 일부 영역까지 제거하여 요홈(311)을 형성한 경우, 시드층(116)은 더미 기판(310)의 요홈(311)에도 형성되고, 따라서 더미 기판(310)의 요홈(311)에 도전성 비아(112)가 결합된 형태를 한다.
도 7b에 도시된 바와 같이, 더미 기판(310)이 제거된 이후, 도전성 비아(112)는 유전층(113)을 통하여 대략 돌출된 형태를 한다. 이때, 돌출된 도전성 비아(112)의 표면(하면 및 양측면)에 형성된 시드층(116)은 제거되고, 대신 하부 언더 범프 메탈(115)이 형성된다. 즉, 하부 언더 범프 메탈(115) 역시 유전층(113)으로부터 대략 돌출된 형태를 한다.
따라서, 범프(140)와 도전성 비아(112) 또는 하부 언더 범프 메탈(115) 사이의 결합 면적이 증가함으로써, 범프(140)와 도전성 비아(112) 또는 하부 언더 범프 메탈(115) 사이의 결합력이 형상된다. 다르게 설명하면, 범프(140)의 내부에 도전성 비아(112) 또는 하부 언더 범프 메탈(115)이 위치된 형태를 제공하게 된다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 8a에 도시된 바와 같이, 예를 들면, 시드층(116) 위에 니켈층과 골드층이 순차적으로 형성되어 이루어진 하부 언더 범프 메탈(115)이 형성된 이후, 그 표면에 도전성 비아(112) 및 재배선층(111)이 형성될 수 있다.
도 8b에 도시된 바와 같이, 더미 기판(310)이 제거된 이후, 도전성 비아(112) 및 하부 언더 범프 메탈(115) 및 시드층(116)은 유전층(113)을 통하여 대략 돌출된 형태를 한다. 이때, 돌출된 하부 언더 범프 메탈(115)의 표면(하면 및 양측면)에 형성된 시드층(116)은 제거되고, 따라서 하부 언더 범프 메탈(115)이 외부로 노출된다. 이에 따라, 하부 언더 범프 메탈(115) 역시 유전층(113)으로부터 대략 돌출된 형태를 한다.
따라서, 범프(140)와 도전성 비아(112) 또는 하부 언더 범프 메탈(115) 사이의 결합 면적이 증가함으로써, 범프(140)와 도전성 비아(112) 또는 하부 언더 범프 메탈(115) 사이의 결합력이 형상된다. 다르게 설명하면, 범프(140)의 내부에 도전성 비아(112) 또는 하부 언더 범프 메탈(115)이 위치된 형태를 제공하게 된다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 본 발명에 따른 반도체 디바이스(플립칩 디바이스)
110; 인터포저 111,111a,111b; 재배선층
112, 112a, 112b, 112c; 도전성 비아 113; 유전층
114; 상부 언더 범프 메탈 115; 하부 언더 범프 메탈
116a,116b,116c; 시드층
120; 반도체 다이 121; 접속 단자
122; 솔더 130; 언더필
130; 인캡슐란트 140; 범프
200; 반도체 디바이스
210; 회로기판 211; 회로패턴
212; 절연층 220; 언더필
230; 커버 240; 열전도성 접착제
250; 솔더볼 310; 더미 기판
113a; 패턴 113b; 비아

Claims (29)

  1. 더미 기판 위에 인터포저를 형성하는 단계를 포함하고,
    상기 인터포저를 형성하는 단계는,
    상기 더미 기판 위에 유전층을 형성하는 단계;
    상기 유전층에 패턴 및 비아를 형성하는 단계;
    상기 유전층의 패턴 및 비아에 시드층을 형성하고, 상기 시드층 위에 재배선층 및 도전성 비아를 형성하는 단계를 포함하고,
    상기 인터포저의 상부를 향하는 도전성 비아에 반도체 다이를 접속하고, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계;
    상기 인터포저로부터 상기 더미 기판을 제거하는 단계; 및,
    상기 인터포저의 하부를 향하는 도전성 비아에 범프를 접속하는 단계를 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 더미 기판은 실리콘 또는 글래스인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 유전층은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 유전층의 패턴 및 비아는 레이저 빔에 의해 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 재배선층은 수평 방향으로 다수가 형성되며, 상기 다수의 재배선층은 상면이 그라인딩되어 상호간 전기적으로 분리됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전층, 시드층, 재배선층 및 도전성 비아의 형성 단계는 1회 내지 5회 반복되어 수행됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 인터포저의 상부를 향하는 도전성 비아에는 상부 언더 범프 메탈이 형성되고, 상기 반도체 다이는 상기 상부 언더 메탈에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 더미 기판 제거 단계는 상기 인터포저의 하부를 향하는 도전성 비아가 노출되도록 상기 더미 기판이 그라인딩 및 에칭되어 제거됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 범프 접속 단계는 상기 인터포저의 하부를 향하는 도전성 비아에 하부 언더 범프 메탈이 형성되고, 상기 하부 언더 범프 메탈에 범프가 접속되어 이루어짐을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면과 동일 평면인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 1 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되어 상기 더미 기판에 삽입된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 1 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되고, 상기 돌출된 영역에는 하부 언더 범프 메탈이 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 1 항에 있어서,
    상기 유전층의 패턴 및 비아에 시드층을 형성하고, 상기 시드층 위에 하부 언더 범프 메탈을 형성한 이후에, 상기 하부 언더 범프 메탈에 재배선층 및 도전성 비아를 형성함을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 13 항에 있어서,
    상기 시드층이 제거되어 상기 하부 언더 범프 메탈이 상기 유전층을 통하여 노출 또는 돌출됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 1 항에 있어서,
    상기 범프를 접속하는 단계 이후 상기 범프는 회로기판에 실장됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 15 항에 있어서,
    상기 인터포저와 상기 회로기판 사이에 언더필이 충진됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 15 항에 있어서,
    상기 회로기판에 상기 반도체 다이를 덮도록 커버가 부착됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 도전성 비아, 상기 도전성 비아에 전기적으로 연결된 재배선층 및 상기 도전성 비아와 재배선층을 보호하는 유전층을 포함하는 인터포저;
    상기 인터포저의 상부를 향하는 도전성 비아에 접속된 반도체 다이;
    상기 반도체 다이를 인캡슐레이션하는 인캡슐란트; 및,
    상기 인터포저의 하부를 향하는 도전성 비아에 접속된 범프를 포함하고,
    상기 도전성 비아 및 재배선층에는 각각 시드층이 구비된 것을 특징으로 하는 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 유전층은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 디바이스.
  20. 제 18 항에 있어서,
    상기 유전층, 시드층, 재배선층 및 도전성 비아는 1층 내지 5층 구조인 것을 특징으로 하는 반도체 디바이스.
  21. 제 18 항에 있어서,
    상기 인터포저의 상부를 향하는 도전성 비아에는 상부 언더 범프 메탈이 형성되고, 상기 반도체 다이는 상기 상부 언더 메탈에 전기적으로 접속됨을 특징으로 하는 반도체 디바이스.
  22. 제 18 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아에는 하부 언더 범프 메탈이 형성되고, 상기 하부 언더 범프 메탈에 범프가 접속됨을 특징으로 하는 반도체 디바이스.
  23. 제 18 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면과 동일 평면인 것을 특징으로 하는 반도체 디바이스.
  24. 제 18 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되어 상기 범프에 결합된 것을 특징으로 하는 반도체 디바이스.
  25. 제 18 항에 있어서,
    상기 인터포저의 하부를 향하는 도전성 비아는 상기 유전층의 하면으로부터 돌출되고, 상기 돌출된 영역에는 하부 언더 범프 메탈이 형성되며, 상기 하부 언더 밤프 메탈에 상기 범프가 결합된 것을 특징으로 하는 반도체 디바이스.
  26. 제 18 항에 있어서,
    상기 범프는 회로기판에 실장됨을 특징으로 하는 반도체 디바이스.
  27. 제 26 항에 있어서,
    상기 인터포저와 상기 회로기판 사이에 언더필이 충진됨을 특징으로 하는 반도체 디바이스.
  28. 제 26 항에 있어서,
    상기 회로기판에 상기 반도체 다이를 덮도록 커버가 부착됨을 특징으로 하는 반도체 디바이스.
  29. 제 18 항에 있어서,
    상기 인터포저는 상기 재배선층이 서로 이격된 제1재배선층 및 제2재배선층을 포함하고, 상기 제1,2재배선층의 사이에 상기 유전층이 개재된 MIM(Metal Insulator Metal) 구조를 포함함을 특징으로 하는 반도체 디바이스.
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