JP2007158331A - 半導体デバイスのパッケージング方法 - Google Patents

半導体デバイスのパッケージング方法 Download PDF

Info

Publication number
JP2007158331A
JP2007158331A JP2006321047A JP2006321047A JP2007158331A JP 2007158331 A JP2007158331 A JP 2007158331A JP 2006321047 A JP2006321047 A JP 2006321047A JP 2006321047 A JP2006321047 A JP 2006321047A JP 2007158331 A JP2007158331 A JP 2007158331A
Authority
JP
Japan
Prior art keywords
assembly
stackable
pads
base substrate
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006321047A
Other languages
English (en)
Other versions
JP5661225B2 (ja
Inventor
Viswanadam Gautham
ガウサム ビスワナダム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of JP2007158331A publication Critical patent/JP2007158331A/ja
Application granted granted Critical
Publication of JP5661225B2 publication Critical patent/JP5661225B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/095—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers of vias therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H10W70/614—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together the multiple chips being integrally enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】高信頼性で費用の低い高機能積層パッケージの製造方法を提供する。
【解決手段】半導体デバイスのパッケージング方法は、ベース基板（１０）にスルーホール（１２）を形成する工程と、導体材料（１４）がスルーホール（１２）を充填するようにベース基板（１０）の第１の面（１６）に導体材料（１４）を堆積して導体層（１８）を形成する工程と、を含む。導体層（１８）をパターン形成およびエッチングして相互接続トレースおよびパッド（２２）を形成する。導電性支持体（２４）がスルーホール（１２）のそれぞれを通じて伸びるように、パッド（２２）上に導電性支持体（２４）を形成する。
【選択図】 図８

Description

本発明は半導体デバイスのパッケージングに関する。より詳細には、本発明は積層パッケージを形成する方法に関する。
電子デバイスの洗練と共に、より小さなパッケージにおけるより大きな機能の要求が存在する。この要求を満たすため、積層ダイおよび積層パッケージの三次元（３Ｄ）パッケージが開発されている。典型的には、積層ダイパッケージは複数のチップを互いに積層することによって形成される。積層ダイパッケージのチップは、ワイヤボンド接続またはフリップチップ接続によって電気的に結合され得る。また、積層パッケージは、単一のチップを各々含む複数のパッケージを互いに積層することによっても形成される。例えば、特許文献１には、単一のパッケージに複数の半導体チップが実装された半導体デバイスおよびその製造方法が開示されている。
しかしながら、積層ダイパッケージの形成には幾つかの問題が存在する。例えば、ワイヤボンド接続を有する積層パッケージが形成されるとき、通常、ワイヤボンド接続を行うのに要求される領域に必要な量だけ、上側のチップが下側のチップより小さいことが好適である。したがって、続く各上側のチップの取付領域が次第に小さくなることが好適であり、これによって積層可能なパッケージ数は制限される。
さらに、通常、アレイ（ＭＡＰ）方式では積層パッケージは製造されない。即ち、一般に積層パッケージはグロブトップ封止またはセンターゲート成形を用いて製造され、個片化の後にのみ積層される。このため、積層パッケージの形成には、より長い製造時間が要求される。積層パッケージの形成に関連した他の問題には、ダイが適切に機能しているか否かを積層前に確認することが困難であることや、全パッケージ厚さが同数の積層ダイより大きいことが含まれる。
米国特許第６，７５９，２６８号明細書
このため、高機能、高信頼性の積層パッケージを低い費用で形成する方法の必要が存在する。したがって、本発明の目的は、高信頼性で費用の低い高機能積層パッケージの製造方法を提供することである。
上記問題点を解決するために、請求項１に記載の発明は、積層可能な半導体デバイスのパッケージング方法であって、ベース基板に複数のスルーホールを形成する工程と、ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、複数のパッド上に複数の導電性支持体を形成する工程と、複数の導電性支持体は複数のスルーホールのそれぞれを通じて伸びることと、からなることを要旨とする。
請求項２に記載の発明は、請求項１に記載の方法において、ベース基板の第２の面を導体材料から遮蔽する工程を含むことを要旨とする。
請求項３に記載の発明は、請求項１に記載の方法において、導体層の厚さは約５マイクロメートルであることを要旨とする。
請求項４に記載の発明は、請求項１に記載の方法において、導体材料は銅であることを要旨とする。
請求項５に記載の発明は、請求項４に記載の方法において、複数の導電性支持体は銅からなることを要旨とする。
請求項６に記載の発明は、請求項１に記載の方法において、複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程を含むことを要旨とする。
請求項７に記載の発明は、請求項６に記載の方法において、無電解仕上げはニッケル、金およびニッケル−金合金のうちの１つからなることを要旨とする。
請求項８に記載の発明は、請求項１に記載の方法において、各導電性支持体の幅は約２００マイクロメートルであることを要旨とする。
請求項９に記載の発明は、請求項８に記載の方法において、複数の導電性支持体は互いにほぼ平行であることを要旨とする。
請求項１０に記載の発明は、請求項９に記載の方法において、複数の導電性支持体はベース基板にほぼ垂直であることを要旨とする。
請求項１１に記載の発明は、請求項１に記載の方法において、１つ以上のダイを複数のパッドに電気的に結合する工程を含むことを要旨とする。
請求項１２に記載の発明は、請求項１１に記載の方法において、ダイはワイヤボンドによってパッドに電気的に結合されることを要旨とする。
請求項１３に記載の発明は、請求項１１に記載の方法において、ダイはフリップチップバンプによってパッドに電気的に結合されることを要旨とする。
請求項１４に記載の発明は、請求項１１に記載の方法において、成形操作を実行してダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることと、を含むことを要旨とする。
請求項１５に記載の発明は、請求項１４に記載の方法において、複数のダイは相互接続トレースおよびパッドに電気的に結合され封止されることによって、第１の積層可能アセンブリを形成することと、第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは互いに電気的に結合されて積層アセンブリを形成することと、積層アセンブリを複数の積層パッケージへ個片化する工程と、を含むことを要旨とする。
請求項１６に記載の発明は、請求項１５に記載の方法において、積層アセンブリの上に第２の導体層を堆積する工程と、第２の導体層に不連続の受動デバイスを取り付ける工程と、を含むことを要旨とする。
請求項１７に記載の発明は、請求項１５に記載の方法において、複数の積層可能アセンブリは、はんだボール取付、ペースト印刷およびリフロー、異方性導体フィルムならびにポリマー導体ペーストのうちの１つを用いて積層されることを要旨とする。
請求項１８に記載の発明は、半導体デバイスのパッケージング方法であって、ベース基板に複数のスルーホールを形成する工程と、ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、１つ以上のダイを相互接続トレースおよびパッドに電気的に結合する工程と、からなることを要旨とする。
請求項１９に記載の発明は、請求項１８に記載の方法において、複数のダイは相互接続トレースおよびパッドに電気的に結合されていることと、複数のダイおよび導電性支持体を封止する工程と、導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、積層アセンブリを複数の積層パッケージへ個片化する工程と、を含むことを要旨とする。
請求項２０に記載の発明は、半導体デバイスのパッケージング方法であって、ベース基板に複数のスルーホールを形成する工程と、ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程と、複数のダイを相互接続トレースおよびパッドに電気的に結合する工程と、成形操作を実行して複数のダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、積層アセンブリを複数の積層パッケージへ個片化する工程と、からなることを要旨とする。
図１〜８には、本発明の一実施形態による半導体デバイスをパッケージングするための方法を示す。ここで図１を参照する。図１には、約０．０２５ｍｍ（１．０ミル）以上の厚さを有するベース基板１０を示す。この特定の実施例においてはベース基板１０の厚さを指定するが、ベース基板１０の厚さによって本発明が限定されないことは理解されるであろう。当業者には知られているように、ベース基板１０はポリイミド（ＰＩ）テープその他の非導電性材料からなってよい。
ここで図２を参照する。図２に示すように、ベース基板１０に複数のスルーホール１２が形成される。スルーホール１２は、ドリリングその他当業者に知られている適切な方法によって形成されてよい。スルーホール１２の大きさの範囲は約２００μｍ〜約６００μｍである。また、スルーホール１２は各基板１０の周辺に位置する、即ち、配置される。
図３には導体材料１４を示す。導体材料１４は、例えば銅などであり、ベース基板１０の第１の面１６に堆積されて導体層１８を形成する。図に見られるように、スルーホール１２は導体材料１４によって充填される。導体材料１４の堆積中、好適には、ベース基板１０の第２の面２０は遮蔽される。この特定の実施例では、導体層１８の厚さは約５マイクロメートル（μｍ）である。しかしながら、導体層１８の厚さによって本発明が限定されないことは理解されるであろう。
ここで図４を参照する。図４では、導体層１８はパターン形成およびエッチングされ、複数の相互接続トレースおよび複数のパッド２２を形成する。示すように、パッド２２上には、スルーホール１２のそれぞれを通じて各々伸びる複数の導電性支持体２４が形成される。導電性支持体２４は互いにほぼ平行であり、ベース基板１０にほぼ垂直である。
導電性支持体２４は、例えば銅など、導電性材料から形成され、例えば電気めっきなど、アディティブ法によって形成される。この特定の実施例では、各導電性支持体２４の幅は約２００μｍである。しかしながら、導電性支持体２４の幅もしくは材料の種類または導電性支持体２４の形成に用いられる方法によって本発明が限定されないことは理解されるであろう。
相互接続トレースおよびパッド２２は、例えばフォトエッチングなど、当該技術分野において知られている標準のリソグラフィック技術を用いて、パターン形成およびエッチングされる。パッド２２の上に導電性支持体２４を形成する前に、レジストマスクを用いて相互接続トレースがマスクされる。そのようなレジストマスクは当該技術分野において知られている。レジストマスクは後で相互接続トレースから取り除かれる。
一実施形態では、酸化を防止するために、相互接続トレース、パッド２２および導電性支持体２４に、無電解仕上げを適用する。無電解仕上げには、ニッケル、金またはニッケル−金合金が用いられてよい。しかしながら、無電解仕上げに用いられる金属または合金の種類によって本発明が限定されないことは理解されるであろう。
図５には、ベース基板１０に電気的に結合されている１つ以上のダイ２６を示す。ダイ２６は、デジタルシグナルプロセッサ（ＤＳＰ）などプロセッサや、メモリアドレス生成器など特別な機能回路であってもよく、あるいは他の種類の機能を実行してもよい。さらに、ダイ２６はＣＭＯＳなど特定の技術に限定されない、即ち、任意のウエハ技術に由来する。さらに、当業者には理解されるように、本発明は様々な寸法のダイに適用され得る。典型的な一実施例では、論理ダイの寸法は約７ｍｍ×約７ｍｍである。図５には３つのダイのみを示すが、基板の寸法、ダイの寸法および得られるデバイスに必要な機能に応じて、より多数のダイまたはより少数のダイが基板に取り付けられてよいことが理解される。この特定の実施例では、ダイ２６は複数のフリップチップバンプ２８によって基板ボンディング用のパッド２２に結合されている。しかしながら、本発明がフリップチップ用途に限定されないことは理解されるであろう。他の実施形態では、ダイ２６は、例えば、ワイヤボンドによってパッド２２に電気的に結合される（図７を参照）。
導電性支持体２４の目的は積層パッケージ間の電気的な接続を可能とすることである。図５に見られるように、各導電性支持体２４の高さは、ダイ２６の高さおよび最終的なパッケージの高さに関連する。導電性支持体２４の高さはダイ２６の高さにベース基板１０の高さを加えたのと等しい高さ以上である必要があり、ダイがバンプ２８によりパッド２２に結合される場合には、それにフリップチップバンプ２８の高さを加えた高さ以上である必要がある。図５にはダイ２６の頂部を越えて伸びる導電性支持体２４を示すが、導電性支持体２４の高さがダイ２６の頂部と同じ高さであることも可能である。ダイ２６がワイヤ（下述の図７のワイヤ４６を参照）によりパッド２２に結合される場合、導電性支持体の高さはダイ２６の頂部を越えてワイヤループの高さより少し高く伸びる。一例の実施形態では、高さ約２００μｍのダイ２６および高さ約１００μｍのフリップチップバンプ２８に対し、導電性支持体２４の高さは約４００μｍ以上である。
ここで図６を参照する。図６に示すように、ダイ２６は封止材料３０によって封止され、第１の積層可能アセンブリ３２を形成する。ダイ２６を封止するために、例えばオーバーモールディングなどの成形操作が実行される。好適には、各導電性支持体２４の両端部３４は露出したままである。封止材料３０は、プラスチックまたはエポキシなど周知の市販の成形材料を含んでよい。オーバーモールディングによってアンダーフィル工程の必要が除かれることによって、製造費用が削減される。また、アンダーフィルの除去によって、パッケージレベル品質は２６０℃において耐湿性レベル１（ＭＳＬ１）まで上昇する。
ここで図７を参照する。図７では、第１の積層可能アセンブリ４０は第２の積層可能アセンブリ４２の上に積層され、第２の積層可能アセンブリ４２に電気的に結合されて、積層アセンブリ４４を形成する。本発明の積層可能アセンブリの様々な実施形態を示すため、第１の積層可能アセンブリ４０はフリップチップバンプ２８によりパッド２２に取り付けられているダイ２６を有し、導電性支持体２４はダイ２６の頂部表面と同じ高さにある頂端部を有する。第２の積層可能アセンブリ４２はダイ４５および導電性支持体４８を有する。ダイ４５はベース基板１０に取り付けられており、ワイヤ４６によってパッド２２に電気的に結合されている。また、導電性支持体４８はダイ４５の頂部表面を越えて伸びている。積層可能アセンブリ４０，４２が同じ製法（例えば、いずれもフリップチップによって取り付けられているダイを備える）を用いて形成され、同じ寸法を有し得ることは、当業者には理解されるであろう。
この特定の実施例では、第１、第２の積層可能アセンブリ４０，４２は、第１の積層可能アセンブリ４０の導電性支持体２４が第２の積層可能アセンブリ４２の導電性支持体４８と整合するように整合して、導電性支持体２４，４８がはんだボール５０と電気的に接続される。したがって第１、第２の積層可能アセンブリ４０，４２は、はんだボール５０と電気的に接続される。はんだボール５０は既知のはんだボール取付法を用いて、第１、第２の積層可能アセンブリ４０，４２に固定されてよい。しかしながら、そのような積層方法に本発明が限定されないことは理解されるであろう。例えば、ペースト印刷およびリフロー、異方性導体フィルムならびにポリマー導体ペーストなど、他の積層方法も同様に用いられてよい。他の実施形態では、銅などの導電性材料からなる第２の導体層が積層アセンブリ４４の選択部分の上に堆積され、第２の導体層に不連続な受動デバイスが取り付けられる。この実施形態においては２つの積層可能アセンブリ４０，４２のみを示すが、本発明によりアレイ（ＭＡＰ）方式による複数の積層可能アセンブリが互いの上に組み立てられてよいことが理解される。
図８には、２つの積層可能パッケージ６２から形成される積層アセンブリ６０を示す。積層可能パッケージのアレイの一部を用いて積層可能パッケージ６２を形成し、積層し、積層アレイを個片化またはダイシングして、積層アセンブリ６０を形成した。積層アセンブリ６０は、表面実装技術（ＳＭＴ）などにより、ボード基板上に直接取り付けられてよい。各積層アセンブリ６０が複数のダイ２６を含むため、１つのダイフットプリント領域内で高い機能が得られる。
また、本発明では積層可能アセンブリも提供される。この積層可能アセンブリは、複数のスルーホールの形成されたベース基板と、ベース基板の少なくとも第１の面に形成されて導体層を形成する導体材料と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体材料はパターン形成およびエッチングされる層であり複数の相互接続トレースおよび複数のパッドを形成することと、複数のパッド上に形成される複数の導電性支持体と、複数の導電性支持体は複数のスルーホールのそれぞれを通じて伸びることと、からなる。この積層可能アセンブリは、フリップチップバンプ、ワイヤボンド接続または直接チップ取付などによってパッドに取り付けられている半導体集積回路（ＩＣ）と、ＩＣおよびパッドを覆う封止材とを含むが、好適には導電性支持体の端部は露出されたままである。次に、互いの上に追加の積層可能アセンブリが積層可能であり、積層可能アセンブリは導電性支持体を通じて電気的に結合される。
上述の説明から明らかなように、本発明では半導体デバイスのパッケージングのための方法が提供される。この方法は既存の製法を超える利点を有する。一例として、本発明による半導体デバイスのパッケージングはＭＡＰ方式にて実施可能であり、これによって高い生産性が得られる。加えて、本発明による半導体デバイスのパッケージングに既知の良好なダイを用いると、バンプ形成後および封止前にダイの試験が可能である。また導電性支持体の露出した端部を直接調査することによって、ダイを損傷することなく各パッケージの最終試験を行なうことが可能である。さらに、本発明においては上側のパッケージが下側のパッケージより小さくあるという要件が存在しないので、積層可能なパッケージ数には制限が存在しない。さらに、本発明により薄い積層可能アセンブリが製造され得る。
単層のベース基板のみを用いること、アンダーフィルが要求されないこと、また、既存の装置および製法を用いて本発明を実施可能であることから、本発明により製造費用を低くすることが可能である。また、相互接続トレースをベース基板に配置し、多機能シリコンダイの積層を可能とするので、本発明では高い機能が得られる。本発明によって達成可能な他の利点には、超高密度パッケージに拡張するベース基板上の微細配線など高密度な入出力（ＩＯ）積層、シリコンとプリント回路板（ＰＣＢ）との熱的な不一致の除去による信頼性向上、また、用いられるはんだおよびベース基板の種類の柔軟性が含まれる。
本発明の精神および範囲から逸脱することなく修正および変更がなされ得ることが、当業者には認識されるであろう。例えば、導体層および導電性支持体は銅に限定されず、当該技術分野において用いられる任意の導体材料からなってよい。上述のように、ベース基板、導体層、導電性支持体またはダイの寸法によって本発明は限定されない。また、デバイス配置はフリップチップおよびワイヤボンドに限定されない。本発明がシステム・イン・パッケージ（ＳＩＰ）技術に適用され得ることは理解されるであろう。さらに、本明細書に記載の半導体ダイの種類に本発明は限定されない。
本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の半導体デバイスを積層するための方法を示す拡大断面図。 本発明の一実施形態による積層半導体デバイスの拡大断面図。
符号の説明
１０…ベース基板、１２…スルーホール、１４…導体材料、１６…第１の面、１８…導体層、２０…第２の面、２２…パッド、２４，４８…導電性支持体、２６，４５…ダイ、２８…フリップチップバンプ、３２，４０…第１の積層可能アセンブリ、３４…端部、４２…第２の積層可能アセンブリ、４４，６０…積層アセンブリ。

Claims (20)

  1. 積層可能な半導体デバイスのパッケージング方法であって、
    ベース基板に複数のスルーホールを形成する工程と、
    ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、
    導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、
    複数のパッド上に複数の導電性支持体を形成する工程と、複数の導電性支持体は複数のスルーホールのそれぞれを通じて伸びることと、からなる方法。
  2. ベース基板の第２の面を導体材料から遮蔽する工程を含む請求項１に記載の方法。
  3. 導体層の厚さは約５マイクロメートルである請求項１に記載の方法。
  4. 導体材料は銅である請求項１に記載の方法。
  5. 複数の導電性支持体は銅からなる請求項４に記載の方法。
  6. 複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程を含む請求項１に記載の方法。
  7. 無電解仕上げはニッケル、金およびニッケル−金合金のうちの１つからなる請求項６に記載の方法。
  8. 各導電性支持体の幅は約２００マイクロメートルである請求項１に記載の方法。
  9. 複数の導電性支持体は互いにほぼ平行である請求項８に記載の方法。
  10. 複数の導電性支持体はベース基板にほぼ垂直である請求項９に記載の方法。
  11. １つ以上のダイを複数のパッドに電気的に結合する工程を含む請求項１に記載の方法。
  12. ダイはワイヤボンドによってパッドに電気的に結合される請求項１１に記載の方法。
  13. ダイはフリップチップバンプによってパッドに電気的に結合される請求項１１に記載の方法。
  14. 成形操作を実行してダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることと、を含む請求項１１に記載の方法。
  15. 複数のダイは相互接続トレースおよびパッドに電気的に結合され封止されることによって、第１の積層可能アセンブリを形成することと、
    第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは互いに電気的に結合されて積層アセンブリを形成することと、
    積層アセンブリを複数の積層パッケージへ個片化する工程と、を含む請求項１４に記載の方法。
  16. 積層アセンブリの上に第２の導体層を堆積する工程と、第２の導体層に不連続の受動デバイスを取り付ける工程と、を含む請求項１５に記載の方法。
  17. 複数の積層可能アセンブリは、はんだボール取付、ペースト印刷およびリフロー、異方性導体フィルムならびにポリマー導体ペーストのうちの１つを用いて積層される請求項１５に記載の方法。
  18. 半導体デバイスのパッケージング方法であって、
    ベース基板に複数のスルーホールを形成する工程と、
    ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、
    導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、
    複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、
    １つ以上のダイを相互接続トレースおよびパッドに電気的に結合する工程と、からなる方法。
  19. 複数のダイは相互接続トレースおよびパッドに電気的に結合されていることと、
    複数のダイおよび導電性支持体を封止する工程と、導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、
    第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、
    第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、
    積層アセンブリを複数の積層パッケージへ個片化する工程と、を含む請求項１８に記載の方法。
  20. 半導体デバイスのパッケージング方法であって、
    ベース基板に複数のスルーホールを形成する工程と、
    ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、
    導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、
    複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、
    複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程と、
    複数のダイを相互接続トレースおよびパッドに電気的に結合する工程と、
    成形操作を実行して複数のダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、
    第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、
    第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、
    積層アセンブリを複数の積層パッケージへ個片化する工程と、からなる方法。
JP2006321047A 2005-11-30 2006-11-29 半導体デバイスのパッケージング方法 Expired - Fee Related JP5661225B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/290,300 2005-11-30
US11/290,300 US7344917B2 (en) 2005-11-30 2005-11-30 Method for packaging a semiconductor device

Publications (2)

Publication Number Publication Date
JP2007158331A true JP2007158331A (ja) 2007-06-21
JP5661225B2 JP5661225B2 (ja) 2015-01-28

Family

ID=38088040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006321047A Expired - Fee Related JP5661225B2 (ja) 2005-11-30 2006-11-29 半導体デバイスのパッケージング方法

Country Status (6)

Country Link
US (1) US7344917B2 (ja)
JP (1) JP5661225B2 (ja)
KR (1) KR101349985B1 (ja)
CN (1) CN1983533B (ja)
SG (1) SG132619A1 (ja)
TW (1) TWI325626B (ja)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) * 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
SG149710A1 (en) * 2007-07-12 2009-02-27 Micron Technology Inc Interconnects for packaged semiconductor devices and methods for manufacturing such devices
US7781877B2 (en) 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7968378B2 (en) * 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
US20090243058A1 (en) * 2008-03-31 2009-10-01 Yamaha Corporation Lead frame and package of semiconductor device
SG142321A1 (en) * 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
TWI456715B (zh) * 2009-06-19 2014-10-11 日月光半導體製造股份有限公司 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 日月光半導體製造股份有限公司 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 日月光半導體製造股份有限公司 半導體封裝件、其製造方法及重佈晶片封膠體
USRE48111E1 (en) 2009-08-21 2020-07-21 JCET Semiconductor (Shaoxing) Co. Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US8169058B2 (en) 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
US8383457B2 (en) * 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
US7923304B2 (en) * 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
TWI497679B (zh) * 2009-11-27 2015-08-21 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
CN102456673A (zh) * 2010-10-25 2012-05-16 环旭电子股份有限公司 芯片堆叠结构
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8765497B2 (en) * 2011-09-02 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging and function tests for package-on-package and system-in-package structures
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
TW201405758A (zh) * 2012-07-19 2014-02-01 矽品精密工業股份有限公司 具有防電磁波干擾之半導體元件
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
CN103456645B (zh) * 2013-08-06 2016-06-01 江阴芯智联电子科技有限公司 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
CN103943587A (zh) * 2014-03-20 2014-07-23 张轩 一种用于较大功率电器的引线框架
CN103943586A (zh) * 2014-03-20 2014-07-23 张轩 一种引线框架
CN103943589A (zh) * 2014-03-20 2014-07-23 张轩 一种压有凸台的引线框架
CN103943588A (zh) * 2014-03-20 2014-07-23 张轩 一种用于超大功率电器的引线框架
CN103943591A (zh) * 2014-03-26 2014-07-23 张轩 一种带锁料口的引线框架
CN103943592A (zh) * 2014-03-26 2014-07-23 张轩 一种带防震沟的引线框架
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9842825B2 (en) 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
CN104576579B (zh) * 2015-01-27 2017-12-15 江阴长电先进封装有限公司 一种三维叠层封装结构及其封装方法
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9530749B2 (en) 2015-04-28 2016-12-27 Invensas Corporation Coupling of side surface contacts to a circuit platform
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10056528B1 (en) * 2017-03-31 2018-08-21 Intel Corporation Interposer structures, semiconductor assembly and methods for forming interposer structures
US10418255B2 (en) * 2017-12-01 2019-09-17 Micron Technology, Inc. Semiconductor device packages and related methods
CN119072782A (zh) * 2023-04-03 2024-12-03 长江存储科技有限责任公司 集成化封装器件及其制备方法以及存储系统

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252411A (ja) * 1999-03-03 2000-09-14 Mitsui High Tec Inc スタックド半導体装置及びその製造方法
JP2001110829A (ja) * 1999-10-14 2001-04-20 Rohm Co Ltd 半導体装置およびその製造方法
JP2002158312A (ja) * 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
JP2002170906A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2002343904A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
JP2003163458A (ja) * 2001-11-29 2003-06-06 Fujitsu Ltd 多層配線基板及びその製造方法
JP2003347722A (ja) * 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP2005217225A (ja) * 2004-01-30 2005-08-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005256128A (ja) * 2004-03-15 2005-09-22 Renesas Technology Corp めっき方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US675268A (en) * 1901-01-12 1901-05-28 Library Bureau Card-holder for type-writing machines.
JP3670917B2 (ja) * 1999-12-16 2005-07-13 新光電気工業株式会社 半導体装置及びその製造方法
US6483180B1 (en) 1999-12-23 2002-11-19 National Semiconductor Corporation Lead frame design for burr-free singulation of molded array packages
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
EP1264520A4 (en) * 2000-03-10 2007-02-28 Chippac Inc PACKAGING STRUCTURE AND METHOD
DE10056572A1 (de) * 2000-11-15 2002-05-23 Bayerische Motoren Werke Ag Brennkraftmaschine mit einem elektromagnetischen, auf einem Zylinderkopf angeordneten Aktor
TW497236B (en) 2001-08-27 2002-08-01 Chipmos Technologies Inc A soc packaging process
TW536764B (en) 2002-04-30 2003-06-11 Walsin Advanced Electronics Method for multi-chip package and structure thereof
US6861288B2 (en) 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
JP2004273563A (ja) * 2003-03-05 2004-09-30 Shinko Electric Ind Co Ltd 基板の製造方法及び基板
JP5094323B2 (ja) * 2007-10-15 2012-12-12 新光電気工業株式会社 配線基板の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252411A (ja) * 1999-03-03 2000-09-14 Mitsui High Tec Inc スタックド半導体装置及びその製造方法
JP2001110829A (ja) * 1999-10-14 2001-04-20 Rohm Co Ltd 半導体装置およびその製造方法
JP2002158312A (ja) * 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
JP2002170906A (ja) * 2000-12-04 2002-06-14 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP2002343904A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
JP2003163458A (ja) * 2001-11-29 2003-06-06 Fujitsu Ltd 多層配線基板及びその製造方法
JP2003347722A (ja) * 2002-05-23 2003-12-05 Ibiden Co Ltd 多層電子部品搭載用基板及びその製造方法
JP2005217225A (ja) * 2004-01-30 2005-08-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005256128A (ja) * 2004-03-15 2005-09-22 Renesas Technology Corp めっき方法

Also Published As

Publication number Publication date
CN1983533A (zh) 2007-06-20
CN1983533B (zh) 2010-11-03
KR20070057038A (ko) 2007-06-04
SG132619A1 (en) 2007-06-28
US20070122940A1 (en) 2007-05-31
US7344917B2 (en) 2008-03-18
TW200735325A (en) 2007-09-16
TWI325626B (en) 2010-06-01
JP5661225B2 (ja) 2015-01-28
KR101349985B1 (ko) 2014-01-13

Similar Documents

Publication Publication Date Title
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
TWI879914B (zh) 半導體封裝以及其製造方法
JP5280014B2 (ja) 半導体装置及びその製造方法
US9685400B2 (en) Semiconductor package and method of forming the same
US9165878B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US9985005B2 (en) Chip package-in-package
KR101522763B1 (ko) 콤포넌트 패키지용 장치 및 방법
US8174105B2 (en) Stacked semiconductor package having discrete components
US9209146B2 (en) Electronic device packages having bumps and methods of manufacturing the same
JP2008153622A (ja) 半導体パッケージおよびこの製造方法
JP2002190551A (ja) 配線基板、半導体装置、及び配線基板の製造方法
KR20090004775A (ko) 반도체 장치 패키지용의 인터­커넥팅 구조물 및 그 방법
US7745260B2 (en) Method of forming semiconductor package
US8471375B2 (en) High-density fine line structure and method of manufacturing the same
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
CN206259336U (zh) 半导体装置
US20080237831A1 (en) Multi-chip semiconductor package structure
JP4339032B2 (ja) 半導体装置
KR100762871B1 (ko) 칩크기 패키지 제조방법
KR100592785B1 (ko) 칩 스케일 패키지를 적층한 적층 패키지
JP3923944B2 (ja) 半導体装置
US20070281393A1 (en) Method of forming a trace embedded package
KR101185857B1 (ko) Ｂｇａ 타입 스택 패키지 및 이를 이용한 멀티 패키지
KR101131448B1 (ko) 필름 인터포져 제조 방법 및 제조된 필름 인터포져를 이용한 반도체 장치
KR20010060879A (ko) 볼 그리드 어레이 패키지와 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100628

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140414

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140924

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141003

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141203

R150 Certificate of patent or registration of utility model

Ref document number: 5661225

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees