JP2007158331A - 半導体デバイスのパッケージング方法 - Google Patents

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Abstract

【課題】高信頼性で費用の低い高機能積層パッケージの製造方法を提供する。
【解決手段】半導体デバイスのパッケージング方法は、ベース基板（１０）にスルーホール（１２）を形成する工程と、導体材料（１４）がスルーホール（１２）を充填するようにベース基板（１０）の第１の面（１６）に導体材料（１４）を堆積して導体層（１８）を形成する工程と、を含む。導体層（１８）をパターン形成およびエッチングして相互接続トレースおよびパッド（２２）を形成する。導電性支持体（２４）がスルーホール（１２）のそれぞれを通じて伸びるように、パッド（２２）上に導電性支持体（２４）を形成する。
【選択図】 図８

Description

本発明は半導体デバイスのパッケージングに関する。より詳細には、本発明は積層パッケージを形成する方法に関する。
電子デバイスの洗練と共に、より小さなパッケージにおけるより大きな機能の要求が存在する。この要求を満たすため、積層ダイおよび積層パッケージの三次元（３Ｄ）パッケージが開発されている。典型的には、積層ダイパッケージは複数のチップを互いに積層することによって形成される。積層ダイパッケージのチップは、ワイヤボンド接続またはフリップチップ接続によって電気的に結合され得る。また、積層パッケージは、単一のチップを各々含む複数のパッケージを互いに積層することによっても形成される。例えば、特許文献１には、単一のパッケージに複数の半導体チップが実装された半導体デバイスおよびその製造方法が開示されている。
しかしながら、積層ダイパッケージの形成には幾つかの問題が存在する。例えば、ワイヤボンド接続を有する積層パッケージが形成されるとき、通常、ワイヤボンド接続を行うのに要求される領域に必要な量だけ、上側のチップが下側のチップより小さいことが好適である。したがって、続く各上側のチップの取付領域が次第に小さくなることが好適であり、これによって積層可能なパッケージ数は制限される。
さらに、通常、アレイ（ＭＡＰ）方式では積層パッケージは製造されない。即ち、一般に積層パッケージはグロブトップ封止またはセンターゲート成形を用いて製造され、個片化の後にのみ積層される。このため、積層パッケージの形成には、より長い製造時間が要求される。積層パッケージの形成に関連した他の問題には、ダイが適切に機能しているか否かを積層前に確認することが困難であることや、全パッケージ厚さが同数の積層ダイより大きいことが含まれる。
米国特許第６，７５９，２６８号明細書
このため、高機能、高信頼性の積層パッケージを低い費用で形成する方法の必要が存在する。したがって、本発明の目的は、高信頼性で費用の低い高機能積層パッケージの製造方法を提供することである。
上記問題点を解決するために、請求項１に記載の発明は、積層可能な半導体デバイスのパッケージング方法であって、ベース基板に複数のスルーホールを形成する工程と、ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、複数のパッド上に複数の導電性支持体を形成する工程と、複数の導電性支持体は複数のスルーホールのそれぞれを通じて伸びることと、からなることを要旨とする。
請求項２に記載の発明は、請求項１に記載の方法において、ベース基板の第２の面を導体材料から遮蔽する工程を含むことを要旨とする。
請求項３に記載の発明は、請求項１に記載の方法において、導体層の厚さは約５マイクロメートルであることを要旨とする。
請求項４に記載の発明は、請求項１に記載の方法において、導体材料は銅であることを要旨とする。
請求項５に記載の発明は、請求項４に記載の方法において、複数の導電性支持体は銅からなることを要旨とする。
請求項６に記載の発明は、請求項１に記載の方法において、複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程を含むことを要旨とする。
請求項７に記載の発明は、請求項６に記載の方法において、無電解仕上げはニッケル、金およびニッケル−金合金のうちの１つからなることを要旨とする。
請求項８に記載の発明は、請求項１に記載の方法において、各導電性支持体の幅は約２００マイクロメートルであることを要旨とする。
請求項９に記載の発明は、請求項８に記載の方法において、複数の導電性支持体は互いにほぼ平行であることを要旨とする。
請求項１０に記載の発明は、請求項９に記載の方法において、複数の導電性支持体はベース基板にほぼ垂直であることを要旨とする。
請求項１１に記載の発明は、請求項１に記載の方法において、１つ以上のダイを複数のパッドに電気的に結合する工程を含むことを要旨とする。
請求項１２に記載の発明は、請求項１１に記載の方法において、ダイはワイヤボンドによってパッドに電気的に結合されることを要旨とする。
請求項１３に記載の発明は、請求項１１に記載の方法において、ダイはフリップチップバンプによってパッドに電気的に結合されることを要旨とする。
請求項１４に記載の発明は、請求項１１に記載の方法において、成形操作を実行してダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることと、を含むことを要旨とする。
請求項１５に記載の発明は、請求項１４に記載の方法において、複数のダイは相互接続トレースおよびパッドに電気的に結合され封止されることによって、第１の積層可能アセンブリを形成することと、第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは互いに電気的に結合されて積層アセンブリを形成することと、積層アセンブリを複数の積層パッケージへ個片化する工程と、を含むことを要旨とする。
請求項１６に記載の発明は、請求項１５に記載の方法において、積層アセンブリの上に第２の導体層を堆積する工程と、第２の導体層に不連続の受動デバイスを取り付ける工程と、を含むことを要旨とする。
請求項１７に記載の発明は、請求項１５に記載の方法において、複数の積層可能アセンブリは、はんだボール取付、ペースト印刷およびリフロー、異方性導体フィルムならびにポリマー導体ペーストのうちの１つを用いて積層されることを要旨とする。
請求項１８に記載の発明は、半導体デバイスのパッケージング方法であって、ベース基板に複数のスルーホールを形成する工程と、ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、１つ以上のダイを相互接続トレースおよびパッドに電気的に結合する工程と、からなることを要旨とする。
請求項１９に記載の発明は、請求項１８に記載の方法において、複数のダイは相互接続トレースおよびパッドに電気的に結合されていることと、複数のダイおよび導電性支持体を封止する工程と、導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、積層アセンブリを複数の積層パッケージへ個片化する工程と、を含むことを要旨とする。
請求項２０に記載の発明は、半導体デバイスのパッケージング方法であって、ベース基板に複数のスルーホールを形成する工程と、ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程と、複数のダイを相互接続トレースおよびパッドに電気的に結合する工程と、成形操作を実行して複数のダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、積層アセンブリを複数の積層パッケージへ個片化する工程と、からなることを要旨とする。
図１〜８には、本発明の一実施形態による半導体デバイスをパッケージングするための方法を示す。ここで図１を参照する。図１には、約０．０２５ｍｍ（１．０ミル）以上の厚さを有するベース基板１０を示す。この特定の実施例においてはベース基板１０の厚さを指定するが、ベース基板１０の厚さによって本発明が限定されないことは理解されるであろう。当業者には知られているように、ベース基板１０はポリイミド（ＰＩ）テープその他の非導電性材料からなってよい。
ここで図２を参照する。図２に示すように、ベース基板１０に複数のスルーホール１２が形成される。スルーホール１２は、ドリリングその他当業者に知られている適切な方法によって形成されてよい。スルーホール１２の大きさの範囲は約２００μｍ〜約６００μｍである。また、スルーホール１２は各基板１０の周辺に位置する、即ち、配置される。
図３には導体材料１４を示す。導体材料１４は、例えば銅などであり、ベース基板１０の第１の面１６に堆積されて導体層１８を形成する。図に見られるように、スルーホール１２は導体材料１４によって充填される。導体材料１４の堆積中、好適には、ベース基板１０の第２の面２０は遮蔽される。この特定の実施例では、導体層１８の厚さは約５マイクロメートル（μｍ）である。しかしながら、導体層１８の厚さによって本発明が限定されないことは理解されるであろう。
ここで図４を参照する。図４では、導体層１８はパターン形成およびエッチングされ、複数の相互接続トレースおよび複数のパッド２２を形成する。示すように、パッド２２上には、スルーホール１２のそれぞれを通じて各々伸びる複数の導電性支持体２４が形成される。導電性支持体２４は互いにほぼ平行であり、ベース基板１０にほぼ垂直である。
導電性支持体２４は、例えば銅など、導電性材料から形成され、例えば電気めっきなど、アディティブ法によって形成される。この特定の実施例では、各導電性支持体２４の幅は約２００μｍである。しかしながら、導電性支持体２４の幅もしくは材料の種類または導電性支持体２４の形成に用いられる方法によって本発明が限定されないことは理解されるであろう。
相互接続トレースおよびパッド２２は、例えばフォトエッチングなど、当該技術分野において知られている標準のリソグラフィック技術を用いて、パターン形成およびエッチングされる。パッド２２の上に導電性支持体２４を形成する前に、レジストマスクを用いて相互接続トレースがマスクされる。そのようなレジストマスクは当該技術分野において知られている。レジストマスクは後で相互接続トレースから取り除かれる。
一実施形態では、酸化を防止するために、相互接続トレース、パッド２２および導電性支持体２４に、無電解仕上げを適用する。無電解仕上げには、ニッケル、金またはニッケル−金合金が用いられてよい。しかしながら、無電解仕上げに用いられる金属または合金の種類によって本発明が限定されないことは理解されるであろう。
図５には、ベース基板１０に電気的に結合されている１つ以上のダイ２６を示す。ダイ２６は、デジタルシグナルプロセッサ（ＤＳＰ）などプロセッサや、メモリアドレス生成器など特別な機能回路であってもよく、あるいは他の種類の機能を実行してもよい。さらに、ダイ２６はＣＭＯＳなど特定の技術に限定されない、即ち、任意のウエハ技術に由来する。さらに、当業者には理解されるように、本発明は様々な寸法のダイに適用され得る。典型的な一実施例では、論理ダイの寸法は約７ｍｍ×約７ｍｍである。図５には３つのダイのみを示すが、基板の寸法、ダイの寸法および得られるデバイスに必要な機能に応じて、より多数のダイまたはより少数のダイが基板に取り付けられてよいことが理解される。この特定の実施例では、ダイ２６は複数のフリップチップバンプ２８によって基板ボンディング用のパッド２２に結合されている。しかしながら、本発明がフリップチップ用途に限定されないことは理解されるであろう。他の実施形態では、ダイ２６は、例えば、ワイヤボンドによってパッド２２に電気的に結合される（図７を参照）。
導電性支持体２４の目的は積層パッケージ間の電気的な接続を可能とすることである。図５に見られるように、各導電性支持体２４の高さは、ダイ２６の高さおよび最終的なパッケージの高さに関連する。導電性支持体２４の高さはダイ２６の高さにベース基板１０の高さを加えたのと等しい高さ以上である必要があり、ダイがバンプ２８によりパッド２２に結合される場合には、それにフリップチップバンプ２８の高さを加えた高さ以上である必要がある。図５にはダイ２６の頂部を越えて伸びる導電性支持体２４を示すが、導電性支持体２４の高さがダイ２６の頂部と同じ高さであることも可能である。ダイ２６がワイヤ（下述の図７のワイヤ４６を参照）によりパッド２２に結合される場合、導電性支持体の高さはダイ２６の頂部を越えてワイヤループの高さより少し高く伸びる。一例の実施形態では、高さ約２００μｍのダイ２６および高さ約１００μｍのフリップチップバンプ２８に対し、導電性支持体２４の高さは約４００μｍ以上である。
ここで図６を参照する。図６に示すように、ダイ２６は封止材料３０によって封止され、第１の積層可能アセンブリ３２を形成する。ダイ２６を封止するために、例えばオーバーモールディングなどの成形操作が実行される。好適には、各導電性支持体２４の両端部３４は露出したままである。封止材料３０は、プラスチックまたはエポキシなど周知の市販の成形材料を含んでよい。オーバーモールディングによってアンダーフィル工程の必要が除かれることによって、製造費用が削減される。また、アンダーフィルの除去によって、パッケージレベル品質は２６０℃において耐湿性レベル１（ＭＳＬ１）まで上昇する。
ここで図７を参照する。図７では、第１の積層可能アセンブリ４０は第２の積層可能アセンブリ４２の上に積層され、第２の積層可能アセンブリ４２に電気的に結合されて、積層アセンブリ４４を形成する。本発明の積層可能アセンブリの様々な実施形態を示すため、第１の積層可能アセンブリ４０はフリップチップバンプ２８によりパッド２２に取り付けられているダイ２６を有し、導電性支持体２４はダイ２６の頂部表面と同じ高さにある頂端部を有する。第２の積層可能アセンブリ４２はダイ４５および導電性支持体４８を有する。ダイ４５はベース基板１０に取り付けられており、ワイヤ４６によってパッド２２に電気的に結合されている。また、導電性支持体４８はダイ４５の頂部表面を越えて伸びている。積層可能アセンブリ４０，４２が同じ製法（例えば、いずれもフリップチップによって取り付けられているダイを備える）を用いて形成され、同じ寸法を有し得ることは、当業者には理解されるであろう。
この特定の実施例では、第１、第２の積層可能アセンブリ４０，４２は、第１の積層可能アセンブリ４０の導電性支持体２４が第２の積層可能アセンブリ４２の導電性支持体４８と整合するように整合して、導電性支持体２４，４８がはんだボール５０と電気的に接続される。したがって第１、第２の積層可能アセンブリ４０，４２は、はんだボール５０と電気的に接続される。はんだボール５０は既知のはんだボール取付法を用いて、第１、第２の積層可能アセンブリ４０，４２に固定されてよい。しかしながら、そのような積層方法に本発明が限定されないことは理解されるであろう。例えば、ペースト印刷およびリフロー、異方性導体フィルムならびにポリマー導体ペーストなど、他の積層方法も同様に用いられてよい。他の実施形態では、銅などの導電性材料からなる第２の導体層が積層アセンブリ４４の選択部分の上に堆積され、第２の導体層に不連続な受動デバイスが取り付けられる。この実施形態においては２つの積層可能アセンブリ４０，４２のみを示すが、本発明によりアレイ（ＭＡＰ）方式による複数の積層可能アセンブリが互いの上に組み立てられてよいことが理解される。
図８には、２つの積層可能パッケージ６２から形成される積層アセンブリ６０を示す。積層可能パッケージのアレイの一部を用いて積層可能パッケージ６２を形成し、積層し、積層アレイを個片化またはダイシングして、積層アセンブリ６０を形成した。積層アセンブリ６０は、表面実装技術（ＳＭＴ）などにより、ボード基板上に直接取り付けられてよい。各積層アセンブリ６０が複数のダイ２６を含むため、１つのダイフットプリント領域内で高い機能が得られる。
また、本発明では積層可能アセンブリも提供される。この積層可能アセンブリは、複数のスルーホールの形成されたベース基板と、ベース基板の少なくとも第１の面に形成されて導体層を形成する導体材料と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、導体材料はパターン形成およびエッチングされる層であり複数の相互接続トレースおよび複数のパッドを形成することと、複数のパッド上に形成される複数の導電性支持体と、複数の導電性支持体は複数のスルーホールのそれぞれを通じて伸びることと、からなる。この積層可能アセンブリは、フリップチップバンプ、ワイヤボンド接続または直接チップ取付などによってパッドに取り付けられている半導体集積回路（ＩＣ）と、ＩＣおよびパッドを覆う封止材とを含むが、好適には導電性支持体の端部は露出されたままである。次に、互いの上に追加の積層可能アセンブリが積層可能であり、積層可能アセンブリは導電性支持体を通じて電気的に結合される。
上述の説明から明らかなように、本発明では半導体デバイスのパッケージングのための方法が提供される。この方法は既存の製法を超える利点を有する。一例として、本発明による半導体デバイスのパッケージングはＭＡＰ方式にて実施可能であり、これによって高い生産性が得られる。加えて、本発明による半導体デバイスのパッケージングに既知の良好なダイを用いると、バンプ形成後および封止前にダイの試験が可能である。また導電性支持体の露出した端部を直接調査することによって、ダイを損傷することなく各パッケージの最終試験を行なうことが可能である。さらに、本発明においては上側のパッケージが下側のパッケージより小さくあるという要件が存在しないので、積層可能なパッケージ数には制限が存在しない。さらに、本発明により薄い積層可能アセンブリが製造され得る。
単層のベース基板のみを用いること、アンダーフィルが要求されないこと、また、既存の装置および製法を用いて本発明を実施可能であることから、本発明により製造費用を低くすることが可能である。また、相互接続トレースをベース基板に配置し、多機能シリコンダイの積層を可能とするので、本発明では高い機能が得られる。本発明によって達成可能な他の利点には、超高密度パッケージに拡張するベース基板上の微細配線など高密度な入出力（ＩＯ）積層、シリコンとプリント回路板（ＰＣＢ）との熱的な不一致の除去による信頼性向上、また、用いられるはんだおよびベース基板の種類の柔軟性が含まれる。
本発明の精神および範囲から逸脱することなく修正および変更がなされ得ることが、当業者には認識されるであろう。例えば、導体層および導電性支持体は銅に限定されず、当該技術分野において用いられる任意の導体材料からなってよい。上述のように、ベース基板、導体層、導電性支持体またはダイの寸法によって本発明は限定されない。また、デバイス配置はフリップチップおよびワイヤボンドに限定されない。本発明がシステム・イン・パッケージ（ＳＩＰ）技術に適用され得ることは理解されるであろう。さらに、本明細書に記載の半導体ダイの種類に本発明は限定されない。
本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の積層可能な半導体デバイスを形成するための方法を示す拡大断面図。 本発明の一実施形態による複数の半導体デバイスを積層するための方法を示す拡大断面図。 本発明の一実施形態による積層半導体デバイスの拡大断面図。
符号の説明
１０…ベース基板、１２…スルーホール、１４…導体材料、１６…第１の面、１８…導体層、２０…第２の面、２２…パッド、２４，４８…導電性支持体、２６，４５…ダイ、２８…フリップチップバンプ、３２，４０…第１の積層可能アセンブリ、３４…端部、４２…第２の積層可能アセンブリ、４４，６０…積層アセンブリ。

Claims (20)

  1. 積層可能な半導体デバイスのパッケージング方法であって、
    ベース基板に複数のスルーホールを形成する工程と、
    ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、
    導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、
    複数のパッド上に複数の導電性支持体を形成する工程と、複数の導電性支持体は複数のスルーホールのそれぞれを通じて伸びることと、からなる方法。
  2. ベース基板の第２の面を導体材料から遮蔽する工程を含む請求項１に記載の方法。
  3. 導体層の厚さは約５マイクロメートルである請求項１に記載の方法。
  4. 導体材料は銅である請求項１に記載の方法。
  5. 複数の導電性支持体は銅からなる請求項４に記載の方法。
  6. 複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程を含む請求項１に記載の方法。
  7. 無電解仕上げはニッケル、金およびニッケル−金合金のうちの１つからなる請求項６に記載の方法。
  8. 各導電性支持体の幅は約２００マイクロメートルである請求項１に記載の方法。
  9. 複数の導電性支持体は互いにほぼ平行である請求項８に記載の方法。
  10. 複数の導電性支持体はベース基板にほぼ垂直である請求項９に記載の方法。
  11. １つ以上のダイを複数のパッドに電気的に結合する工程を含む請求項１に記載の方法。
  12. ダイはワイヤボンドによってパッドに電気的に結合される請求項１１に記載の方法。
  13. ダイはフリップチップバンプによってパッドに電気的に結合される請求項１１に記載の方法。
  14. 成形操作を実行してダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることと、を含む請求項１１に記載の方法。
  15. 複数のダイは相互接続トレースおよびパッドに電気的に結合され封止されることによって、第１の積層可能アセンブリを形成することと、
    第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは互いに電気的に結合されて積層アセンブリを形成することと、
    積層アセンブリを複数の積層パッケージへ個片化する工程と、を含む請求項１４に記載の方法。
  16. 積層アセンブリの上に第２の導体層を堆積する工程と、第２の導体層に不連続の受動デバイスを取り付ける工程と、を含む請求項１５に記載の方法。
  17. 複数の積層可能アセンブリは、はんだボール取付、ペースト印刷およびリフロー、異方性導体フィルムならびにポリマー導体ペーストのうちの１つを用いて積層される請求項１５に記載の方法。
  18. 半導体デバイスのパッケージング方法であって、
    ベース基板に複数のスルーホールを形成する工程と、
    ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、
    導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、
    複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、
    １つ以上のダイを相互接続トレースおよびパッドに電気的に結合する工程と、からなる方法。
  19. 複数のダイは相互接続トレースおよびパッドに電気的に結合されていることと、
    複数のダイおよび導電性支持体を封止する工程と、導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、
    第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、
    第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、
    積層アセンブリを複数の積層パッケージへ個片化する工程と、を含む請求項１８に記載の方法。
  20. 半導体デバイスのパッケージング方法であって、
    ベース基板に複数のスルーホールを形成する工程と、
    ベース基板の少なくとも第１の面に導体材料を堆積して導体層を形成する工程と、導体材料は複数のスルーホールを少なくとも部分的に充填することと、
    導体層をパターン形成およびエッチングして複数の相互接続トレースおよび複数のパッドを形成する工程と、
    複数のパッド上にほぼ平行な複数の導電性支持体を形成する工程と、複数の導電性支持体はベース基板にほぼ垂直であり、複数のスルーホールのそれぞれを通じて伸びることと、
    複数の相互接続トレース、複数のパッドおよび複数の導電性支持体に無電解仕上げを適用する工程と、
    複数のダイを相互接続トレースおよびパッドに電気的に結合する工程と、
    成形操作を実行して複数のダイを封止する工程と、各導電性支持体の１つ以上の端部は露出されることによって第１の積層可能アセンブリを形成することと、
    第１の積層可能アセンブリとほぼ同様な第２の積層可能アセンブリを形成する工程と、
    第１の積層可能アセンブリの上に第２の積層可能アセンブリを積層することによって積層アセンブリを形成する工程と、第１の積層可能アセンブリおよび第２の積層可能アセンブリは導電性支持体を通じて互いに電気的に結合されていることと、
    積層アセンブリを複数の積層パッケージへ個片化する工程と、からなる方法。
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