KR101060120B1 - 칩 스케일 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 스케일 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 패키지의 두께 및 워피지 현상을 최소화할 수 있고, 별도의 기판( Substrate), 와이어, 칩 부착 재료 등을 사용하지 않음에 따른 비용 절감을 극대화할 수 있는 새로운 구조의 칩 스케일 반도체 패키지 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 인쇄회로기판과 같은 별도의 기판을 배제하여 스트립을 기반으로 패키지를 제조함에 따라, ⅰ)기존의 기판과 몰딩 컴파운수 수지간의 열팽창계수가 다름에 따라 발생하는 워피지 현상을 현격하게 줄일 수 있고, ⅱ)패키지간 적층이 손쉽게 이루어질 수 있으며, ⅲ)패키지의 두께를 소형 전자기기에 용이하게 탑재할 수 있는 수준으로 크게 줄일 수 있으며, ⅳ)별도의 기판(Substrate), 와이어, 칩 부착 재료 등을 사용하지 않음에 따른 비용 절감을 극대화할 수 있는 새로운 구조의 칩 스케일 반도체 패키지 및 그 제조 방법을 제공하고자 한 것이다.
반도체 패키지, 칩 스케일, 패턴보호용 필름, 재배선, 몰딩수지 관통 비아

Description

칩 스케일 반도체 패키지 및 그 제조 방법{Chip scale semiconductor package and method for manufacturing the same}
본 발명은 칩 스케일 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 패키지의 두께 및 워피지 현상을 최소화할 수 있고, 별도의 기판( Substrate), 와이어, 칩 부착 재료 등을 사용하지 않음에 따른 비용 절감을 극대화할 수 있는 새로운 구조의 칩 스케일 반도체 패키지 및 그 제조 방법에 관한 것이다.
주지된 바와 같이, 반도체 패키지는 메모리, 비메모리 칩 등 각종 소자들을 감싸면서 리드프레임, 인쇄회로기판, 회로필름 등 여러가지 기판을 이용하여 다양한 구조로 제조되고 있다.
특히, 전자기기의 고집적화, 고성능화 등에 따라, 반도체 칩이 적층된 패키지, 반도체 패키지가 자체가 적층된 적층형 패키지 등이 제조되고 있으며, 그 일례의 반도체 패키지는 도 7에 도시된 바와 같다.
첨부한 도 7에 도시된 바와 같은 적층형 패키지중, 하부패키지(500)는 기판(502)상에 칩(504)이 부착되고, 기판(502)의 전도성패턴과 칩(504)의 본딩패드간을 와이어(506)로 연결하며, 칩(504)과 와이어(506)를 포함하여 기판(502)의 상면에 걸쳐 몰딩 컴파운드 수지(508)가 몰딩된 구조로 되어 있고, 특히 상부 패키지(600)와 전기적 접속 가능하게 적층하기 위하여, 상기 하부 패키지(500)의 몰딩 컴파운드 수지(508)에는 기판(502)의 전도성패턴까지 관통되는 레이저홀(510)이 가공된다.
이어서, 상기 레이저 홀(510)에 전도성 충진재(512)를 충진함으로써, 전도성 충진재(512)의 하단은 인쇄회로기판(502)의 상면에 형성된 전도성패턴과 통전되고, 동시에 전도성 충진재(512)의 상단면에는 상부패키지(600)의 솔더볼(602)이 전기적으로 연결됨으로써, 상부 및 하부패키지(500,600)간의 전기적 접속이 이루어지게 된다.
그러나, 레이저를 이용하여 몰딩 컴파운드 수지에 레이저 가공홀을 뚫는 작업이 쉽지 않고, 공정수도 늘어나게 되는 단점이 있으며, 또한 패키지의 두께가 여타의 BGA 패키지와 대동 소위하여 소형 전자기기에 탑재하는데 한계가 있으며, 특히 기판과 몰딩 컴파운드 수지간의 열팽창계수가 다름에 따른 워피지(휨: warpage) 현상 등이 발생되는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 인쇄회로기판과 같은 별도의 기판을 배제하여 스트립을 기반으로 패키지를 제조함에 따라, ⅰ)기존의 기판과 몰딩 컴파운수 수지간의 열팽창계수가 다름에 따라 발생하는 워피지 현상을 현격하게 줄일 수 있고, ⅱ)패키지간 적층이 손쉽게 이루어질 수 있으며, ⅲ)패키지의 두께를 소형 전자기기에 용이하게 탑재할 수 있는 수준으로 크게 줄일 수 있으며, ⅳ)별도의 기판(Substrate), 와이어, 칩 부착 재료 등을 사용하지 않음에 따른 비용 절감을 극대화할 수 있는 새로운 구조의 칩 스케일 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 칩과; 칩을 몰딩하되, 본딩패드가 형성된 상면을 제외하고 몰딩된 몰딩 컴파운드 수지와; 상기 칩의 본딩패드와 몰딩 컴파운드 수지의 상면간에 통전 가능하게 형성되되, 다수의 볼랜드용 전도성패턴과 전도성라인으로 이루어진 재배선층과; 상기 재배선층을 보호하고자, 칩의 상면 및 몰딩 컴파운드 수지의 상면에 걸쳐 부착되는 패턴보호용 필름과; 상기 재배선층의 볼랜드용 전도성패턴이 노출되도록 패턴보호용 필름에 관통 형성되는 볼랜드용 비아와; 상기 몰딩 컴파운드 수지의 배면에서 상기 재배선층의 볼랜드용 전도성패턴까지 관통 형성되어 전도성 충진재가 충진된 몰딩수지 관통 비아; 를 포함하여 구성된 것을 특징으로 하는 칩 스케일 반도체 패키지을 제공한다.
본 발명의 일 구현예에 따른 칩 스케일 반도체 패키지의 제조 방법은 캐리어 프레임상에 백마스크 테이프를 부착시킨 후, 백마스크 테이프상에 다수의 칩을 등간격으로 부착시키되, 칩의 본딩패드가 백마스크 테이프의 표면쪽으로 향하도록 부착시키는 단계와; 상기 칩이 내재되도록 백마스크 테이프의 상면에 걸쳐 몰딩 컴파운드 수지를 오버몰딩하거나, 칩의 저면이 노출되게 몰딩하는 단계와; 몰딩 컴파운드 수지가 경화된 후, 백마스크 테이프를 떼어내는 단계와; 상기 칩의 상면 및 이와 인접한 몰딩 컴파운드 수지의 표면에 재배선층을 형성하되, 몰딩 컴파운드 수지의 표면상에 형성는 다수의 볼랜드용 전도성패턴과, 이 볼랜드용 전도성패턴과 칩의 본딩패드간에 연결되는 전도성라인으로 구성되는 재배선층의 형성 단계와; 재배선층이 형성된 칩과 몰딩 컴파운드 수지의 전체 상면에 걸쳐 패턴보호용 필름을 부착하는 단계와; 상기 패턴보호용 필름에 볼랜드용 비아를 관통 형성하되, 재배선층의 볼랜드용 전도성패턴이 외부로 노출되는 깊이로 형성하는 단계와; 상기 몰딩 컴파운드 수지의 저면으로부터 상기 재배선층의 볼랜드용 전도성패턴까지 전도성 충진재가 충진되는 몰딩수지 관통 비아를 형성하는 단계와; 다수의 칩이 가로 및 세로 방향을 따라 배열되어 스트립 단위로 제조된 패키지를 개개의 패키지 단위로 소잉하는 단계; 로 이루어지는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 칩과; 칩을 몰딩하되, 본딩패드가 형성된 상면을 제외하고 몰딩된 몰딩 컴파운드 수지와; 상기 칩의 본딩패드와 몰딩 컴파운드 수지의 상면간에 통전 가능하게 형성되되, 몰딩 컴파운드 수지에 형성되는 제1볼랜드용 전도성패턴과, 칩에 형성되는 제2볼랜드용 전도성패턴과, 이들을 연결하는 제1 및 제2전도성라인으로 이루어진 재배선층과; 상기 재 배선층을 보호하고자, 칩의 상면 및 몰딩 컴파운드 수지의 상면에 걸쳐 부착되는 패턴보호용 필름과; 상기 재배선층의 제1 및 제2볼랜드용 전도성패턴이 노출되도록 패턴보호용 필름에 관통 형성되는 볼랜드용 비아와; 상기 몰딩 컴파운드 수지의 배면에서 상기 재배선층의 제1볼랜드용 전도성패턴까지 관통 형성되어 전도성 충진재가 충진된 몰딩수지 관통 비아; 를 포함하여 구성된 것을 특징으로 하는 칩 스케일 반도체 패키지를 제공한다.
본 발명의 다른 구현예에 따른 칩 스케일 반도체 패키지의 제조 방법은 캐리어 프레임상에 백마스크 테이프를 부착시킨 후, 백마스크 테이프상에 다수의 칩을 등간격으로 부착시키되, 칩의 본딩패드가 백마스크 테이프의 표면쪽으로 향하도록 부착시키는 단계와; 상기 칩이 내재되도록 백마스크 테이프의 상면에 걸쳐 몰딩 컴파운드 수지를 오버몰딩하거나, 칩의 저면에 노출되게 몰딩하는 단계와; 몰딩 컴파운드 수지가 경화된 후, 백마스크 테이프를 떼어내는 단계와; 상기 칩의 상면 및 이와 인접한 몰딩 컴파운드 수지의 표면에 재배선층을 형성하되, 몰딩 컴파운드 수지의 표면상에 형성되는 다수의 제1볼랜드용 전도성패턴과, 이 제1볼랜드용 전도성패턴과 칩의 본딩패드간에 연결되는 제1전도성라인과, 상기 칩의 상면에서 그 중앙영역에 형성되는 다수의 제2볼랜드용 전도성패턴과, 이 제2볼랜드용 전도성패턴과 칩의 본딩패드간을 연결하는 제2전도성라인으로 구성되는 재배선층의 형성 단계와; 재배선층이 형성된 칩과 몰딩 컴파운드 수지의 전체 상면에 걸쳐 패턴보호용 필름을 부착하는 단계와; 상기 패턴보호용 필름에 볼랜드용 비아를 관통 형성하되, 재배선층의 제1 및 제2볼랜드용 전도성패턴이 외부로 노출되는 깊이로 형성하는 단계와; 상기 몰딩 컴파운드 수지의 저면으로부터 상기 재배선층의 제1볼랜드용 전도성패턴까지 전도성 충진재가 충진되는 몰딩수지 관통 비아를 형성하는 단계와; 다수의 칩이 가로 및 세로 방향을 따라 배열되어 스트립 단위로 제조된 패키지를 개개의 패키지 단위로 소잉하는 단계; 로 이루어지는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
1) 본 발명에 따르면, 별도의 기판을 사용하지 않고 칩의 크기 및 두께에 가까운 패키지를 제조함에 따라, 기존의 웨이퍼 레벨의 칩 스케일 패키지에 비하여 워피지 현상을 획기적으로 줄일 수 있다.
즉, 백마스크 필름 및 패턴보호용 필름 등과 같이 스트립 부재(Strip base)를 핸들링(handling)하여 칩 스케일의 패키지를 제조함에 따라, 기존에 기판을 이용하는 칩 스케일 패키지에 비하여 워피지 현상을 크게 줄일 수 있다.
2) 또한, 칩의 두께가 거의 동등한 수준으로 패키지를 제조함에 따라, 패키지 높이를 20um~100um 범위까지 크게 줄여서 극소형 전자기기에 집적도를 높이면서 용이하게 탑재시킬 수 있다.
3) 또한, 별도의 기판이 필요없고, 와이어 부착 공정, 칩 부착을 위한 접착재료 등이 필요없어, 제조 비용을 크게 절감할 수 있다.
4) 또한, 본 발명의 패키지는 칩의 일면이 노출되며 제조되어, 칩에서 발생되는 열을 외부로 신속하게 방출시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
우선, 본 발명의 제1실시예에 따른 칩 스케일 반도체 패키지에 대한 구조 및 그 제조 방법을 설명하면 다음과 같다.
첨부한 도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 방법을 순서대로 설명하는 도면이다.
먼저, 소정 면적의 캐리어 프레임(102)상에 백마스크 테이프(104, 예를 들어, 고분자 합성수지로 된 절연재질의 테이프)를 부착시킨 후, 백마스크 테이프(104)상에 다수의 칩(106)을 가로 및 세로 방향을 따라 등간격을 이루도록 부착시키되, 칩(106)의 본딩패드(칩내에 집적된 회로의 전기적 신호 입출력 단자)가 백마스크 테이프(104)의 표면쪽으로 향하도록 부착시킨다.
이어서, 상기 칩(106)이 내재되도록 백마스크 테이프(104)의 상면에 걸쳐 몰딩 컴파운드 수지(108, 예를 들어 통상의 열경화성 수지로 된 몰딩용 수지)를 오버몰딩한다.
다음으로, 몰딩 컴파운드 수지(108)가 경화된 후, 백마스크 테이프(104)를 떼어냄으로써, 백마스크 테이프(104)와 접촉하고 있던 칩(106)의 상면 즉, 본딩패드가 있는 면이 노출되는 상태가 된다.
이어서, 상기 칩(106)의 상면 및 이와 인접한 몰딩 컴파운드 수지(108)의 표면에 재배선층(110)을 형성하게 되는데, 잉크젯 프린팅, 스텐실을 이용한 스크린 프린팅, 도금 등의 패터닝(patterning) 방법을 이용하여, 상기 칩(106)의 상면과 그 인접한 몰딩 컴파운드 수지(108)의 표면에 소정의 배열을 이루는 재배선층(RDL: Redistribution layer)을 형성하게 된다.
보다 상세하게는, 본 발명의 제1실시예에 따른 재배선층(110)은 상기 칩(106)의 사방 둘레와 인접한 몰딩 컴파운드 수지(108)의 표면상에 형성되되 칩(106)의 사방 둘레를 따라 일정한 간격으로 배열되며 형성되는 다수의 볼랜드용 전도성패턴(112, 예를들어, 구리재질로 된 동박)과, 이 볼랜드용 전도성패턴(112)과 칩(106)의 본딩패드(107)간에 연결되는 전도성라인(114, 예를들어 도금공정에 의하여 라인 형태로 형성되는 동박)으로 구성된다.
다음으로, 상기 재배선층(110)을 형성한 후, 칩(106)의 상면을 포함한 몰딩 컴파운드 수지(108)의 전체 상면에 걸쳐 패턴보호용 필름(116, 예를들어, 통상의 고분자 합성수지로 된 절연 재질의 필름)이 부착된다.
즉, 필름 라미네이션(film lamination), 스핀 코팅(spin coating), 스크린 프린팅(screen printing) 등의 방법을 이용하여 절연성을 갖는 고분자 재질의 패턴보호용 필름(116)을 칩(106)의 상면을 포함한 몰딩 컴파운드 수지(108)의 전체 상면에 걸쳐 부착하여, 재배선층(110)이 보호되는 상태가 되도록 한다.
이어서, 상기 패턴보호용 필름(116)에 볼랜드용 비아(118)를 레이저 드릴링, 화학적 또는 플라즈마 에칭 등의 방법을 이용하여 관통된 홀 구조로 형성하게 되는데, 패턴보호용 필름(116)상의 볼랜드용 비아(118)의 형성 위치는 상기 재배선층(110)의 볼랜드용 전도성패턴(112)과 수직방향으로 일치되는 위치가 되도록 한다.
따라서, 상기 패턴보호용 필름(116)의 볼랜드용 비아(118)를 통하여 상기 재배선층(110)의 볼랜드용 전도성패턴(112)이 외부로 노출되는 상태가 된다.
다음으로, 상기 칩(106)의 저면을 몰딩하고 있는 몰딩 컴파운드 수지(108)의 저면으로부터 상기 재배선층(110)의 볼랜드용 전도성패턴(112)까지 몰딩수지 관통 비아(120, TMV: Through Mold Via)를 관통 형성하되, 레이저 드릴링, 화학적 또는 플라즈마 에칭 등의 방법을 이용하여 관통 형성하게 된다.
이때, 상기 몰딩수지 관통 비아(120)내에는 볼랜드용 전도성패턴(112)과의 전기적 통전을 위하여 전도성 충진재(122)가 충진되는 바, 이 전도성 충진재는 전도성의 금속분말(예를 들어, 미세 구리분말)을 충진하여 응고시킨 것이다.
이어서, 다수의 칩(106)이 가로 및 세로 방향을 따라 배열되어 스트립 단위로 제조된 패키지를 소정의 소잉수단을 이용하여 소잉(sawing)하여 개개의 칩 단위로 분리시킴으로써, 도 1c에 도시된 바와 같이 개개의 칩 스케일 패키지로 일단 완성된다.
최종적으로, 상기 패키지(100)의 상면에서 패턴보호용 필름(116)의 볼랜드용 비아(118)내에 솔더볼(124)을 안착시키는 동시에 솔더링(soldering)를 통하여 볼랜드용 전도성패턴(112)과 통전 가능하게 연결시키고, 선택적으로 상기 패키지(100)의 저면에서 전도성 충진재(122)가 충진된 몰딩수지 관통 비아(120)내에 솔더볼(124)을 융착시킴으로써, 도 1c의 마지막 순서 도면에 도시된 바와 같이 본 발명의 제1실시예에 따른 반도체 패키지(100)가 완성된다.
한편, 상기와 같이 제조된 본 발명의 제1실시예에 따른 패키지(100)에 동일한 구조의 패키지를 적층하되, 첨부한 도 5a에 도시된 바와 같이 하부패키지(100a)의 재배선층(110)의 볼랜드용 전도성패턴(112)에 융착된 솔더볼(124)을 상부패키지(100b)의 몰딩수지 관통 비아(120)내에 융착시킴으로써, 제1실시예에 따른 패키 지(100a,100b)간의 적층이 용이하게 이루어질 수 있다.
또한, 본 발명의 제1실시예에 따른 패키지(100)를 하부 패키지(100a)로 하고, 그 위에 다른 구조를 갖는 상부 패키지(100c)를 적층할 수 있는 바, 그 일례로서 첨부한 도 5b에 도시된 바와 같이 하부패키지(100a)의 패턴보호용 필름(116)상에 상부 패키지(100c)용 칩(130)을 부착하고, 이 칩(130)의 본딩패드와 하부패키지(100a)의 재배선층(110)의 볼랜드용 전도성패턴(112)간을 와이어(132)로 연결한 후, 칩(130)과 와이어(132)를 포함하는 패턴보호용 필름(116)상에 걸쳐 몰딩 컴파운드 수지(134)를 몰딩함으로써, 제1실시예에 따른 하부 패키지(100a)와 다른 구조를 갖는 상부 패키지(100c)간의 적층도 용이하게 구성할 수 있다.
여기서, 본 발명의 제2실시예에 따른 칩 스케일 반도체 패키지에 대한 구조 및 그 제조 방법을 설명하면 다음과 같다.
첨부한 도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면이다.
본 발명의 제2실시예에 따른 반도체 패키지(200)는 제1실시예와 동일한 구조로 제조되며, 단지 상기 백마스크 테이프(104)의 상면에 걸쳐 몰딩 컴파운드 수지(108)를 오버몰딩하지 않고, 칩(106)의 백(back)면이 외부로 노출되도록 몰딩한 후, 제1실시예와 같이 재배선층(110)을 형성하고, 패턴보호용 필름(116)을 부착시킴으로써, 도 2c에 도시된 바와 같이 칩(106)의 저면이 노출된 형태인 반도체 패키지(200)로 완성된다.
이에, 칩(106)의 저면이 외부로 노출됨에 따라, 칩에서 발생되는 열을 신속하게 외부로 방출시킬 수 있는 열방출 효과를 극대화시킬 수 있다.
여기서, 본 발명의 제3실시예에 따른 칩 스케일 반도체 패키지에 대한 구조 및 그 제조 방법을 설명하면 다음과 같다.
첨부한 도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면이다.
먼저, 소정 면적의 캐리어 프레임(300)상에 백마스크 테이프(304)를 부착시킨 후, 백마스크 테이프(304)상에 다수의 칩(306)을 가로 및 세로 방향을 따라 등간격을 이루도록 부착시키되, 칩(306)의 본딩패드가 백마스크 테이프(304)의 표면쪽으로 향하도록 부착시킨다.
이어서, 상기 칩(306)이 내재되도록 백마스크 테이프(304)의 상면에 걸쳐 몰딩 컴파운드 수지(308)를 오버몰딩한다.
다음으로, 몰딩 컴파운드 수지(308)가 경화된 후, 백마스크 테이프(304)를 떼어냄으로써, 백마스크 테이프(304)와 접촉하고 있던 칩(306)의 상면(본딩패드가 있는 면)이 노출되는 상태가 된다.
이어서, 제1실시예와 같이 상기 칩(306)의 상면 및 이와 인접한 몰딩 컴파운드 수지(308)의 표면에 재배선층(310)을 형성하게 되는데, 잉크젯 프린팅, 스텐실을 이용한 스크린 프린팅, 도금 등의 패터닝(patterning) 방법을 이용하여, 상기 칩(306)의 상면과 그 인접한 몰딩 컴파운드 수지(308)의 표면에 소정의 배열을 이루는 재배선층(310, RDL: Redistribution layer)을 형성하게 된다.
보다 상세하게는, 본 발명의 제3실시예에 따른 재배선층(310)은 상기 칩(306)의 사방 둘레와 인접한 몰딩 컴파운드 수지(308)의 표면상에 형성되되 칩(306)의 사방 둘레를 따라 일정한 간격으로 배열되며 형성되는 다수의 제1볼랜드용 전도성패턴(311)과, 이 제1볼랜드용 전도성패턴(311)과 칩(306)의 본딩패드(307)간에 연결되는 제1전도성라인(313)과, 상기 칩(306)의 상면에서 그 중앙영역에 일정한 배열을 이루며 형성되는 다수의 제2볼랜드용 전도성패턴(312)과, 이 제2볼랜드용 전도성패턴(312)과 칩(306)의 본딩패드(307)간을 연결하는 제2전도성라인(314)으로 구성된다.
다음으로, 상기와 같이 재배선층(310)을 형성한 후, 칩(306)의 상면을 포함한 몰딩 컴파운드 수지(308)의 전체 상면에 걸쳐 패턴보호용 필름(316)이 부착된다.
즉, 제1실시예와 같이 필름 라미네이션(film lamination), 스핀 코팅(spin coating), 스크린 프린팅(screen printing) 등의 방법을 이용하여 절연성을 갖는 고분자 재질의 패턴보호용 필름(316)을 칩(306)의 상면을 포함한 몰딩 컴파운드 수지(308)의 전체 상면에 걸쳐 부착하여, 재배선층(310)이 보호되는 상태가 되도록 한다.
이어서, 상기 패턴보호용 필름(316)에 볼랜드용 비아(318)를 레이저 드릴링, 화학적 또는 플라즈마 에칭 등의 방법을 이용하여 관통 형성하게 되는데, 패턴보호용 필름(316)상의 볼랜드용 비아(318)의 형성 위치는 상기 재배선층(310)의 제1볼랜드용 전도성패턴(311) 및 제2볼랜드용 전도성패턴(312)과 수직방향으로 일치되는 위치가 되도록 한다.
따라서, 상기 패턴보호용 필름(316)의 볼랜드용 비아(318)를 통하여 상기 재배선층(310)의 제1볼랜드용 전도성패턴(311)과 제2볼랜드용 전도성패턴(312)은 외부로 노출되는 상태가 된다.
다음으로, 상기 몰딩 컴파운드 수지(308)의 저면으로부터 상기 재배선층(310)의 제1볼랜드용 전도성패턴(311)까지 몰딩수지 관통 비아(320, TMV: Through Mold Via)를 관통 형성하되, 레이저 레이저 드릴링, 화학적 또는 플라즈마 에칭 등의 방법을 이용하여 관통 형성하게 된다.
이때, 상기 몰딩수지 관통 비아(320)내에는 제1볼랜드용 전도성패턴(311)과의 전기적 통전을 위하여 전도성 충진재(322)가 충진되는 바, 이 전도성 충진재(322)는 전도성의 금속분말을 충진하여 응고시킨 것이다.
이어서, 다수의 칩(330)이 가로 및 세로 방향을 따라 배열되어 스트립 단위로 제조된 패키지를 소정의 소잉수단을 이용하여 소잉(sawing)하여 개개의 칩 단위로 분리시킴으로써, 도 3c에 도시된 바와 같이 개개의 칩 스케일 패키지로 일단 완성된다.
최종적으로, 상기 패키지(300)의 상면에서 패턴보호용 필름(316)의 볼랜드용 비아(318)내에 솔더볼(324)을 안착시키는 동시에 솔더링(soldering)를 통하여 제1 및 제2볼랜드용 전도성패턴(311,312)과 통전 가능하게 연결시키고, 선택적으로 상기 패키지(300)의 저면에서 전도성 충진재(322)가 충진된 몰딩수지 관통 비아(320)내에 솔더볼(324)을 융착시킴으로써, 도 3c에 도시된 바와 같이 본 발명의 제3실시예에 따른 반도체 패키지(300)가 완성된다.
한편, 상기와 같이 제조된 본 발명의 제3실시예에 따른 패키지(300)에 동일한 구조의 패키지를 적층하되, 도 6a에 도시된 바와 같이 하부패키지(300a)의 재배선층(310)의 제1 및 제2볼랜드용 전도성패턴(311,312)에 융착된 솔더볼(324)을 상부패키지(300b)의 몰딩수지 관통 비아(320)내에 융착시킴으로써, 제3실시예에 따른 상부 패키지(300a) 및 하부 패키지(300b)간의 적층이 용이하게 이루어질 수 있다.
또한, 본 발명의 제3실시예에 따른 패키지(300)를 하부 패키지(300a)로 하고, 그 위에 다른 구조를 갖는 상부 패키지(300c)를 적층할 수 있는 바, 그 일례로서 도 6b에 도시된 바와 같이 하부패키지(300a)의 패턴보호용 필름(316)을 통해 노출된 제2볼랜드용 전도성패턴(312)에 솔더볼(324)을 이용하여 칩(330)이 탑재된 기판(336, 리드프레임 또는 인쇄회로기판)을 통전 가능하게 적층한 후, 이 칩(330)의 본딩패드와 제1볼랜드용 전도성패턴(311)간을 와이어(332)로 연결한 후, 기판(326) 및 칩(330), 그리고 와이어(332)를 포함하는 패턴보호용 필름(316)상에 걸쳐 몰딩 컴파운드 수지(334)를 몰딩함으로써, 제3실시예에 따른 패키지(300a)와 다른 구조를 갖는 패키지(300c)간의 적층도 용이하게 구성할 수 있다.
여기서, 본 발명의 제4실시예에 따른 칩 스케일 반도체 패키지에 대한 구조 및 그 제조 방법을 설명하면 다음과 같다.
첨부한 도 4a 내지 도 4c는 본 발명의 제4실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면이다.
본 발명의 제4실시예에 따른 반도체 패키지(400)는 제3실시예와 동일한 구조로 제조되며, 단지 상기 백마스크 테이프(304)의 상면에 걸쳐 몰딩 컴파운드 수지(308)를 오버몰딩하지 않고, 제3실시예와 같이 재배선층(310)을 형성하고, 패턴보호용 필름(316)을 부착시킴으로써, 칩(306)의 백(back)면이 외부로 노출되도록 몰딩함으로써, 도 4c에 도시된 바와 같이 칩(306)의 저면이 노출된 형태인 반도체 패키지(400)로 완성된다.
이에, 칩(306)의 저면이 외부로 노출됨에 따라, 칩(306)에서 발생되는 열을 신속하게 외부로 방출시킬 수 있는 열방출 효과를 극대화시킬 수 있다.
이상과 같이, 본 발명에 따른 칩 스케일 패키지는 별도의 기판을 사용하지 않고 칩의 크기 및 두께에 가까운 패키지를 제조함에 따라, 기존의 웨이퍼 레벨의 칩 스케일 패키지에 비하여 워피지 현상을 획기적으로 줄일 수 있고, 제조 비용을 크게 절감할 수 있으며, 칩에서 발생되는 열의 방출효과를 극대화시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면,
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면,
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면,
도 4a 내지 도 4c는 본 발명의 제4실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하는 도면,
도 5a 및 도 5b는 본 발명의 제1실시예에 따른 반도체 패키지의 적층 구성예를 보여주는 단면도,
도 6a 및 도 6b는 본 발명의 제3실시예에 따른 반도체 패키지의 적층 구성예를 보여주는 단면도,
도 7은 종래의 반도체 패키지를 설명하는 단면도,
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 패키지 102 : 캐리어 프레임
104 : 백마스크 테이프 106 : 칩
107 : 본딩패드 108 : 몰딩 컴파운드 수지
110 : 재배선층 112 : 볼랜드용 전도성패턴
114 : 전도성라인 116 : 패턴보호용 필름
118 : 볼랜드용 비아 120 : 몰딩수지 관통 비아
122 : 전도성 충진재 124 : 솔더볼
100a : 하부패키지 100b, 100c : 상부패키지
130 : 칩 132 : 와이어
134 : 몰딩 컴파운드 수지 200 : 반도체 패키지
300 : 반도체 패키지 302 : 캐리어 프레임
304 : 백마스크 테이프 306 : 칩
307 : 본딩패드 308 : 몰딩 컴파운드 수지
310 : 재배선층 311 : 제1볼랜드용 전도성패턴
312 : 제2볼랜드용 전도성패턴 313 : 제1전도성라인
314 : 제2전도성라인 316 : 패턴보호용 필름
318 : 볼랜드용 비아 320 : 몰딩수지 관통 비아
322 : 전도성 충진재 324 : 솔더볼
300a : 하부패키지 300b, 300c : 상부패키지
330 : 칩 332 : 와이어
334 : 몰딩 컴파운드 수지 336 : 기판
400 : 반도체 패키지

Claims (15)

  1. 칩(106)과;
    칩(106)을 몰딩하되, 본딩패드가 형성된 상면을 제외하고 몰딩된 몰딩 컴파운드 수지(108)와;
    상기 칩(106)의 본딩패드와 몰딩 컴파운드 수지(108)의 상면간에 통전 가능하게 형성되되, 다수의 볼랜드용 전도성패턴(112)과 전도성라인(114)으로 이루어진 재배선층(110)과;
    상기 재배선층(110)을 보호하고자, 칩(106)의 상면 및 몰딩 컴파운드 수지(108)의 상면에 걸쳐 부착되는 패턴보호용 필름(116)과;
    상기 재배선층(110)의 볼랜드용 전도성패턴(112)이 노출되도록 패턴보호용 필름(116)에 관통 형성되는 볼랜드용 비아(118)와;
    상기 몰딩 컴파운드 수지(108)의 배면에서 상기 재배선층(110)의 볼랜드용 전도성패턴(112)까지 관통 형성되어 전도성 충진재(122)가 충진된 몰딩수지 관통 비아(120);
    를 포함하여 구성된 것을 특징으로 하는 칩 스케일 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 재배선층(110)의 볼랜드용 전도성패턴(112)은 상기 칩(106)의 상면 둘 레와 인접한 몰딩 컴파운드 수지(108)의 표면상에 형성되어, 상기 볼랜드용 비아(118)를 통해 노출되는 동시에 몰딩수지 관통 비아(120)와 통전 가능하게 연결되고, 상기 전도성라인(114)은 칩(106)의 본딩패드(107)와 볼랜드용 전도성패턴(112)간에 소정의 배열로 통전 가능하게 연결된 것임을 특징으로 하는 칩 스케일 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 칩(106)의 저면이 몰딩 컴파운드 수지(108)의 저면과 동일 평면을 이루며 외부로 노출된 것을 특징으로 하는 칩 스케일 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 패턴보호용 필름(116)의 볼랜드용 비아(118)내에 안착되어 솔더링를 통해 볼랜드용 전도성패턴(112)에 솔더볼(124)이 융착되고, 몰딩 컴파운드 수지(108)의 저면에서 몰딩수지 관통 비아(120)내에 솔더볼(124)이 융착된 것을 특징으로 하는 칩 스케일 반도체 패키지.
  5. 칩(306)과;
    칩(306)을 몰딩하되, 본딩패드가 형성된 상면을 제외하고 몰딩된 몰딩 컴파운드 수지(308)와;
    상기 칩(306)의 본딩패드(307)와 몰딩 컴파운드 수지(308)의 상면간에 통전 가능하게 형성되되, 몰딩 컴파운드 수지(308)에 형성되는 제1볼랜드용 전도성패턴(311)과, 칩(306)에 형성되는 제2볼랜드용 전도성패턴(312)과, 이들을 연결하는 제1 및 제2전도성라인(313,314)으로 이루어진 재배선층(310)과;
    상기 재배선층(310)을 보호하고자, 칩(306)의 상면 및 몰딩 컴파운드 수지(308)의 상면에 걸쳐 부착되는 패턴보호용 필름(316)과;
    상기 재배선층(310)의 제1 및 제2볼랜드용 전도성패턴(311,312)이 노출되도록 패턴보호용 필름(316)에 관통 형성되는 볼랜드용 비아(318)와;
    상기 몰딩 컴파운드 수지(308)의 배면에서 상기 재배선층(310)의 제1볼랜드용 전도성패턴(311)까지 관통 형성되어 전도성 충진재(322)가 충진된 몰딩수지 관통 비아(320);
    를 포함하여 구성된 것을 특징으로 하는 칩 스케일 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 재배선층(310)의 제1볼랜드용 전도성패턴(311)은 상기 칩(306)의 상면 둘레와 인접한 몰딩 컴파운드 수지(308)의 표면상에 형성되어, 상기 볼랜드용 비아(318)를 통해 노출되는 동시에 몰딩수지 관통 비아(320)와 통전 가능하게 연결되 고, 상기 제2볼랜드용 전도성패턴(312)은 상기 칩(306)의 중앙 영역에 형성되어, 상기 볼랜드용 비아(318)를 통해 노출되며, 상기 제1전도성라인(313)은 칩(306)의 본딩패드(307)와 제1볼랜드용 전도성패턴(311)간에 소정의 배열로 통전 가능하게 연결된 것이고, 상기 제2전도성라인(314)은 칩(306)의 본딩패드(307)와 제2볼랜드용 전도성패턴(312)간에 소정의 배열로 통전 가능하게 연결된 것임을 특징으로 하는 칩 스케일 반도체 패키지.
  7. 청구항 5에 있어서,
    상기 칩(306)의 저면이 몰딩 컴파운드 수지(308)의 저면과 동일 평면을 이루며 외부로 노출된 것을 특징으로 하는 칩 스케일 반도체 패키지.
  8. 청구항 5에 있어서,
    상기 패턴보호용 필름(316)의 볼랜드용 비아(318)내에 안착되어 솔더링를 통해 제1 및 제2볼랜드용 전도성패턴(311,312)에 솔더볼(324)이 융착되고, 몰딩 컴파운드 수지(308)의 저면에서 몰딩수지 관통 비아(320)내에 솔더볼(324)이 융착된 것을 특징으로 하는 칩 스케일 반도체 패키지.
  9. 캐리어 프레임(102)상에 백마스크 테이프(104)를 부착시킨 후, 백마스크 테이프(104)상에 다수의 칩(106)을 등간격으로 부착시키되, 칩(106)의 본딩패드가 백마스크 테이프(104)의 표면쪽으로 향하도록 부착시키는 단계와;
    상기 칩(106)이 내재되도록 백마스크 테이프(104)의 상면에 걸쳐 몰딩 컴파운드 수지(108)를 오버몰딩하거나, 칩(106)의 저면이 노출되게 몰딩하는 단계와;
    몰딩 컴파운드 수지(108)가 경화된 후, 백마스크 테이프(104)를 떼어내는 단계와;
    상기 칩(106)의 상면 및 이와 인접한 몰딩 컴파운드 수지(108)의 표면에 재배선층(110)을 형성하되, 몰딩 컴파운드 수지(108)의 표면상에 형성는 다수의 볼랜드용 전도성패턴(112)과, 이 볼랜드용 전도성패턴(112)과 칩(106)의 본딩패드(107)간에 연결되는 전도성라인(114)으로 구성되는 재배선층(110)의 형성 단계와;
    재배선층(110)이 형성된 칩(106)과 몰딩 컴파운드 수지(108)의 전체 상면에 걸쳐 패턴보호용 필름(116)을 부착하는 단계와;
    상기 패턴보호용 필름(116)에 볼랜드용 비아(118)를 관통 형성하되, 재배선층(110)의 볼랜드용 전도성패턴(112)이 외부로 노출되는 깊이로 형성하는 단계와;
    상기 몰딩 컴파운드 수지(108)의 저면으로부터 상기 재배선층(110)의 볼랜드용 전도성패턴(112)까지 전도성 충진재(122)가 충진되는 몰딩수지 관통 비아(120)를 형성하는 단계와;
    다수의 칩(106)이 가로 및 세로 방향을 따라 배열되어 스트립 단위로 제조된 패키지를 개개의 패키지(100) 단위로 소잉하는 단계;
    로 이루어지는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
  10. 청구항 9에 있어서,
    상기 패턴보호용 필름(116)의 볼랜드용 비아(118)내에 솔더볼(124)을 안착시키는 동시에 볼랜드용 전도성패턴(112)과 통전 가능하게 연결시키는 단계와,
    상기 패키지(100)의 저면에서 전도성 충진재(122)가 충진된 몰딩수지 관통 비아(120)내에 솔더볼(124)을 융착시키는 단계를 더 포함하는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
  11. 캐리어 프레임(300)상에 백마스크 테이프(304)를 부착시킨 후, 백마스크 테이프(304)상에 다수의 칩(306)을 등간격으로 부착시키되, 칩(306)의 본딩패드가 백마스크 테이프(304)의 표면쪽으로 향하도록 부착시키는 단계와;
    상기 칩(306)이 내재되도록 백마스크 테이프(304)의 상면에 걸쳐 몰딩 컴파운드 수지(308)를 오버몰딩하거나, 칩(306)의 저면에 노출되게 몰딩하는 단계와;
    몰딩 컴파운드 수지(308)가 경화된 후, 백마스크 테이프(304)를 떼어내는 단계와;
    상기 칩(306)의 상면 및 이와 인접한 몰딩 컴파운드 수지(308)의 표면에 재배선층(310)을 형성하되, 몰딩 컴파운드 수지(308)의 표면상에 형성되는 다수의 제1볼랜드용 전도성패턴(311)과, 이 제1볼랜드용 전도성패턴(311)과 칩(306)의 본딩패드(307)간에 연결되는 제1전도성라인(313)과, 상기 칩(306)의 상면에서 그 중앙영역에 형성되는 다수의 제2볼랜드용 전도성패턴(312)과, 이 제2볼랜드용 전도성패턴(312)과 칩(306)의 본딩패드(307)간을 연결하는 제2전도성라인(314)으로 구성되는 재배선층(310)의 형성 단계와;
    재배선층(310)이 형성된 칩(306)과 몰딩 컴파운드 수지(308)의 전체 상면에 걸쳐 패턴보호용 필름(316)을 부착하는 단계와;
    상기 패턴보호용 필름(316)에 볼랜드용 비아(318)를 관통 형성하되, 재배선층(310)의 제1 및 제2볼랜드용 전도성패턴(311,312)이 외부로 노출되는 깊이로 형성하는 단계와;
    상기 몰딩 컴파운드 수지(308)의 저면으로부터 상기 재배선층(310)의 제1볼랜드용 전도성패턴(311)까지 전도성 충진재(322)가 충진되는 몰딩수지 관통 비아(320)를 형성하는 단계와;
    다수의 칩(306)이 가로 및 세로 방향을 따라 배열되어 스트립 단위로 제조된 패키지를 개개의 패키지(300) 단위로 소잉하는 단계;
    로 이루어지는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
  12. 청구항 11에 있어서,
    상기 패턴보호용 필름(316)의 볼랜드용 비아(318)내에 솔더볼(324)을 안착시키는 동시에 제1 및 제2볼랜드용 전도성패턴(311,312)과 통전 가능하게 연결시키는 단계와,
    상기 패키지(300)의 저면에서 전도성 충진재(322)가 충진된 몰딩수지 관통 비아(320)내에 솔더볼(324)을 융착시키는 단계를 더 포함하는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
  13. 청구항 9 또는 청구항 11에 있어서,
    상기 재배선층(110, 310)은 잉크젯 프린팅, 스텐실을 이용한 스크린 프린팅, 도금법 중 선택된 어느 하나의 방법을 형성되는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
  14. 청구항 9 또는 청구항 11에 있어서,
    상기 패턴보호용 필름(116, 316)은 필름 라미네이션, 스핀 코팅, 스크린 프린팅 방법중 선택된 어느 하나의 방법으로 부착되는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
  15. 청구항 9 또는 청구항 11에 있어서,
    상기 패턴보호용 필름(116,316)의 볼랜드용 비아(118,318) 및 몰딩수지 관통 비아(120,320)는 레이저 드릴링, 화학적 또는 플라즈마 에칭 방법중 선택된 어느 하나의 방법으로 형성되는 것을 특징으로 하는 칩 스케일 반도체 패키지 제조 방법.
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