KR20200026344A - 반도체 패키지 - Google Patents

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KR20200026344A
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KR
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substrate
package
encapsulant
interposer
semiconductor
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KR1020180101803A
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김지황
심종보
이원일
이장우
지영근
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삼성전자주식회사
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

제 1 기판, 상기 제 1 기판에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되고, 인터포저 기판 및 상기 인터포저 기판 상에 배치되는 제 2 반도체 칩을 포함하는 칩 패키지, 및 상기 제 1 반도체 칩 및 상기 칩 패키지를 매립하는 제 1 봉지재를 포함하는 반도체 패키지를 제공하되, 상기 인터포저 기판은 실리콘으로 구성되는 베이스층, 상기 베이스층 상면 상에 배치되는 도전 패턴, 및 상기 베이스층을 관통하여 상기 도전 패턴과 연결되는 관통 전극을 포함할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 패키지-인-패키지(package-in-package) 타입의 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다. 일 예로, 칩들을 스택하는 칩 스택 구조와 패키지들을 스택하는 패키지 스택 구조를 혼합한 구조의 패키지 인 패키지(PIP)가 있다.
복수의 반도체 패키지를 하나의 최종 패키지로 형성하는 경우, 반도체 패키지들 사이에 이들의 전기적 연결을 위한 인터포저가 제공될 수 있다. 인터포저는 반도체 패키지들 간의 연결을 용이하게 하고, 반도체 패키지들의 배선 자유도를 향상시킬 수 있다.
본 발명이 해결하고자 하는 과제는 방열 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 소형화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 제조 공정 시 발생하는 불량을 최소화할 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판에 실장되는 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되는 인터포저 기판 및 칩 패키지, 상기 칩 패키지는 상기 인터포저 기판 상에 배치되는 제 2 반도체 칩을 포함하고, 및 상기 제 1 반도체 칩 및 상기 칩 패키지를 매립하는 제 1 봉지재를 포함할 수 있다. 상기 인터포저 기판은, 실리콘으로 구성되는 베이스층, 상기 베이스층 상면에 배치되는 도전 패턴, 및 상기 베이스층을 관통하여 상기 도전 패턴과 연결되는 관통 전극을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 반도체 칩, 및 상기 제 1 기판 상에서 상기 제 1 반도체 칩을 덮는 제 1 봉지재를 포함하는 제 1 패키지, 제 2 기판, 상기 제 2 기판 상에 실장되는 제 2 반도체 칩, 및 상기 제 2 기판 상에서 상기 제 2 반도체 칩을 덮는 제 2 봉지재를 포함하는 제 2 패키지, 및 상기 제 1 패키지와 상기 제 2 패키지 사이에 배치되는 인터포저 기판을 포함할 수 있다. 상기 제 인터포저 기판은 실리콘 베이스층, 상기 실리콘 베이스층을 수직 관통하는 관통 비아, 및 상기 실리콘 베이스층의 하면 상에 제공되는 연결 부재를 포함할 수 있다. 상기 제 1 봉지재는 상기 인터포저 기판의 측면 상으로 연장되어, 상기 제 2 봉지재의 측면을 덮을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판 및 상기 제 1 기판 상에 실장되는 제 1 반도체 칩을 포함하는 제 1 패키지, 상기 제 1 기판 상에 배치되고, 인터포저 기판을 포함하는 제 2 패키지, 및 상기 제 1 기판 상에서 상기 제 1 패키지 및 상기 제 2 패키지를 매립하는 제 1 봉지재를 포함할 수 있다. 상기 인터포저 기판은 실리콘으로 구성되는 베이스층, 상기 베이스층을 수직 관통하는 관통 전극, 및 상기 베이스층의 하면 상에 배치되어 상기 제 1 기판에 접속되고, 상기 관통 전극과 접하는 연결 부재를 포함할 수 있다. 상기 인터포저 기판은 상기 제 1 기판 상에 실장될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 1 반도체 칩으로부터 발생되는 열이 인터포저 기판을 통해 방출되기 용이할 수 있으며, 열에 의한 휘어짐(warpage)이 적을 수 있다. 또한, 반도체 패키지는 제 1 봉지재가 측면으로부터 가해지는 충격에 대해 인터포저 기판 및 제 2 기판을 보호할 수 있으며, 제 1 반도체 칩과 인터포저 기판이 견고하게 접착되어, 반도체 패키지의 구조적 안정성이 향상될 수 있다.
더하여, 인터포저 기판은 베이스층의 두께가 얇을 수 있다. 즉, 반도체 패키지의 두께가 얇을 수 있으며, 소형화된 반도체 패키지를 제공할 수 있다.
본 발명에 따르면, 인터포저 기판은 쏘잉 공정 시 물리적 충격을 받지 않을 수 있으며, 반도체 패키지의 제조 공정 시 불량률이 낮을 수 있다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 19는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하여, 반도체 패키지(10a)는 패키지 인 패키지(package in package: PIP) 구조를 가질 수 있다. 일 예로, 반도체 패키지(10a)는 제 1 기판(110)에 실장된 제 1 반도체 칩(120), 제 1 반도체 칩(120) 상에 제공되는 칩 패키지(300), 및 제 1 기판(110) 상에서 제 1 반도체 칩(120)과 칩 패키지(300)를 덮는 제 1 봉지재(130)를 포함할 수 있다. 이하에서는 설명의 편의 상, 제 1 기판(110), 제 1 반도체 칩(120) 및 제 1 봉지재(130)를 제 1 패키지(100)로 정의하고, 칩 패키지(300)를 제 2 패키지(300)로 정의한다. 즉, 제 2 패키지(300)는 제 1 패키지(100)의 제 1 봉지재(130) 내에 제공될 수 있다.
제 1 기판(110)이 제공될 수 있다. 제 1 기판(110)은 인쇄회로기판(print circuit board: PCB)를 포함할 수 있다. 또는, 제 1 기판(110)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 제 1 기판(110)은 그의 상면 상에 배치되는 제 1 기판 패드들(114) 및 제 2 기판 패드들(116)을 가질 수 있다.
외부 단자들(112)은 제 1 기판(110)의 아래에 배치될 수 있다. 상세하게는, 외부 단자들(112)은 제 1 기판(110)의 하면 상에 배치되는 단자 패드들(미도시) 상에 배치될 수 있다. 외부 단자들(112)은 솔더 볼들 또는 솔더 범프를 포함할 수 있고, 외부 단자들(112)의 종류에 따라 반도체 패키지(10a)는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태를 포함할 수 있다.
제 1 반도체 칩(120)은 제 1 기판(110)의 상면 상에 실장될 수 있다. 예를 들어, 제 1 반도체 칩(120)은 플립 칩 본딩(flip chip bonding) 방식으로 제 1 기판(110)의 제 1 기판 패드들(114)에 실장될 수 있다. 즉, 제 1 반도체 칩(120)은 솔더 볼들이나 솔더 범프와 같은 제 1 칩 단자들(122)에 의해 제 1 기판(110)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 제 1 반도체 칩(120)은 본딩 와이어(미도시)에 의해 제 1 기판(110)에 실장될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다. 제 1 반도체 칩(120)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 또는, 제 1 반도체 칩(120)은 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다. 제 1 반도체 칩(120)은 제 1 기판(110)을 통해 외부 단자들(112)과 전기적으로 연결될 수 있다. 도 1에서는 하나의 제 1 반도체 칩(120)을 포함하는 것을 도시하였으나, 제 1 반도체 칩(120)은 복수로 제공될 수도 있다.
제 1 반도체 칩(120) 상에 인터포저(interposer) 기판(200)이 제공될 수 있다. 인터포저 기판(200)은 베이스층(210), 도전 패턴(220), 관통 전극(230) 및 연결 부재들(240)을 포함할 수 있다. 이하, 인터포저 기판(200)에 대해 상세히 설명한다.
베이스층(210)은 실리콘(Si)을 포함할 수 있다. 베이스층(210)이 열전도율이 높은 실리콘을 포함함에 따라, 제 1 반도체 칩(120)으로부터 발생되는 열이 인터포저 기판(200)을 통해 방출되기 용이할 수 있다. 더하여, 베이스층(210)이 경도가 높은 실리콘을 포함함에 따라, 인터포저 기판(200)은 제조 공정 시 인가되는 열 또는 반도체 패키지(10a)의 구동 시 발생하는 열에 의한 휘어짐(warpage)이 적을 수 있다.
도전 패턴(220)은 베이스층(210)의 상면(210a)에 제공될 수 있다. 도전 패턴(220)은 후술되는 제 2 패키지(300)의 재배선을 위한 패턴일 수 있다. 도전 패턴(220)은 금속과 같은 도전 물질을 포함할 수 있다.
관통 전극(230)은 베이스층(210)을 수직으로 관통할 수 있다. 관통 전극(230)은 베이스층(210)의 하면(210b)으로부터 상면(210a)으로 연장될 수 있다. 관통 전극(230)의 상면은 도전 패턴(220)과 접할 수 있다. 관통 전극(230)의 하면은 베이스층(210)의 하면(210b) 상으로 노출될 수 있다. 인터포저 기판(200)은 베이스층(210) 내에 수평으로 형성되는 회로 배선, 도전 물질 또는 절연층을 포함하지 않아, 베이스층(210)의 상부와 하부의 물질 및 밀도 등이 동일/유사할 수 있다. 예를 들어, 베이스층(210)은 그의 중심선(CL)을 기준으로 상부와 하부가 대칭일 수 있다. 이에 따라, 인터포저 기판(200)은 제조 공정 시 인가되는 열 또는 반도체 패키지(10a)의 구동 시 발생하는 열에 의한 휘어짐이 적을 수 있다. 더하여, 인터포저 기판(200)은 베이스층(210) 내에 수평으로 형성되는 회로 배선, 도전 물질 또는 절연층을 포함하지 않아, 베이스층(210)의 두께가 얇을 수 있다. 즉, 반도체 패키지(10a)의 두께가 얇을 수 있으며, 소형화된 반도체 패키지(10a)를 제공할 수 있다.
연결 부재들(240)은 베이스층(210)의 하면(210b) 상에 제공될 수 있다. 평면적 관점에서 연결 부재들(240)은 관통 전극(230)과 정렬될 수 있다. 연결 부재들(240)은 관통 전극(230)과 접할 수 있다. 연결 부재들(240)은 관통 전극(230)을 통해 도전 패턴(220)과 전기적으로 연결될 수 있다. 인터포저 기판(200)은 연결 부재들(240)을 통해 제 1 기판(110)의 제 2 기판 패드들(116)에 실장될 수 있다. 일 예로, 연결 부재들(240)은 베이스층(210)과 제 1 기판(110) 사이에 제공되되, 평면적으로 제 1 반도체 칩(120)의 일측에 배치될 수 있다.
인터포저 기판(200) 상에 제 2 패키지(300)가 제공될 수 있다. 제 2 패키지(300)는 제 2 기판(310), 제 2 반도체 칩들(320) 및 제 2 봉지재(330)를 포함할 수 있다.
인터포저 기판(200) 상에 제 2 기판(310)이 제공될 수 있다. 제 2 기판(310)은 인터포저 기판(200)의 도전 패턴(220) 상에 실장될 수 있다. 제 2 기판(310)의 하면 상에 인터포저 기판(200)의 도전 패턴(220)에 접속되는 기판 단자들(312)이 제공될 수 있다. 제 2 기판(310)은 솔더 볼들이나 솔더 범프와 같은 기판 단자들(312)에 의해 인터포저 기판(200)과 전기적으로 연결될 수 있다. 인터포저 기판(200)의 도전 패턴(220)은 제 2 기판(310)의 기판 단자들(312)을 재배선할 수 있다. 제 2 기판(310)은 인쇄회로기판(PCB)를 포함할 수 있다. 또는, 제 2 기판(310)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 이때, 인터포저 기판(200)과 제 2 기판(310) 사이의 공간은 언더필(under fill)층(250)에 의해 채워질 수 있다. 언더필층(250)은 수지(resin), 활성화제(activator) 및 용매를 포함하는 플럭스(flux)로 구성되거나, 몰딩 부재로 구성될 수 있다. 용매는 글리콜 에테르 에스테르계 화합물, 글리콜 에테르계 화합물, 에스테르계 화합물, 케톤계 화합물 또는 시클릭 에스테르계 화합물을 포함할 수 있다.
제 2 반도체 칩들(320)은 제 2 기판(310)의 상면 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩들(320)은 플립 칩 본딩 방식 또는 와이어 본딩 방식으로 실장될 수 있다. 일 예로, 제 2 반도체 칩들(320)은 솔더 볼들이나 솔더 범프와 같은 제 2 칩 단자들(322)에 의해 제 2 기판(310)과 전기적으로 연결될 수 있다. 제 2 반도체 칩들(320)은 로직 칩 또는 메모리 칩일 수 있다. 제 2 반도체 칩들(320)은 제 2 기판(310)을 통해 인터포저 기판(200)과 전기적으로 연결될 수 있다. 도 1에서는 2개의 제 2 반도체 칩들(320)을 포함하는 것을 도시하였으나, 제 2 반도체 칩(320)은 하나 또는 셋 이상으로 제공될 수도 있다.
제 2 봉지재(330)는 제 2 기판(310) 상에 배치되어, 제 2 반도체 칩들(320)을 감쌀 수 있다. 예를 들어, 제 2 봉지재(330)는 제 2 반도체 칩들(320)의 상면을 덮도록 제공될 수 있다. 제 2 봉지재(330)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다. 이상과 같이 제 2 패키지(300)가 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 2 패키지(300)는 칩 스텍 패키지(chip stack package) 등과 같은 다양한 형태의 반도체 패키지로 제공될 수 있다.
제 1 기판(110) 상에 제 1 봉지재(130)가 제공될 수 있다. 제 1 봉지재(130)는 제 1 반도체 칩(120)을 둘러쌀 수 있다. 일 예로, 제 1 봉지재(130)는 제 1 기판(110)과 제 1 반도체 칩(120) 사이, 및 제 1 기판(110)과 인터포저 기판(200) 사이를 채울 수 있다. 제 1 봉지재(130)는 제 1 반도체 칩(120)의 측면을 덮을 수 있다. 제 1 봉지재(130)는 인터포저 기판(200)의 연결 부재들(240)의 측면(240a)을 덮을 수 있다. 이때, 연결 부재들(240)의 측면(240a)은 제 1 봉지재(130)와 전체적으로 접할 수 있다. 제 1 봉지재(130)는 제 2 패키지(300)를 둘러쌀 수 있다. 예를 들어, 제 1 봉지재(130)는 제 1 기판(110) 상으로부터 인터포저 기판(200)의 측면(일 예로, 베이스층(210)의 측면(210c), 이하 동일한 참조부호를 사용한다.), 제 2 기판(310)의 측면 및 제 2 봉지재(330)의 측면 상으로 연장될 수 있다. 제 1 봉지재(130)는 인터포저 기판(200)의 측면(210c), 제 2 기판(310)의 측면 및 제 2 봉지재(330)의 측면을 덮을 수 있다. 이에 따라, 제 1 봉지재(130)는 측면으로부터 가해지는 충격에 대해 인터포저 기판(200) 및 제 2 기판(310)을 보호할 수 있다. 상기와 같이, 제 2 패키지(300)는 제 1 패키지(100)의 제 1 봉지재(130) 내에 위치할 수 있으며, 반도체 패키지(10a)는 패키지 인 패키지(PIP) 구조로 제공될 수 있다.
다른 실시예들에 따르면, 도 2에 도시된 바와 같이, 제 1 봉지재(130)는 제 2 패키지(300)를 완전히 덮을 수 있다. 즉, 제 1 봉지재(130)는 인터포저 기판(200)의 측면(210c), 제 2 기판(310)의 측면, 제 2 봉지재(330)의 측면 및 제 2 봉지재(330)의 상면을 덮을 수 있다. 이에 따라, 제 2 패키지(300)는 제 1 패키지(100)의 제 1 봉지재(130) 내에 배치되며, 패키지 인 패키지(PIP) 형태의 반도체 패키지(10b)가 제공될 수 있다.
다시 도 1을 참조하여, 제 1 반도체 칩(120)과 인터포저 기판(200) 사이에 열전도층(124)이 제공될 수 있다. 열전도층(124)은 제 1 반도체 칩(120)의 상면 및 인터포저 기판(200)의 베이스층(210)의 하면(210b)과 접할 수 있다. 열전도층(124)은 제 1 반도체 칩(120)에서 발생하는 열을 인터포저 기판(200)으로 전달할 수 있다. 열전도층(124)은 열 전도도가 높은 물질을 포함할 수 있다. 예를 들어, 열전도층(124)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다. 이에 따라, 인터포저 기판(200)은 제 1 반도체 칩(120)에서 발생하는 열을 외부로 효율적으로 방출시킬 수 있다. 또한, 열전도층(124)은 제 1 반도체 칩(120)과 인터포저 기판(200)을 접착시킬 수 있다. 이에 따라, 제 1 반도체 칩(120)과 인터포저 기판(200)이 견고하게 접착되어, 반도체 패키지(10a)의 구조적 안정성을 향상될 수 있다. 열전도층(124)은 필요에 따라 제공되지 않을 수 있다. 이때, 제 1 반도체 칩(120)은 인터포저 기판(200)의 베이스층(210)과 접할 수 있다. 또는, 제 1 반도체 칩(120)은 베이스층(210)의 하면(210b)으로부터 이격되되, 제 1 반도체 칩(120)과 베이스층(210) 사이를 제 1 봉지재(130)가 채울 수 있다.
다른 실시예들에 따르면, 제 2 기판(310)은 제공되지 않을 수 있다. 도 3을 참조하여, 반도체 패키지(10c)를 설명한다. 제 2 반도체 칩들(320)은 인터포저 기판(200)에 실장될 수 있다. 일 예로, 제 2 반도체 칩들(320)은 제 2 칩 단자들(322)을 통해 인터포저 기판(200)의 도전 패턴(220)에 접속될 수 있다. 도 3의 실시예에서, 제 2 패키지(400)는 인터포저 기판(200), 제 2 반도체 칩들(320) 및 제 2 봉지재(330)를 포함하는 것으로 정의될 수 있다. 인터포저 기판(200)은 제 2 반도체 칩들(320)을 재배선 할 수 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 이하의 실시예들에서, 도 1 내지 도 3의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 내지 도 3의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 4를 참조하여, 반도체 패키지(20a)는 제 1 기판(110) 상의 제 1 반도체 칩(120)을 덮는 제 1 봉지재(130), 및 제 1 봉지재(130) 상에 제공되는 칩 패키지(300)를 포함할 수 있다. 여기서, 제 1 기판(110), 제 1 반도체 칩(120) 및 제 1 봉지재(130)는 칩 패키지(300)의 봉지재(330)에 의해 덮일 수 있다. 이하에서는 설명의 편의 상, 제 1 기판(110), 제 1 반도체 칩(120) 및 제 1 봉지재(130)를 제 1 패키지(100)로 정의하고, 칩 패키지(300)를 제 2 패키지(300)로 정의한다.
제 1 기판(110)이 제공될 수 있다. 제 1 기판(110)은 그의 상면 상에 배치되는 제 1 기판 패드들(114) 및 제 2 기판 패드들(116)을 가질 수 있다.
외부 단자들(112)은 제 1 기판(110)의 하면 상에 배치되는 단자 패드들(미도시) 상에 배치될 수 있다.
제 1 반도체 칩들(120)은 제 1 기판(110)의 상면 상에 실장될 수 있다. 예를 들어, 제 1 반도체 칩들(120)은 플립 칩 본딩 방식 또는 와이어 본딩 방식으로 제 1 기판(110)의 제 1 기판 패드들(114)에 실장될 수 있다. 제 1 반도체 칩들(120)은 로직 칩 또는 메모리 칩일 수 있다.
제 1 봉지재(130)는 제 1 기판(110) 상에 배치되어, 제 1 반도체 칩들(120)을 감쌀 수 있다. 예를 들어, 제 1 봉지재(130)는 제 1 반도체 칩들(120)의 상면을 덮도록 제공될 수 있다. 이때, 제 1 봉지재(130)는 제 1 기판(110)의 상면의 일부를 노출시킬 수 있다. 일 예로, 제 1 봉지재(130)는 제 1 기판(110)의 제 2 기판 패드들(116)을 노출시킬 수 있다. 제 1 봉지재(130)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다. 이상과 같이 제 1 패키지(100)가 제공될 수 있다.
제 1 봉지재(130) 상에 인터포저(interposer) 기판(200)이 제공될 수 있다. 인터포저 기판(200)은 베이스층(210), 도전 패턴(220), 관통 전극(230) 및 연결 부재들(240)을 포함할 수 있다. 베이스층(210)은 실리콘(Si)을 포함할 수 있다. 도전 패턴(220)은 베이스층(210)의 상면(210a)에 제공될 수 있다. 도전 패턴(220)은 제 2 패키지(300)의 재배선을 위한 패턴일 수 있다. 관통 전극(230)은 베이스층(210)을 수직으로 관통할 수 있다. 관통 전극(230)은 베이스층(210)의 하면(210b)으로부터 상면(210a)으로 연장될 수 있다. 관통 전극(230)의 상면은 도전 패턴(220)과 접할 수 있다. 관통 전극(230)의 하면은 베이스층(210)의 하면(210b) 상으로 노출될 수 있다. 연결 부재들(240)은 베이스층(210)의 하면(210b) 상에 제공될 수 있다. 연결 부재들(240)은 관통 전극(230)과 접할 수 있다. 인터포저 기판(200)은 연결 부재들(240)을 통해 제 1 기판(110)의 제 2 기판 패드들(116)에 실장될 수 있다.
인터포저 기판(200) 상에 제 2 패키지(300)가 제공될 수 있다. 제 2 패키지(300)는 제 2 기판(310), 제 2 반도체 칩(320) 및 제 2 봉지재(330)를 포함할 수 있다.
제 2 기판(310)은 인터포저 기판(200)의 도전 패턴(220) 상에 실장될 수 있다. 제 2 기판(310)의 하면 상에 인터포저 기판(200)의 도전 패턴(220)에 접속되는 기판 단자들(312)이 제공될 수 있다. 인터포저 기판(200)의 도전 패턴(220)은 제 2 기판(310)을 재배선할 수 있다.
제 2 반도체 칩들(320)은 제 2 기판(310)의 상면 상에 실장될 수 있다. 예를 들어, 제 2 반도체 칩들(320)은 플립 칩 본딩 방식 또는 와이어 본딩 방식으로 실장될 수 있다. 제 2 반도체 칩들(320)은 로직 칩 또는 메모리 칩일 수 있다.
제 2 봉지재(330)는 제 2 기판(310) 상에 배치되어, 제 2 반도체 칩들(320)을 감쌀 수 있다. 예를 들어, 제 2 봉지재(330)는 제 2 반도체 칩들(320)의 상면을 덮도록 제공될 수 있다. 제 2 봉지재(330)는 인터포저 기판(200)의 측면(210c)을 덮을 수 있다. 즉, 제 2 봉지재(330)는 측면으로부터 가해지는 충격에 대해 인터포저 기판(200) 및 제 2 기판(310)을 보호할 수 있다. 제 2 봉지재(330)는 제 1 기판(110) 상으로 연장될 수 있다. 제 2 봉지재(330)는 제 1 봉지재(130)에 의해 노출되는 제 1 기판(110)의 상면을 덮을 수 있다. 제 2 봉지재(330)는 인터포저 기판(200)과 제 1 기판(110) 사이로 연장될 수 있다. 이때, 연결 부재들(240)의 측면(240a)은 제 2 봉지재(330)와 전체적으로 접할 수 있다. 제 2 봉지재(330)는 제 1 봉지재(130)의 측면과 접할 수 있다. 이에 따라, 제 2 패키지(300)는 제 1 기판(110), 제 1 반도체 칩(120) 및 제 1 봉지재(130)를 덮을 수 있다. 제 2 봉지재(330)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다. 이상과 같이 제 2 패키지(300)가 제공될 수 있다.
다른 실시예들에 따르면, 제 2 기판(310)은 제공되지 않을 수 있다. 도 5를 참조하여 반도체 패키지(20b)를 설명한다. 제 2 반도체 칩들(320)은 인터포저 기판(200)에 실장될 수 있다. 일 예로, 제 2 반도체 칩들(320)은 제 2 칩 단자들(322)을 통해 인터포저 기판(200)의 도전 패턴(220)에 접속될 수 있다. 도 5의 실시예에서, 제 2 패키지(400)는 인터포저 기판(200), 제 2 반도체 칩들(320) 및 제 2 봉지재(330)를 포함하는 것으로 정의될 수 있다. 인터포저 기판(200)은 제 2 반도체 칩들(320)을 재배선 할 수 있다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6을 참조하여, 제 1 기판(110)이 제공될 수 있다. 제 1 기판(110)은 인쇄회로기판(PCB)를 포함할 수 있다. 제 1 기판(110)은 그의 상면 상에 배치되는 제 1 기판 패드들(114) 및 제 2 기판 패드들(116)을 가질 수 있다.
제 1 기판(110) 상에 제 1 반도체 칩들(120)이 실장될 수 있다. 제 1 반도체 칩들(120)은 각각 제 1 기판(110)의 제 1 기판 패드들(114)에 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 예를 들어, 제 1 반도체 칩들(120)의 제 1 칩 단자들(122)이 제 1 기판(110)의 상면을 향하도록 배치될 수 있다. 제 1 칩 단자들(122)에 리플로우(reflow) 공정이 수행되어, 제 1 반도체 칩들(120)이 제 1 기판(110)에 실장될 수 있다.
제 1 반도체 칩(120)의 상면 상에 열전도층(124)이 형성될 수 있다. 일 예로, 열전도층(124)은 제 1 반도체 칩(120)의 상면 상에 열전도제는 도포하여 형성되거나, 테잎 형상으로 제공되어 제 1 반도체 칩(120)의 상면에 부착될 수 있다. 열전도층(124)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다.
도 7을 참조하여, 제 2 패키지(300)가 제공될 수 있다. 상세하게는, 제 2 기판(310) 상에 제 2 반도체 칩들(320)이 실장될 수 있다. 예를 들어, 제 2 반도체 칩들(320)의 제 2 칩 단자들(322)이 제 2 기판(310)의 상면을 향하도록 배치될 수 있다. 제 2 칩 단자들(322)에 리플로우 공정이 수행되어, 제 2 반도체 칩들(320)이 제 2 기판(310)에 실장될 수 있다. 제 2 기판(310) 상에 제 2 반도체 칩(320)을 매립하도록 몰딩 부재를 도포한 후, 상기 몰딩 부재를 경화하여 제 2 봉지재들(330)이 형성될 수 있다. 이후, 제 2 기판(310)의 하면 상에 기판 단자들(312)이 부착될 수 있다.
도 8을 참조하여, 인터포저 기판(200)이 제공될 수 있다. 일 예로, 실리콘 베이스층(210)을 관통하는 홀을 형성한 후, 그 내부를 도전 물질로 채워 관통 전극(230)이 형성될 수 있다. 이후, 베이스층(210)의 상면(210a) 상에 도전 물질을 증착한 후, 상기 도전 물질을 패터닝하여 도전 패턴(220)이 형성될 수 있다.
인터포저 기판(200) 상에 제 2 패키지(300)가 실장될 수 있다. 예를 들어, 제 2 패키지(300)는 인터포저 기판(200)의 도전 패턴(220)에 플립 칩 본딩 방식으로 실장될 수 있다. 예를 들어, 제 2 패키지(300)의 하면 상에 언더필(under fill) 부재를 도포한 후, 제 2 기판(310) 하면의 기판 단자들(312)이 인터포저 기판(200)의 상면을 향하도록 배치될 수 있다. 이후, 기판 단자들(312)에 리플로우 공정이 수행되어, 제 2 패키지(300)가 인터포저 기판(200)에 실장될 수 있다. 상기 리플로우 공정에서 언더필 부재가 경화되어 언더필층(250)이 함께 형성될 수 있다. 상기 언더필 부재는 플럭스 부재 또는 몰딩 부재를 포함할 수 있다.
다른 실시예들에 따르면, 언더필층(250)은 제 2 패키지(300)가 인터포저 기판(200)에 실장되는 공정 후, 별도로 형성될 수 있다. 예를 들어, 인터포저 기판(200)과 제 2 기판(310) 사이에 언더필 부재를 주입한 후, 상기 언더필 부재를 경화시켜 언더필층(250)이 형성될 수 있다. 이 경우, 인터포저 기판(200)과 제 2 기판(310) 사이에는 주입되는 상기 언더필 부재는 플럭스 부재로 제공되거나 또는 몰드 부재로 제공될 수 있다. 상기 언더필 부재가 몰드 부재로 제공되는 경우, 상기 언더필 부재는 ABF(Ajinomoto Build-up Film), 에폭시계 폴리머와 같은 절연성 폴리머, 또는 열경화성 수지(resin)와 같은 고분자 물질을 포함할 수 있다.
인터포저 기판(200)의 아래에 연결 부재들(240)이 접착될 수 있다. 연결 부재들(240)은 베이스층(210)의 하면(210b)으로 노출되는 관통 전극(230)의 하면 상에 부착될 수 있다.
본 발명에서 도 6을 참조하여 설명한 공정은 도 7 및 도 8을 참조하여 설명한 공정들 후에 진행될 수 있다.
다른 실시예들에 따르면, 도 9에 도시된 바와 같이, 제 2 패키지(400)는 인터포저 기판(200) 상에 제 2 반도체 칩(320)을 실장한 후, 인터포저 기판(200) 상에 제 2 반도체 칩(320)을 매립하는 제 2 봉지재(330)를 형성하여 제조될 수 있다. 상기와 같이 제 2 패키지(400)를 형성하는 경우, 도 3을 참조하여 설명한 반도체 패키지(10c)가 제조될 수 있다. 이하, 도 8의 결과물을 기준으로 계속 설명한다.
도 10을 참조하여, 도 8의 결과물이 복수로 제작되어 제 1 기판(110) 상에 실장될 수 있다. 예를 들어, 인터포저 기판들(200)의 연결 부재들(240)은 각각 제 1 기판(110)의 제 2 기판 패드들(116)에 플립 칩 본딩 방식으로 실장될 수 있다. 이때, 인터포저 기판들(200)은 각각 제 1 반도체 칩들(120) 상에 배치될 수 있으며, 인터포저 기판들(200)의 연결 부재들(240)은 제 1 반도체 칩들(120)의 일측에 배치될 수 있다.
도 11을 참조하여, 제 1 봉지재(130)가 형성될 수 있다. 예를 들어, 제 1 기판(110) 상에 제 1 반도체 칩(120)을 둘러싸도록 몰딩 부재를 도포한 후, 상기 몰딩 부재를 경화하여 제 1 봉지재(130)가 형성될 수 있다. 이때, 몰딩 부재는 제 1 기판(110)과 인터포저 기판들(200)의 사이로 주입될 수 있으며, 연결 부재들(240)을 둘러쌀 수 있다. 상기 몰딩 부재는 인터포저 기판들(200)의 측면들(210c) 및 제 2 패키지들(300)의 측면들을 덮도록 도포될 수 있다.
본 발명에 따르면, 본딩 공정 후 몰딩 공정이 수행될 수 있다. 일 예로, 제 1 반도체 칩들(120) 및 인터포저 기판들(200)이 제 1 기판(110)에 실장된 후 제 1 봉지재(130)가 형성될 수 있다. 즉, 제 1 봉지재(130)를 형성하기 전에, 제 2 패키지들(300)의 실장 공정 및 인터포저 기판들(200)의 실장 공정이 종료될 수 있다. 이에 따라, 인터포저 기판(200)의 실장(또는 제 2 패키지(300)의 실장) 시, 제 1 봉지재(130)를 식각하여 제 1 기판(110)의 제 2 기판 패드들(116)을 노출시키기 위한 드릴링(drilling) 공정과 같은 별도의 봉지재 식각 공정이 수행되지 않을 수 있다.
이후, 제 1 기판(110) 아래에 외부 단자들(112)이 접착될 수 있다. 상세하게는, 외부 단자들(112)은 제 1 기판(110)의 하면 상에 배치되는 단자 패드들(미도시) 상에 부착될 수 있다. 외부 단자들(112)은 솔더 볼들 또는 솔더 패드를 포함할 수 있다.
도 12를 참조하여, 제 1 기판(110) 및 제 1봉지재130)이 절단되어 제 1 반도체 칩들(120), 인터포저 기판들(200) 및 제 2 패키지들(300)이 개별적으로 분리될 수 있다. 예를 들어, 제 1 기판(110) 및 제 1 봉지재(130)는 쏘잉 라인(SL)을 따라 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 제 1 기판(110) 및 제 1 봉지재(130)가 쏘잉(sawing)되어, 복수의 반도체 패키지들(10a)이 서로 분리될 수 있다. 이때, 쏘잉 라인(SL)은 인터포저 기판들(200) 사이에 위치할 수 있다. 반도체 패키지들(10a) 각각은 도 1의 반도체 패키지(10a)와 실질적으로 동일할 수 있다.
실리콘으로 구성되는 베이스층(210)을 포함하는 인터포저 기판(200)은 물리적 충격에 의해 손상될 수 있다. 일 예로, 인터포저 기판(200)에 직접적으로 쏘잉 공정이 수행되는 경우, 경도가 높은 베이스층(210)이 깨질 수 있다.
반면, 본 발명에 따르면, 인터포저 기판들(200)은 평면적으로 서로 이격되어 있으며, 상기 싱귤레이션 공정 시 절단되지 않을 수 있다. 이에 따라, 인터포저 기판(200)은 쏘잉 공정에 의한 물리적 충격을 받지 않을 수 있으며, 반도체 패키지(10a)의 제조 공정 시 불량률이 낮을 수 있다.
도 13 내지 도 19는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하여, 제 1 기판(110)이 제공될 수 있다. 제 1 기판(110)은 인쇄회로기판(PCB)를 포함할 수 있다. 제 1 기판(110)은 그의 상면 상에 배치되는 제 1 기판 패드들(114) 및 제 2 기판 패드들(116)을 가질 수 있다.
제 1 기판(110) 상에 제 1 반도체 칩들(120)이 실장될 수 있다. 제 1 반도체 칩들(120)은 각각 제 1 기판(110)의 제 1 기판 패드들(114)에 플립 칩 본딩(flip chip bonding) 방식으로 실장될 수 있다. 예를 들어, 제 1 반도체 칩들(120)의 제 1 칩 단자들(122)이 제 1 기판(110)을 향하도록 배치된 후, 제 1 칩 단자들(122)에 리플로우(reflow) 공정이 수행될 수 있다.
제 1 기판(110) 상에 제 1 반도체 칩들(120)을 매립하도록 몰딩 부재를 도포한 후, 상기 몰딩 부재를 경화하여 제 1 봉지재들(130)이 형성될 수 있다. 제 1 봉지재들(130)은 제 1 반도체 칩들(120)을 각각 매립할 수 있다. 제 1 봉지재(130)는 제 1 기판(110)의 상면의 외측을 노출시킬 수 있다. 일 예로, 제 2 기판 패드들(116)은 제 1 반도체 칩들(120)로부터 제 1 기판 패드들(114)보다 더 멀리 위치할 수 있으며, 제 1 봉지재(130)에 의해 덮이지 않을 수 있다.
도 14를 참조하여, 제 2 기판(310)이 제공될 수 있다. 제 2 기판(310)은 인쇄회로기판(PCB)를 포함할 수 있다. 제 2 기판(310)은 그의 하면에 솔더 볼들이나 솔더 범프와 같은 기판 단자들(312)을 가질 수 있다.
제 2 기판(310) 상에 제 2 반도체 칩들(320)이 실장될 수 있다. 제 2 반도체 칩들(320)은 제 2 기판(310)에 플립 칩 본딩 방식으로 실장될 수 있다. 예를 들어, 제 2 반도체 칩들(320)의 제 2 칩 단자들(322)이 제 2 기판(310)을 향하도록 배치된 후, 제 2 칩 단자들(322)에 리플로우 공정이 수행될 수 있다.
도 15를 참조하여, 인터포저 기판(200)이 제공될 수 있다. 일 예로, 실리콘 베이스층(210)을 관통하는 홀을 형성한 후, 그 내부를 도전 물질로 채워 관통 전극(230)이 형성될 수 있다. 베이스층(210)의 상면(210a) 상에 도전 물질을 증착한 후, 상기 도전 물질을 패터닝하여 도전 패턴(220)이 형성될 수 있다.
인터포저 기판(200) 상에 제 2 기판(310)이 실장될 수 있다. 예를 들어, 제 2 기판(310)은 인터포저 기판(200)의 도전 패턴(220)에 플립 칩 본딩 방식으로 실장될 수 있다. 예를 들어, 언더필(under fill) 부재가 도포된 제 2 기판(310)의 기판 단자들(312)이 인터포저 기판(200)을 향하도록 배치하고, 이후, 기판 단자들(312)에 리플로우 공정이 수행될 수 있다. 상기 리플로우 공정에서 언더필 부재가 경화되어 언더필층(250)가 함께 형성될 수 있다.
인터포저 기판(200)의 하면 상에 연결 부재들(240)이 접착될 수 있다. 연결 부재들(240)은 베이스층(210)의 하면(210b)으로 노출되는 관통 전극(230)의 하면 상에 부착될 수 있다.
본 발명에서 도 13을 참조하여 설명한 공정은 도 14 및 도 15를 참조하여 설명한 공정들 후에 진행될 수 있다.
다른 실시예들에 따르면, 도 16에 도시된 바와 같이, 인터포저 기판(200) 상에 제 2 반도체 칩들(320)을 실장한 후, 인터포저 기판(200) 상에 제 2 반도체 칩들(320)을 매립하는 제 2 봉지재(330)가 형성될 수 있다. 상기와 같이 인터포저 기판(200) 상에 제 2 반도체 칩(320)을 바로 실장하는 경우, 도 5을 참조하여 설명한 반도체 패키지(20b)가 제조될 수 있다. 이하, 도 15의 결과물을 기준으로 계속 설명한다.
도 17을 참조하여, 도 15의 결과물이 복수로 제작되어 제 1 기판(110) 상에 실장될 수 있다. 예를 들어, 인터포저 기판들(200)의 연결 부재들(240)은 각각 제 1 기판(110)의 제 2 기판 패드들(116)에 플립 칩 본딩 방식으로 실장될 수 있다. 인터포저 기판들(200)은 각각 제 1 봉지재들(130) 상에 배치될 수 있으며, 인터포저 기판들(200)의 연결 부재들(240)은 제 1 봉지재들(130)의 일측에 배치될 수 있다. 인터포저 기판들(200)의 베이스층(210)의 하면(210b)은 제 1 봉지재들(130)의 상면과 접할 수 있다.
도 18을 참조하여, 제 2 봉지재(330)가 형성될 수 있다. 예를 들어, 제 2 기판(310) 상에 제 2 반도체 칩들(320)을 덮도록 몰딩 부재를 도포한 후, 상기 몰딩 부재를 경화하여 제 2 봉지재(330)가 형성될 수 있다. 이때, 상기 몰딩 부재는 제 1 기판(110)을 덮을 수 있다. 일 예로, 상기 몰딩 부재는 인터포저 기판들(200)의 측면(210c)을 덮도록 도포될 수 있으며, 제 1 기판(110)과 인터포저 기판들(200)의 사이로 주입될 수 있다. 상기 몰딩 부재는 연결 부재들(240)을 둘러쌀 수 있으며, 제 1 봉지재(130)와 접할 수 있다.
이후, 제 1 기판(110) 아래에 외부 단자들(112)이 접착될 수 있다. 상세하게는, 외부 단자들(112)은 제 1 기판(110)의 하면 상에 배치되는 단자 패드들(미도시) 상에 부착될 수 있다.
도 19를 참조하여, 제 1 기판(110) 및 제 2 봉지재(330)는 쏘잉 라인(SL)을 따라 싱귤레이션(singulation) 공정이 수행될 수 있다. 즉, 제 1 기판(110) 및 제 2 봉지재(330)가 쏘잉(sawing)되어, 복수의 반도체 패키지들(20a)이 서로 분리될 수 있다. 이때, 쏘잉 라인(SL)은 인터포저 기판들(200) 사이에 위치할 수 있다. 반도체 패키지들(20a) 각각은 도 4의 반도체 패키지(20a)와 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20: 반도체 패키지 100: 제 1 패키지
110: 제 1 기판 120: 제 1 반도체 칩
130: 제 1 봉지재 200: 인터포저 기판
210: 베이스층 220: 도전 패턴
230: 관통 전극 240: 연결 부재
300, 400: 제 2 패키지 310: 제 2 기판
320: 제 2 반도체 칩 330: 제 2 봉지재

Claims (10)

  1. 제 1 기판;
    상기 제 1 기판에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 적층되는 인터포저 기판 및 칩 패키지, 상기 칩 패키지는 상기 인터포저 기판 상에 배치되는 제 2 반도체 칩을 포함하고; 및
    상기 제 1 반도체 칩 및 상기 칩 패키지를 매립하는 제 1 봉지재;
    를 포함하되,
    상기 인터포저 기판은:
    실리콘으로 구성되는 베이스층;
    상기 베이스층 상면에 배치되는 도전 패턴; 및
    상기 베이스층을 관통하여 상기 도전 패턴과 연결되는 관통 전극;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인터포저 기판은 상기 베이스층과 상기 제 1 기판 사이에 배치되는 연결 부재를 더 포함하되,
    상기 연결 부재는 상기 제 1 반도체 칩의 일측에 배치되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 연결 부재는 상기 인터포저 기판의 상기 관통 전극과 접하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 봉지재는 상기 제 1 기판과 상기 인터포저 기판 사이를 채우되, 상기 연결 부재의 측면과 전체적으로 접하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 봉지재는 상기 인터포저 기판의 측면을 덮고,
    상기 칩 패키지는 상기 제 2 반도체 칩을 매립하는 제 2 봉지재를 더 포함하되,
    상기 제 1 봉지재는 상기 제 2 봉지재의 측면을 덮는 반도체 패키지.

  6. 제 1 기판, 상기 제 1 기판 상에 실장되는 제 1 반도체 칩, 및 상기 제 1 기판 상에서 상기 제 1 반도체 칩을 덮는 제 1 봉지재를 포함하는 제 1 패키지;
    제 2 기판, 상기 제 2 기판 상에 실장되는 제 2 반도체 칩, 및 상기 제 2 기판 상에서 상기 제 2 반도체 칩을 덮는 제 2 봉지재를 포함하는 제 2 패키지; 및
    상기 제 1 패키지와 상기 제 2 패키지 사이에 배치되는 인터포저 기판;
    을 포함하되,
    상기 제 인터포저 기판은:
    실리콘 베이스층;
    상기 실리콘 베이스층을 수직 관통하는 관통 비아; 및
    상기 실리콘 베이스층의 하면 상에 제공되는 연결 부재;
    를 포함하고,
    상기 제 1 봉지재는 상기 인터포저 기판의 측면 상으로 연장되어, 상기 제 2 봉지재의 측면을 덮는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 2 기판은 상기 제 1 반도체 칩 상에 배치되되,
    상기 연결 부재는 상기 제 1 기판에 접속되고,
    상기 연결 부재의 측면은 상기 제 1 봉지재와 전체적으로 접하는 반도체 칩.
  8. 제 6 항에 있어서,
    상기 제 1 기판은 상기 제 2 반도체 칩 상에 배치되고,
    상기 연결 부재는 상기 제 2 기판에 접속되고,
    상기 제 1 봉지재는 상기 인터포저 기판과 상기 제 2 기판 사이로 연장되되,
    상기 제 1 봉지재는 상기 제 2 봉지재의의 측면과 접하는 반도체 패키지.

  9. 제 1 기판 및 상기 제 1 기판 상에 실장되는 제 1 반도체 칩을 포함하는 제 1 패키지;
    상기 제 1 기판 상에 배치되고, 인터포저 기판을 포함하는 제 2 패키지; 및
    상기 제 1 기판 상에서 상기 제 1 패키지 및 상기 제 2 패키지를 매립하는 제 1 봉지재;
    를 포함하되,
    상기 인터포저 기판은:
    실리콘으로 구성되는 베이스층;
    상기 베이스층을 수직 관통하는 관통 전극; 및
    상기 베이스층의 하면 상에 배치되어 상기 제 1 기판에 접속되고, 상기 관통 전극과 접하는 연결 부재;
    를 포함하고,
    상기 인터포저 기판은 상기 제 1 기판 상에 실장되는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 패키지는:
    상기 인터포저 기판 상의 제 2 반도체 칩; 및
    상기 인터포저 기판 상에서 상기 제 2 반도체 칩을 덮는 제 2 봉지재를 더 포함하되,
    상기 제 1 봉지재는 상기 인터포저 기판의 측면 및 상기 제 2 봉지재의 측면을 덮는 반도체 패키지.
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