KR100780690B1 - 스택 패키지의 제조방법 - Google Patents

스택 패키지의 제조방법 Download PDF

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Abstract

본 발명은 스택 패티지의 제조방법을 개시한다. 개시된 본 발명의 방법은, 다수의 제1반도체칩으로 이루어진 제1웨이퍼와 다수의 제2반도체칩으로 이루어진 제2웨이퍼를 마련하는 단계와, 상기 제1 및 제2 웨이퍼의 상면들 각각을 백그라인딩 테이프 상에 부착시키는 단계와, 상기 백그라인딩 테이프에 부착된 제1 및 제2 웨이퍼의 후면을 백그라인딩하는 단계와, 상기 백그라인딩된 제1웨이퍼와 백그라인딩된 제2웨이퍼가 스택되도록 상기 백그라인딩된 제1웨이퍼의 후면 상에 접착 물질을 도포한 상태로 백그라인딩된 제2웨이퍼의 후면을 부착하는 단계와, 상기 제2웨이퍼에서의 제2반도체칩의 본딩패드 상에 범프를 형성하는 단계와, 상기 부착된 제1 및 제2 웨이퍼를 소잉하여 제1반도체과 제2반도체칩이 스택된 구조물을 형성하는 단계와, 상기 구조물을 제2반도체칩에 형성된 범프를 이용해서 인쇄회로기판 상에 부착하는 단계와, 상기 제1반도체칩의 본딩패드와 기판을 본딩와이어로 연결시키는 단계와, 상기 스택된 제1 및 제2 반도체칩과 본딩와이어를 포함한 기판의 상부면을 밀봉하는 단계 및 상기 기판의 후면에 솔더볼을 부착하는 단계를 포함하는 것을 특징으로 한다.

Description

스택 패키지의 제조방법{Method of manufacturing stack package}
도 1은 종래의 칩 스택 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 백그라인딩 테이프 상에 부착된 웨이퍼 후면이 백그라인딩된 모습을 보여주는 도면.
도 3a 및 도 3b는 본 발명의 실시예에 따른 스택 패키지 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 제1웨이퍼 200: 제2웨이퍼
100a: 제1반도체칩 200b: 제2반도체칩
100b, 200b: 본딩패드 200c: 범프
300: 백그라인딩 테이프 400: 접착 물질
500: 인쇄회로기판 600: 본딩와이어
700: 봉지제 800; 솔더볼
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 씬(thin) 반도체 칩 스택(semiconductor chip stack)시 발생하는 문제점들 해결할 수 있는 칩 스택 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 용량 증가에 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란, 적어도 2개 이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 2개의 64M DRAM급 칩을 스택하여 128M DRAM급으로 구성할 수 있고, 또한, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있다. 게다가, 스택킹 기술에 의하면, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖는다.
상기 2개의 반도체 칩을 스택하는 방법으로는 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 패키지를 스택하는 방법이 있으며, 효율면에서는 하나의 패키지 내에 2개의 칩을 내장시킨 칩 스택 패키지가 더 우수 하다.
도 1은 전술한 칩 스택 패키지의 일예를 도시한 단면도이다.
도시된 바와 같이, 센터 패드형의 바텀 칩(4)은 패드 형성면이 아래를 향하는 페이스 다운 타입(face down type)으로 회로패턴(미도시)을 구비하면서 패드 형성부에 대응해서 홀이 구비된 기판(1) 상에 접착제(3)에 의해 부착되어 있고, 센터 패드형의 탑 칩(6)은 패드 형성면이 위를 향하는 페이스 업 타입(face up type)으로 상기 바텀 칩(4)의 하부면 상에 접착제(5)에 의해 부착되어 있다.
또한, 상기 바텀 칩(4)의 본딩패드(4a)와 기판(1)은 홀을 관통하여 금속 와이어(7a)에 의해 전기적으로 연결되어져 있고, 상기 탑 칩(6)의 본딩패드(6a)와 기판(1) 또한 금속 와이어(7b)에 의해 전기적으로 연결되어져 있다.
그리고, 상기 바텀 칩(4)과 탑 칩(6) 및 금속 와이어(7a,7b)를 포함한 기판(1)의 상부면 및 기판(1)의 홀은 봉지제(8)로 밀봉되어 있으며, 상기 기판(1)의 하부면에는 외부 회로와 전기적으로 접속되는 솔더 볼(9)이 부착되어져 있다.
그러나, 전술한 종래의 칩 스택 패키지는 각각의 씬(thin) 반도체 칩을 픽-업(pick-up)할 경우 반도체 칩 부착(attach)시 크랙(crack)이 발생하는 문제점이 있다. 또한, 각각의 반도체 칩 스택시 각각의 웨이퍼를 쏘잉하여야 하는 공정의 복잡화가 있으며, 아울러, 기판에 반도체 칩 부착시 테이프로 인해 보이드가 발생되어 패키지의 신뢰성 문제를 야기시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 씬(thin) 반도체 칩 스택시 발생하는 문제점을 방지할 수 있는 칩 스택 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 다수의 제1반도체칩으로 이루어진 제1웨이퍼와 다수의 제2반도체칩으로 이루어진 제2웨이퍼를 마련하는 단계; 상기 제1 및 제2 웨이퍼의 상면들 각각을 백그라인딩 테이프 상에 부착시키는 단계; 상기 백그라인딩 테이프에 부착된 제1 및 제2 웨이퍼의 후면을 백그라인딩하는 단계; 상기 백그라인딩된 제1웨이퍼와 백그라인딩된 제2웨이퍼가 스택되도록 상기 백그라인딩된 제1웨이퍼의 후면 상에 접착 물질을 도포한 상태로 백그라인딩된 제2웨이퍼의 후면을 부착하는 단계; 상기 제2웨이퍼에서의 제2반도체칩의 본딩패드 상에 범프를 형성하는 단계; 상기 부착된 제1 및 제2 웨이퍼를 소잉하여 제1반도체과 제2반도체칩이 스택된 구조물을 형성하는 단계; 상기 구조물을 제2반도체칩에 형성된 범프를 이용해서 인쇄회로기판 상에 부착하는 단계; 상기 제1반도체칩의 본딩패드와 기판을 본딩와이어로 연결시키는 단계; 상기 스택된 제1 및 제2 반도체칩과 본딩와이어를 포함한 기판의 상부면을 밀봉하는 단계; 및 상기 기판의 후면에 솔더볼을 부착하는 단계;를 포함하는 스택 패키지의 제조방법을 제공한다.
여기서, 상기 접착 물질은 에폭시, 폴리이미드 및 아크리레이드로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 한다.
상기 접착 물질은 자외선 조사가 수행되어 완전 경화되지 않는 상태인 것을 특징으로 한다.
상기 접착 물질은 그 모양이 상기 제1 및 제2 웨이퍼를 쏘잉하기 위한 마스크의 패턴에 따라 도포하는 것을 특징으로 한다.
상기 백그라인딩된 제1웨이퍼의 후면 상에 접착 물질을 도포한 상태로 백그라인딩된 제2웨이퍼의 후면을 부착하는 단계와, 상기 제2웨이퍼에서의 제2반도체칩의 본딩패드 상에 범프를 형성하는 단계 사이에, 상기 제1웨이퍼와 제2웨이퍼가 완전히 스택되도록 상기 접착 물질을 경화시키는 단계를 더 포함하는 것을 특징으로 한다.
상기 부착된 제1 및 제2 웨이퍼를 소잉하여 제1반도체칩과 제2반도체칩이 스택된 구조물을 형성하는 단계와, 상기 제1반도체칩과 제2반도체칩이 스택된 구조물을 제2반도체칩에 형성된 범프를 이용해서 인쇄회로기판 상에 부착하는 단계 사이에, 상기 백그라인딩 테이프를 제거하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 스택 패키지의 제조 공정을 도시한 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 다수의 제1반도체칩(100)으로 이루어진 제1웨이퍼와 다수의 제2반도체칩(200)으로 이루어진 제2웨이퍼를 마련한다. 그런다음, 상기 제1 및 제2 웨이퍼의 상면들 각각을 백그라인딩 테이프(backgrinding tape; 300)상에 부착시킨다. 여기서, 상기 백그라인딩 테이프(300)는 웨이퍼의 워페이지(warpage)로 인 한 뒤틀림 현상을 방지한다. 다음으로, 상기 백그라인딩 테이프(300)에 부착된 제1(100) 및 제2 웨이퍼(200)의 후면을 백그라인딩(backgrinding)한다.
도 2는 백그라인딩 테이프 상에 웨이퍼의 후면에 백그라딩된 모습을 모여주는 상면도이다.
이어서, 상기 백그라인딩된 제1웨이퍼(100)의 후면 상에 접착 물질(adhesive; 400)을 도포한 상태로 백그라인딩된 제2웨이퍼(200)의 후면을 부착한다. 여기서, 상기 접착 물질(400)은 에폭시(epoxy), 폴리이미드(polyimide), 아크리레이트(acrylate)와 같은 물질을 사용하며, 상기 접착 물질은 자외선 조사(UV curable)로 B-Stage 상태, 즉, 완전 경화되지 않는 상태로 만든다.
한편, 상기 제1웨이퍼(100)의 후면 상에 도포된 접착 물질(400)은 후속 제1 및 제2웨이퍼를 쏘잉하기 위한 마스크 패턴에 따라 그 모양이 다르게 도포된다.
다음으로, 상기 제2웨이퍼(200)에서의 제2반도체칩(200a)의 본딩패드(bonding pad; 200b) 상에 범프(bimp; 200c)를 형성한다. 여기서, 상기 범프(200c)는 후속 인쇄회로기판과의 전기적인 역할을 한다.
도 3a에서 미설명된 도면부호 100b는 본딩패드를 나타낸다.
도 3b를 참조하면, 상기 부착된 제1(100) 및 제2 웨이퍼(200)를 소잉(sawing)하여 제1반도체(100a)과 제2반도체칩(200a)이 스택된 구조물을 형성한 후, 상기 구조물을 제2반도체칩(200)에 형성된 범프(200b)를 이용해서 인쇄회로기판(500) 상에 부착한다. 다음으로, 상기 제1반도체칩(100)의 본딩패드(100b)와 기판(500)을 본딩와이어(600)로 연결시키고 나서, 상기 스택된 제1(100a) 및 제2 반도 체칩(200a)과 본딩와이어(600)를 포함한 기판의 상부면을 봉지제(700)로 밀봉한다. 그런다음, 상기 기판(700)의 후면에 솔더볼(800)을 부착하여 외부 회로와 전기적으로 접속시킨다.
전술한 바와 같이, 본 발명은 제1웨이퍼와 제2웨이퍼를 접착 물질로 부착시킨 후, 이를 한번의 소잉(sawing) 과정을 거침으로서, 반도체칩의 핸들링 공정이 매우 용이해질 수 있다.
다시말해, 종래에 스택 패키지 제조공정에서는 각각의 웨이퍼를 소잉하였으나, 본 발명에서는 스택된 웨이퍼를 만듦으로서 웨이퍼 소잉 공정을 한번만 할 수 있는 공정의 단순화가 가능하다. 또한, 스택 패키지 제조시 칩 각각을 기판에 부착(attach)하였으나, 본 발명에서는 스택된 반도체 칩을 부착함으로서 비용(cost)을 적게 가져갈 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스택 패키지 제조시 스택된 반도칩을 형성함으로서, 씬(thin) 반도체 칩의 핸들링을 용이하게 할 수 있어, 씬 반도체 칩으로 인해 발생하는 문제점들을 방지할 수 있다.
또한, 스택된 반도체 칩을 한번의 공정으로 기판에 부착(attach)시킬 수 있 어 비용 (cost)절감을 가져오는 효과를 얻을 수 있다.

Claims (6)

  1. 다수의 제1반도체칩으로 이루어진 제1웨이퍼와 다수의 제2반도체칩으로 이루어진 제2웨이퍼를 마련하는 단계;
    상기 제1 및 제2 웨이퍼의 상면들 각각을 백그라인딩 테이프 상에 부착시키는 단계;
    상기 백그라인딩 테이프에 부착된 제1 및 제2 웨이퍼의 후면을 백그라인딩하는 단계;
    상기 백그라인딩된 제1웨이퍼와 백그라인딩된 제2웨이퍼가 스택되도록 상기 백그라인딩된 제1웨이퍼의 후면 상에 접착 물질을 도포한 상태로 백그라인딩된 제2웨이퍼의 후면을 부착하는 단계;
    상기 제2웨이퍼에서의 제2반도체칩의 본딩패드 상에 범프를 형성하는 단계;
    상기 스택된 제1 및 제2 웨이퍼를 소잉하여 제1반도체과 제2반도체칩이 스택된 구조물을 형성하는 단계;
    상기 구조물을 제2반도체칩에 형성된 범프를 이용해서 인쇄회로기판 상에 부착하는 단계;
    상기 제1반도체칩의 본딩패드와 기판을 본딩와이어로 연결시키는 단계;
    상기 스택된 제1 및 제2 반도체칩과 본딩와이어를 포함한 기판의 상부면을 밀봉하는 단계; 및
    상기 기판의 후면에 솔더볼을 부착하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  2. 제 1 항에 있어서,
    상기 접착 물질은 에폭시, 폴리이미드 및 아크리레이드로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 스택 패키지의 제조방법.
  3. 제 1 항에 있어서,
    상기 접착 물질은 자외선 조사가 수행되어 완전 경화되지 않는 상태인 것을 특징으로 하는 스택 패키지의 제조방법.
  4. 제 1 항에 있어서,
    상기 접착 물질은 그 모양이 상기 제1 및 제2 웨이퍼를 쏘잉하기 위한 마스크의 패턴에 따라 도포하는 것을 특징으로 하는 스택 패키지의 제조방법.
  5. 제 1 항에 있어서,
    상기 백그라인딩된 제1웨이퍼의 후면 상에 접착 물질을 도포한 상태로 백그라인딩된 제2웨이퍼의 후면을 부착하는 단계와, 상기 제2웨이퍼에서의 제2반도체칩의 본딩패드 상에 범프를 형성하는 단계 사이에,
    상기 제1웨이퍼와 제2웨이퍼가 완전히 스택되도록 상기 접착 물질을 경화시키는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  6. 제 1 항에 있어서,
    상기 스택된 제1 및 제2 웨이퍼를 소잉하여 제1반도체칩과 제2반도체칩이 스택된 구조물을 형성하는 단계와, 상기 제1반도체칩과 제2반도체칩이 스택된 구조물을 제2반도체칩에 형성된 범프를 이용해서 인쇄회로기판 상에 부착하는 단계 사이에, 상기 백그라인딩 테이프를 제거하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
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