KR100876876B1 - 칩 스택 패키지 - Google Patents

칩 스택 패키지 Download PDF

Info

Publication number
KR100876876B1
KR100876876B1 KR1020020076177A KR20020076177A KR100876876B1 KR 100876876 B1 KR100876876 B1 KR 100876876B1 KR 1020020076177 A KR1020020076177 A KR 1020020076177A KR 20020076177 A KR20020076177 A KR 20020076177A KR 100876876 B1 KR100876876 B1 KR 100876876B1
Authority
KR
South Korea
Prior art keywords
chip
lead
inner lead
lead frame
substrate
Prior art date
Application number
KR1020020076177A
Other languages
English (en)
Other versions
KR20040048457A (ko
Inventor
조일환
황찬기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020076177A priority Critical patent/KR100876876B1/ko
Publication of KR20040048457A publication Critical patent/KR20040048457A/ko
Application granted granted Critical
Publication of KR100876876B1 publication Critical patent/KR100876876B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 칩 스택 패키지를 개시한다. 개시된 본 발명의 칩 스택 패키지는, 인너리드와 아우터리드로 구분되는 리드프레임; 상기 리드프레임의 인너리드 상에 이방성 도전 필름(Anisotropic Conductive Film)에 의해 페이스 다운 타입으로 부착되면서 본딩패드가 상기 인너리드와 전기적으로 연결된 바텀 칩; 상기 바텀 칩의 후면 상에 접착제에 의해 페이스 업 타입으로 부착된 탑 칩; 상기 탑 칩의 본딩패드와 리드프레임의 인너리드를 전기적으로 연결한 금속 와이어; 및 상기 리드프레임의 인너리드 상에 스택된 바텀 칩 및 탑 칩과 금속 와이어를 포함하는 공간적 영역을 상기 리드프레임의 아우터리드가 노출되도록 밀봉한 봉지제;를 포함하며, 상기 리드프레임의 인너리드는 밑면이 봉지제로부터 노출된 것을 특징으로 한다. 본 발명에 따르면, 바텀 칩과 기판간을 이방성 도전 필름으로 연결시키기 때문에 센터 패드형의 칩도 용이하게 적용할 수 있으며, 또한, 바텀 칩에 대한 와이어 본딩 공정을 생략할 수 있으므로 공정 상의 어려움도 해결할 수 있고, 게다가, 칩들의 스택 높이를 낮출 수 있으므로 패키지의 전체 높이도 줄일 수 있다.

Description

칩 스택 패키지{Chip stack package}
도 1은 종래의 칩 스택 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 칩 스택 패키지의 제조 공정을 설명하기 위한 단면도.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 칩 스택 패키지들을 도시한 단면도.
도 7 및 도 8은 본 발명의 또 다른 실시예들에 따른 칩 스택 패키지들을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 22 : 회로패턴
23 : 이방성 도전 필름 24 : 바텀 칩
25 : 접착제 26 : 탑 칩
27 : 금속 와이어 28 : 봉지제
29 : 솔더 볼 30 : 마운트 스테이지
40 : 마운트 헤드 50 : 리드프레임
50a : 인너리드 50b : 아우터리드
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 스택된 칩들과 기판간의 전기적 연결이 용이하도록 한 칩 스택 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 용량 증가에 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란, 적어도 2개 이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 2개의 64M DRAM급 칩을 스택하여 128M DRAM급으로 구성할 수 있고, 또한, 2개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있다. 게다가, 스택킹 기술에 의하면, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖는다.
상기 2개의 반도체 칩을 스택하는 방법으로는 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 2개의 패키지를 스택하는 방법이 있으며, 효율면에서는 하나의 패키지 내에 2개의 칩을 내장시킨 칩 스택 패키지가 더 우수하다.
도 1은 종래 기술에 따른 칩 스택 패키지의 일예를 도시한 단면도이다.
도시된 바와 같이, 바텀 칩(4)과 탑 칩(6)은 패드 형성면이 위쪽에 배치되도록 접착제(3)에 의해 스택되어 회로패턴(2)을 구비한 기판(1) 상에 부착되어 있으며, 각 칩(4, 6)의 본딩패드들(도시안됨)은 금속 와이어(7)에 의해 기판(1)의 회로패턴(2)과 전기적으로 연결되어져 있다.
또한, 바텀 칩(4) 및 탑 칩(6)과 금속 와이어(7)를 포함한 기판(1)의 상부면은 봉지제(8)로 밀봉되어 있으며, 상기 기판(1)의 하부면에는 외부 회로와 전기적으로 접속되는 솔더 볼(9)이 부착되어져 있다.
그러나, 전술한 종래의 칩 스택 패키지는 바텀 칩 및 탑 칩 모두가 각각 와이어 본딩 공정을 통해 기판 회로패턴과의 전기적 연결이 이루어져야 하므로, 제조 공정상의 어려움이 있다.
또한, 종래의 칩 스택 패키지는 바텀 칩으로서 가장자리 패드형의 칩만이 적용될 수 있을 뿐, 센터 패드형 칩은 적용할 수 없다.
게다가, 바텀 칩과 탑 칩간의 스택은 금속 와이어의 공간을 충분히 확보해 주어야 하므로, 구조상, 패키지의 높이를 줄이는데 한계가 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 칩들과 기판간의 전기적 연결이 용이하도록 하면서 센터 패드형의 칩도 적용할 수 있는 칩 스택 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 회로패턴을 구비한 기판; 상기 기판 상에 이방성 도전 필름(Anisotropic Conductive Film)에 의해 페이스 다운 타입으로 부착되면서 그의 본딩패드가 기판의 회로패턴과 전기적으로 연결된 바텀 칩; 상기 바텀 칩의 후면 상에 접착제에 의해 페이스 업 타입으로 부착된 탑 칩; 상기 탑 칩의 본딩패드와 기판의 회로패턴간을 전기적으로 연결한 금속 와이어; 상기 바텀 칩과 탑 칩 및 금속 와이어를 포함한 기판의 상부면을 밀봉한 봉지제; 및 상기 기판의 하부면에 부착되어 외부 회로와 전기적으로 접속되는 솔더 볼을 포함하는 칩 스택 패키지를 제공한다.
여기서, 상기 바텀 칩 및 탑 칩은 센터 패드형 및 가장자리 패드형 칩 모두 적용된다. 상기 이방성 도전 필름은 니켈, 금도금 니켈, 은도금 니켈 및 구리로 구성된 그룹으로부터 선택되는 어느 하나의 전도체들을 구비한 에폭시 또는 폴리이미드의 접착제로 이루어지며, 상기 전도체는 1∼500㎛의 직경을 갖는 구(Sphere) 또는 직육면체(Rectangular) 형상을 갖는다. 상기 바텀 칩 상에 형성된 범프를 더 포함하며, 상기 범프는 솔더 범프, 니켈 범프, 금도금 솔더 범프 및 스터드 범프로 구성된 그룹으로부터 선택되는 어느 하나이고, 5㎛ 이상의 두께 및 30㎛ 이상의 폭을 갖는다.
또한, 본 발명은, 인너리드와 아우터리드로 구분되는 리드프레임; 상기 리드프레임의 인너리드 상에 이방성 도전 필름에 의해 페이스 다운 타입으로 부착되면서 본딩패드가 상기 인너리드와 전기적으로 연결된 바텀 칩; 상기 바텀 칩의 후면 상에 접착제에 의해 페이스 업 타입으로 부착된 탑 칩; 상기 탑 칩의 본딩패드와 리드프레임의 인너리드를 전기적으로 연결한 금속 와이어; 및 상기 리드프레임의 인너리드 상에 스택된 바텀 칩 및 탑 칩과 금속 와이어를 포함하는 공간적 영역을 상기 리드프레임의 아우터리드가 노출되도록 밀봉한 봉지제를 포함하는 칩 스택 패키지를 제공한다.
여기서, 상기 리드프레임의 인너리드는 신속한 열방출이 이루어질 수 있도록 그의 밑면이 봉지제로부터 노출될 수 있다.
본 발명에 따르면, 바텀 칩과 기판간을 이방성 도전 필름으로 연결시키기 때문에 센터 패드형의 칩도 용이하게 적용할 수 있으며, 또한, 바텀 칩에 대한 와이어 본딩 공정을 생략할 수 있으므로 공정 상의 어려움도 해결할 수 있고, 게다가, 칩들의 스택 높이를 낮출 수 있으므로 패키지의 전체 높이도 줄일 수 있다.
(실시예)
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지를 도시한 단면도이다. 도시된 바와 같이, 본 발명의 칩 스택 패키지는 가장자리 패드형의 바텀 칩(24)이 이방성 도전 필름(Anisotropic Conductive Film : 이하, ACF)(23)에 의해 회로패턴(22)을 구비한 기판(21) 상에 페이스 다운 타입(face down type)으로 부착되고, 아울 러, 상기 ACF(23)에 의해 그의 본딩패드와 기판(21)의 회로패턴(22)이 전기적으로 연결된 구조를 갖는다.
그리고, 가장자리 패드형의 탑 칩(26)은 접착제(25)에 의해서 페이스 업 타입(face up type)으로 바텀 칩(24)의 하부면 상에 부착되며, 그의 본딩패드는 와이어 본딩 공정을 통해서 금속 와이어(27)에 의해 기판(21)의 회로패턴(22)과 전기적으로 연결된다.
또한, 스택된 바텀 칩(24)과 탑 칩(26) 및 금속 와이어(27)를 포함한 상기 기판(21)의 상부면은 봉지제(29)에 의해 밀봉된다.
상기에서 ACF(23)는 니켈, 금도금 니켈, 은도금 니켈 또는 구리로 이루어진 전도체 알갱이들이 에폭시 또는 폴리이미드와 같은 접착 물질 내에 분산된 구조이며, 이때, 상기 전도체 알갱이는 대략 1∼500㎛의 직경을 갖는 구(Sphere) 또는 직육면체(Rectangular) 형상을 갖는다.
이러한 ACF(23)는 그 자체로는 절연성 접착제이지만, 압력이 가해지는 경우, 바텀 칩(24)의 본딩패드와 기판(21)의 회로패턴(22) 사이에 배치된 전도체 알갱이들에 의해 상기 본딩패드와 회로패턴(22)간의 전기적 연결이 이루어진다.
이와 같은 본 발명의 칩 스택 패키지는 바텀 칩(24)의 경우 ACF(23)에 의해 기판(21) 상에 부착됨과 동시에 회로패턴(22)과의 전기적 연결이 이루어지므로, 상기 회로패턴(22)과의 전기적 연결을 위해 종래 수행하였던 와이어 본딩 공정을 생략할 수 있으며, 이에 따라, 그에 해당하는 만큼의 제조 공정상의 단순화를 얻을 수 있다.
또한, 상기 바텀 칩(24)은 ACF(23)에 의해 페이스 다운 타입으로 기판(21) 상에 배치되므로 가장자리 패드형은 물론 센터 패드형의 칩 또한 적용 가능하다.
게다가, 상기 바텀 칩(24)과 탑 칩(26)은 단순히 접착제로(25)에 의해 후면들이 상호 부착되면 되므로, 금속 와이어의 손상을 방지하기 위해 충분히 확보해야했던 간격이 필요치 않으며, 그래서, 패키지 전체로 볼때 그 높이를 줄일 수 있다.
아울러, 상기 ACF(23)는 금속 와이어에 비해 신호 전달 경로가 짧기 때문에, 금속 와이어에 의해 전기적 연결이 이루어지는 종래의 칩 스택 패키지 보다 본 발명의 칩 스택 패키지는 향상된 전기적 특성을 갖는다.
이하에서는 전술한 칩 스택 패키지의 제조 공정을 설명하도록 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 칩 스택 패키지 제조 공정을 설명하기 위한 단면도이다. 여기서, 전 공정들은 바람직하게 개별 칩이 아닌 스트립 단위로 진행되지만, 이에 대해서는 도시하지 않는다.
먼저, 도 3a에 도시된 바와 같이, 회로패턴(22)을 구비한 기판(21)을 마운트 스테이지(30)에 올려 놓은 상태에서 상기 기판(21) 상에 ACF(23)를 부착시키고, 그런다음, 마운트 헤드(40)의 열과 압력을 이용해서 상기 ACF(23) 상에 본딩패드 형성면이 아래를 향하는 페이스 다운 타입으로 바텀 칩(24)을 부착시키고, 이와 동시에, 기판의 회로패턴(22)과 바텀 칩(24)의 본딩패드간을 전기적으로 연결시킨다.
다음으로, 도 3b에 도시된 바와 같이, 상기 바텀 칩(24)의 하부면 상에 접착제(25)를 부착시키고, 마운트 헤드를 이용해서 상기 접착제(25) 상에 탑 칩(26)을 본딩패드 형성면이 위를 향하는 페이스트 업 타입으로 부착시킨다. 그런다음, 와이 어 본딩 공정을 통해 탑 칩(26)의 본딩패드와 기판(21)의 회로패턴(22)간을 금속 와이어(27)로 연결시킨다.
그리고나서, 도 3c에 도시된 바와 같이, 인캡슐레이션(Encapsulation) 공정을 통해 스택된 바텀 칩(24)과 탑 칩(26) 및 금속 와이어(27)를 포함한 기판(21)의 상부면을 봉지제(28)로 밀봉하고, 이어서, 인캡슐레이션 공정을 거진 자재에 대한 스트레스 제거 및 추가적인 화학 반응을 돕기 위해 높은 온도에서 열을 가하는 포스트 몰딩 큐어(post molding cure) 공정을 행한다.
이후, 도시하지는 않았으나, 기판(21)의 하부면에 솔더 볼을 부착한 후, 리플로우(reflow) 및 플럭스 클리닝(flux cleaning) 공정을 수행하고, 그런다음, 스트립 단위로 제조된 칩 스택 패키지들을 소잉 장비를 이용한 싱귤레이션 공정을 행하여 도 2에 도시된 바와 같은 본 발명의 칩 스택 패키지를 완성한다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 칩 스택 패키지를 도시한 단면도이다. 여기서는 전술한 본 발명의 실시예에 따른 칩 스택 패키지와 상이한 부분에 대해서만 설명하도록 하며, 또한, 도면부호는 생략한다.
도 4는 바텀 칩으로서 센터 패드형의 칩이 적용되고, 탑 칩으로서 가장자리 패드형의 칩이 적용된 예이다.
도 5는 바텀 칩 및 탑 칩 모두가 센터 패드형의 칩이 적용된 예이다.
도 6은 바텀 칩으로서 가장자리 패드형의 칩이 적용되고, 탑 칩으로서 센터 패드형의 칩이 적용된 예이다.
도 7은 본 발명의 또 다른 실시예에 따른 칩 스택 패키지를 도시한 단면도로 서, 도시된 바와 같이, 이 실시예에 따른 칩 스택 패키지는 기판이 아닌 리드프레임(50)을 이용하여 제조된다.
즉, 바텀 칩(24)은 인너리드(50a)와 아우터리드(50b)로 구분되는 리드프레임 (50)의 상기 인너리드(50a) 상에 ACF(23)에 의해 부착되고, 그리고, 그의 본딩패드가 인너리드(50a)와 전기적으로 연결된다. 탑 칩(26)은 접착제(25)에 의해 바텀 칩(24)의 후면 상에 부착되고, 그의 본딩패드가 금속 와이어(27)에 의해 상기 인너리드(50a)와 전기적으로 연결된다. 그리고, 상기 인너리드(50a) 상에 스택된 바텀 칩(24) 및 탑 칩(26)과 금속 와이어(27)를 포함하는 공간적 영역을 상기 리드프레임(50)의 아우터리드(50b)가 노출되도록 봉지제(28)로 밀봉된다.
또한, 상기 봉지제(28)는, 도 8에 도시된 바와 같이, 인너리드(50a)의 밑면을 노출시키도록 형성될 수 있다. 이 경우, 칩(24, 26)서 발생되는 열의 외부로의 방출이 용이하며, 따라서, 열 발생에 의한 성능 저하를 방지할 수 있다.
한편, 도시하지는 않았으나, 바텀 칩의 기판 상의 부착시, 상기 바텀 칩의 본딩패드 상에 솔더 범프, 니켈 범프, 금도금 솔더 범프, 또는, 스터드 범프를 형성한 후에 ACF를 이용하여 상기 바텀 칩을 부착시킬 수 있다. 이때, 범프의 두께는 5㎛ 이상으로 하며, 그 폭은 30㎛ 이상으로 한다.
이 경우, 바텀 칩의 본딩패드와 기판 회로패턴간의 전기적 연결은 더욱 신뢰성있게 이룰 수 있다.
이상에서와 같이, 본 발명은 바텀 칩과 기판간의 전기적 연결을 ACF로 이루 기 때문에, 칩 스택시, 가장자리 패드형은 물론 센터 패드형의 칩도 바텀 칩으로 적용 가능하다.
또한, 본 발명은 바텀 칩과 기판간의 전기적 연결을 ACF로 이루기 때문에 바텀 칩에 대한 와이어 본딩 공정을 생략할 수 있으며, 이에 따라, 제조 공정 측면에서 단순화를 얻을 수 있다.
게다가, 본 발명은 바텀 칩과 기판간의 전기적 연결을 ACF로 이루기 때문에 바텀 칩과 탑 칩간의 간격을 종래의 그것에 비해 줄일 수 있으며, 그래서, 패키지의 전체 높이를 낮출 수 있으므로 박형의 칩 스택 패키지를 제공할 수 있다.
부가해서, 본 발명은 바텀 칩과 기판간의 전기적 연결을 ACF로 이루기 때문에 금속 와이어에 비해 짧은 신호 경로를 제공함으로써 전기적 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 인너리드와 아우터리드로 구분되는 리드프레임;
    상기 리드프레임의 인너리드 상에 이방성 도전 필름(Anisotropic Conductive Film)에 의해 페이스 다운 타입으로 부착되면서 본딩패드가 상기 인너리드와 전기적으로 연결된 바텀 칩;
    상기 바텀 칩의 후면 상에 접착제에 의해 페이스 업 타입으로 부착된 탑 칩;
    상기 탑 칩의 본딩패드와 리드프레임의 인너리드를 전기적으로 연결한 금속 와이어; 및
    상기 리드프레임의 인너리드 상에 스택된 바텀 칩 및 탑 칩과 금속 와이어를 포함하는 공간적 영역을 상기 리드프레임의 아우터리드가 노출되도록 밀봉한 봉지제;
    를 포함하며,
    상기 리드프레임의 인너리드는 밑면이 봉지제로부터 노출된 것을 특징으로 하는 칩 스택 패키지.
KR1020020076177A 2002-12-03 2002-12-03 칩 스택 패키지 KR100876876B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020076177A KR100876876B1 (ko) 2002-12-03 2002-12-03 칩 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020076177A KR100876876B1 (ko) 2002-12-03 2002-12-03 칩 스택 패키지

Publications (2)

Publication Number Publication Date
KR20040048457A KR20040048457A (ko) 2004-06-10
KR100876876B1 true KR100876876B1 (ko) 2008-12-31

Family

ID=37343218

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020076177A KR100876876B1 (ko) 2002-12-03 2002-12-03 칩 스택 패키지

Country Status (1)

Country Link
KR (1) KR100876876B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164646A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP2000299431A (ja) * 1999-04-14 2000-10-24 Sharp Corp 半導体装置及びその製造方法
KR20010010859A (ko) * 1999-07-23 2001-02-15 이수남 칩 사이즈 스택 패키지
US6426559B1 (en) * 2000-06-29 2002-07-30 National Semiconductor Corporation Miniature 3D multi-chip module
US6437446B1 (en) * 2000-03-16 2002-08-20 Oki Electric Industry Co., Ltd. Semiconductor device having first and second chips

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164646A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP2000299431A (ja) * 1999-04-14 2000-10-24 Sharp Corp 半導体装置及びその製造方法
KR20010010859A (ko) * 1999-07-23 2001-02-15 이수남 칩 사이즈 스택 패키지
US6437446B1 (en) * 2000-03-16 2002-08-20 Oki Electric Industry Co., Ltd. Semiconductor device having first and second chips
US6426559B1 (en) * 2000-06-29 2002-07-30 National Semiconductor Corporation Miniature 3D multi-chip module

Also Published As

Publication number Publication date
KR20040048457A (ko) 2004-06-10

Similar Documents

Publication Publication Date Title
US6528876B2 (en) Semiconductor package having heat sink attached to substrate
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
US6972214B2 (en) Method for fabricating a semiconductor package with multi layered leadframe
US5903052A (en) Structure for semiconductor package for improving the efficiency of spreading heat
US6201302B1 (en) Semiconductor package having multi-dies
US6414391B1 (en) Module assembly for stacked BGA packages with a common bus bar in the assembly
JP5280014B2 (ja) 半導体装置及びその製造方法
US7879653B2 (en) Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for manufacturing the same
US8030783B2 (en) Integrated circuit package with open substrate
US6781242B1 (en) Thin ball grid array package
US7115441B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US20090134507A1 (en) Adhesive on wire stacked semiconductor package
KR101119708B1 (ko) 집적 회로 다이를 패키징하는 방법
JP2006501677A (ja) ブロック成形集成体用の耐熱強化パッケージ
JP2006522478A (ja) プロセッサ及びメモリパッケージアッセンブリを含む半導体マルチパッケージモジュール
KR20030018642A (ko) 스택 칩 모듈
US7049173B2 (en) Method for fabricating semiconductor component with chip on board leadframe
US20070052082A1 (en) Multi-chip package structure
US7179682B2 (en) Packaged device and method of forming same
JP4449258B2 (ja) 電子回路装置およびその製造方法
US6339253B1 (en) Semiconductor package
KR100876876B1 (ko) 칩 스택 패키지
US8018075B2 (en) Semiconductor package, method for enhancing the bond of a bonding wire, and method for manufacturing a semiconductor package
US20040262773A1 (en) Chip-stacked package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee