JP2000164646A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000164646A JP34057498A JP34057498A JP2000164646A JP 2000164646 A JP2000164646 A JP 2000164646A JP 34057498 A JP34057498 A JP 34057498A JP 34057498 A JP34057498 A JP 34057498A JP 2000164646 A JP2000164646 A JP 2000164646A
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conductive film
anisotropic conductive
inner lead
lead
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Yasuharu Sato
靖治 佐藤
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Renesas Semiconductor Package and Test Solutions Co Ltd
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Hitachi Hokkai Semiconductor Ltd
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ＬＯＣにおいて薄形化および小形化を実現
し、製造工程の簡略化を図る。 【解決手段】 半導体チップ１の回路形成面１ａ側に半
導体チップ１のパッド１ｂと対向して配置された複数の
インナリード２ａと、半導体チップ１の回路形成面１ａ
とインナリード２ａとの間に介在して半導体チップ１と
インナリード２ａとを接合する異方性導電膜４と、半導
体チップ１を樹脂封止して形成したパッケージ本体３
と、パッケージ本体３から突出しかつインナリード２ａ
と電気的に接続された複数のアウタリード２ｂとからな
り、半導体チップ１のパッド１ｂとこのパッド１ｂ上に
対向して配置されたインナリード２ａとが異方性導電膜
４によって電気的に接続され、ボンディングワイヤを用
いないことにより、薄形化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、ＬＯＣ(Lead On Chip)構造の半導体装置の
薄形化と製造工程の簡略化に適用して有効な技術に関す
る。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】表面実装形の半導体装置の１つにＬＯＣ構
造の半導体装置（以降、単にＬＯＣと呼ぶ）がある。こ
のＬＯＣは、半導体チップの主面側つまり回路形成面側
にフィルム状の絶縁性粘着シートを介してインナリード
を配置し、このインナリードと半導体チップのパッド
（表面電極）とをＡｕ線などのボンディングワイヤによ
って電気的に接続する構造になっている。
【０００４】さらに、ＬＯＣでは、電源やグランド用の
リードであるバスバーリードが設けられた構造のものが
多い。
【０００５】したがって、ＬＯＣのワイヤボンディング
では、ワイヤループを行う際にバスバーリード越えの特
殊形状のループを形成する場合がある。
【０００６】また、絶縁性粘着シートによって半導体チ
ップをインナリードに固定するタイプのＬＯＣでは、そ
の製造工程でボンディングステージとボンディングツー
ルを使用し、熱圧着によって絶縁性粘着シートを介して
インナリードと半導体チップとを接合している。
【０００７】なお、半導体チップの回路形成面（主面）
側に複数のインナリードが絶縁シートを介して配置され
たＬＯＣについては、例えば、特開昭６１−２１８１３
９号公報に記載されている。
【０００８】
【発明が解決しようとする課題】ところが、前記した技
術のＬＯＣにおいては、ボンディングワイヤがバスバー
リード越えの特殊形状のループを形成しているため、ワ
イヤループの高さが高くなり、これにより、パッケージ
本体を薄く形成することができない。
【０００９】したがって、ＬＯＣの薄形化や小形化の実
現が困難であることが問題とされる。
【００１０】さらに、バスバーリード越えの特殊形状の
ワイヤループが形成されているため、隣あったワイヤ間
でショートが発生し易く、その結果、ＬＯＣの信頼性を
低下させることが問題となる。
【００１１】本発明の目的は、薄形化および小形化を実
現し、製造工程の簡略化を図る半導体装置およびその製
造方法を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体装置は、半導体
チップの回路形成面側に前記半導体チップの表面電極と
対向して配置された複数のインナリードと、前記半導体
チップの前記回路形成面と前記インナリードとの間に介
在して前記半導体チップと前記インナリードとを接合す
る異方性導電膜と、前記インナリードと電気的に接続さ
れた外部端子である複数のアウタリードとを有し、前記
半導体チップの前記表面電極とこれに対向する前記イン
ナリードとが前記異方性導電膜によって電気的に接続さ
れているものである。
【００１５】これにより、ＬＯＣにおいてワイヤボンデ
ィングを行わなくて済み、その結果、パッケージ本体を
薄く形成することができる。
【００１６】したがって、ＬＯＣの薄形化および小形化
を実現することが可能になる。
【００１７】また、本発明の半導体装置の製造方法は、
複数のインナリードとそれぞれの前記インナリードに連
なった複数のアウタリードとを備え、前記インナリード
に異方性導電膜が張り付けられたリードフレームを準備
する工程と、回路形成面に半導体集積回路が形成された
半導体チップを準備する工程と、前記半導体チップの前
記回路形成面と前記インナリードとを前記異方性導電膜
を介して対向させて配置する工程と、前記異方性導電膜
を熱圧着または加圧保持して前記半導体チップの前記回
路形成面と前記インナリードとを前記異方性導電膜によ
って接合し、前記半導体チップの前記表面電極とこれに
対向する前記インナリードとを前記異方性導電膜によっ
て電気的に接続する工程と、前記半導体チップを樹脂封
止してパッケージ本体を形成する工程と、前記パッケー
ジ本体から突出する前記アウタリードを前記リードフレ
ームから分離する工程とを有するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１９】図１は本発明の半導体装置であるＬＯＣの
構造の実施の形態の一例を示す断面図、図２は図１に示
すＬＯＣの内部の構造をパッケージ本体を透過して示す
平面図、図３は本発明の半導体装置（ＬＯＣ）の製造方
法における半導体ウェハの構造の一例を示す部分断面
図、図４は本発明の半導体装置（ＬＯＣ）の製造方法に
おける熱圧着の一例を示す断面図、図５は本発明の半導
体装置（ＬＯＣ）の製造方法の手順の一例を示す製造プ
ロセス図である。
【００２０】本実施の形態の半導体装置は、例えば、パ
ーソナルコンピュータやワークステーション、あるい
は、小形テレビ電話や携帯電子機器などに組み込まれる
表面実装形ＬＳＩ（Large Scale Integration)パッケー
ジの一種であり、図１に示すように、パッケージ本体３
内に封止された半導体チップ１の主面側である回路形成
面１ａ側に複数のインナリード２ａが配置された樹脂封
止形のＬＯＣ構造のものである。
【００２１】さらに、前記半導体装置の外観構造は、ア
ウタリード２ｂがガルウィング状に曲げ形成されたＳＯ
Ｐ（Small Outline Package)などと同様のものである。
【００２２】図１、図２に示す本実施の形態のＬＯＣの
構成について説明すると、半導体チップ１の回路形成面
１ａ側に半導体チップ１のパッド１ｂ（表面電極）と対
向して配置された複数のインナリード２ａと、半導体チ
ップ１の回路形成面１ａとインナリード２ａとの間に介
在して半導体チップ１とインナリード２ａとを接合する
異方性導電膜４と、半導体チップ１を樹脂封止して形成
したパッケージ本体３と、パッケージ本体３から突出
し、かつインナリード２ａと電気的に接続された外部端
子である複数のアウタリード２ｂとからなり、半導体チ
ップ１のパッド１ｂとこのパッド１ｂ上に対向して配置
されたインナリード２ａとが異方性導電膜４によって電
気的に接続されているものである。
【００２３】ここで、異方性導電膜４は、ＡＣＦ（Anis
otropic Conductive Film)とも呼ばれ、樹脂材４ａ中に
カーボンブラック、ニッケル微粒子またはボールはんだ
などの導電粒子４ｂを分散して含有させたシート状の電
気接続材料であり、接続したい対向電極間に異方性導電
膜４を挟み、熱圧着または加圧保持して面方向の絶縁を
保持しつつ、厚み方向の電極間の電気的接続を行うもの
である。
【００２４】異方性導電膜４の厚さは、例えば、１５〜
３５μｍ、シートの大きさは、例えば、図４に示すよう
に、ボンディングツール５により一括して加圧・加熱が
可能なようにボンディングツール５の加圧面とほぼ同様
の大きさのものである。
【００２５】さらに、導電粒子４ｂの粒子径は、例え
ば、数μｍ〜数十μｍである。樹脂材４ａは、信頼性な
どを考慮して熱可塑性樹脂、熱硬化性樹脂もしくは半熱
硬化性樹脂などである。
【００２６】本実施の形態では、異方性導電膜４を熱圧
着（加圧・加熱）し、これにより、半導体チップ１のパ
ッド１ｂとインナリード２ａとを異方性導電膜４によっ
て電気的に接続する場合を説明する。
【００２７】そこで、前記熱圧着時に異方性導電膜４に
荷重を与える荷重付与手段が、インナリード２ａまたは
半導体チップ１のパッド１ｂもしくはその両者に設けら
れていることが好ましく、本実施の形態では、前記荷重
付与手段が、インナリード２ａと半導体チップ１のパッ
ド１ｂとに設けられている場合を説明する。
【００２８】すなわち、インナリード２ａ側の前記荷重
付与手段として、異方性導電膜４によって半導体チップ
１のパッド１ｂと電気的に接合するインナリード２ａの
接合部２ｃに半導体チップ１の回路形成面１ａ側に突出
する突起部２ｄが形成されている。
【００２９】なお、インナリード２ａの突起部２ｄは、
例えば、コイニングなどの加工方法によって形成するも
のであるが、その加工方法は、コイニングに限定される
ものではない。
【００３０】一方、半導体チップ１側の前記荷重付与手
段として、半導体チップ１のパッド１ｂが回路形成面１
ａよりも突出して形成されている。
【００３１】これは、図３に示すように、半導体ウェハ
７の状態において各半導体チップ１におけるアルミニウ
ムのパッド１ｂを、複数回蒸着などを行って回路形成面
１ａよりも突出するように厚く形成するものである。
【００３２】ただし、パッド１ｂを回路形成面１ａより
も突出するように厚く形成した際には、アルミニウムの
パッド１ｂの表面は露出するため、酸化し易い。
【００３３】したがって、酸化防止のために、パッド１
ｂの表面に金めっきなどの金属コーティングを施すこと
が好ましい。
【００３４】なお、インナリード２ａの接合部２ｃに突
起部２ｄが形成され、かつ、半導体チップ１のパッド１
ｂを回路形成面１ａより突出させて形成することによ
り、異方性導電膜４を熱圧着してこれに荷重を付与しよ
うとした際に、確実に異方性導電膜４に荷重を掛けるこ
とができ、その結果、異方性導電膜４によるインナリー
ド２ａと半導体チップ１のパッド１ｂとの電気的接続を
より確実に行うことができる。
【００３５】また、本実施の形態のＬＯＣは、インナリ
ード２ａと半導体チップ１のパッド１ｂとをこれらの間
に介在する異方性導電膜４によって電気的に接続するも
のである。
【００３６】したがって、各インナリード２ａは、その
接合部２ｃが、半導体チップ１のパッド１ｂ上にほぼ対
向して配置されている必要がある。
【００３７】本実施の形態では、半導体チップ１のパッ
ド１ｂとこれに対応するインナリード２ａの端部の接合
部２ｃとが、パッド１ｂ上で対向して配置されなければ
ならない。
【００３８】したがって、本実施の形態のＬＯＣにおい
ては、従来のＬＯＣより、図２に示すように、各インナ
リード２ａのパッケージ本体中央側の端部の長さを長く
形成することになる。
【００３９】これにより、半導体チップ１のパッド１ｂ
とこれに対応かつ対向するインナリード２ａとを異方性
導電膜４を介して電気的に接続することができる。
【００４０】さらに、インナリード２ａと異方性導電膜
４とは、直接は接合しにくいため、インナリード２ａの
異方性導電膜４との接合箇所に、ポリイミド系の絶縁コ
ーティングなどを施すことが好ましい。
【００４１】なお、インナリード２ａやアウタリード２
ｂは、例えば、銅あるいは鉄−ニッケル合金などからな
る厚さ0.１５〜0.２ｍｍ程度のリードフレーム２（図４
参照）に形成されているものであり、図１、図２に示す
ＬＯＣは、このリードフレーム２を用いて製造したもの
である。
【００４２】また、本実施の形態のＬＯＣでは、半導体
チップ１とインナリード２ａとの接合（電気的接合と機
械的接合）において、異方性導電膜４のみを用いてい
る。
【００４３】つまり、異方性導電膜４の熱圧着を行った
際に、熱硬化性の樹脂材４ａによって半導体チップ１を
インナリード２ａに接合し、これにより、半導体チップ
１は異方性導電膜４を介してインナリード２ａに固定さ
れている。
【００４４】また、前記ＬＯＣにおけるパッケージ本体
３は、例えば、エポキシ系の熱硬化性の封止用樹脂を用
いて、トランスファーモールド法などによって形成した
ものである。
【００４５】次に、図５に示す製造手順に基づいて、本
実施の形態によるＬＯＣ（半導体装置）の製造方法につ
いて説明する。
【００４６】まず、複数のインナリード２ａとそれぞれ
のインナリード２ａに連なった複数のアウタリード２ｂ
とを備え、インナリード２ａに予め異方性導電膜４が張
り付けられたリードフレーム２を準備する。
【００４７】なお、本実施の形態では、異方性導電膜４
の熱圧着時に異方性導電膜４に荷重（ここでの荷重は、
ボンディングツール５による荷重をパッド１ｂごとに集
中させた荷重）を与える荷重付与手段がインナリード２
ａと半導体チップ１のパッド１ｂとに設けられている場
合を説明する。
【００４８】すなわち、リードフレーム２のインナリー
ド２ａの接合部２ｃには、荷重付与手段として半導体チ
ップ１の回路形成面１ａ側に突出する突起部２ｄが形成
され、また、半導体チップ１においては、荷重付与手段
としてパッド１ｂが回路形成面１ａより突出するように
厚く形成されている。
【００４９】その後、図５のステップＳ１に示すよう
に、リードフレーム供給を行うとともに、主面である回
路形成面１ａに半導体集積回路が形成された半導体チッ
プ１の供給である半導体チップ供給を行う（ステップＳ
２）。
【００５０】なお、リードフレーム２に対しては、これ
をチップマウント装置のマウント位置まで搬送する前に
予め除湿処理を行っておく。
【００５１】その後、半導体チップ１の回路形成面１ａ
とインナリード２ａとを異方性導電膜４を介して対向さ
せて配置する。
【００５２】その際、まず、除湿されたリードフレーム
２を、その異方性導電膜４が貼り付けられた側の面を下
方（ボンディングステージ６側）に向けてチップマウン
ト装置のボンディングステージ６のマウント位置まで搬
送する。
【００５３】この時、ボンディングステージ６とボンデ
ィングツール５を予め所定温度に加熱しておく。
【００５４】一方、ダイシング後の半導体ウェハ７から
半導体チップ１をピックアップし、ボンディングステー
ジ６上に回路形成面１ａを上方に向けて載置する。
【００５５】続いて、カメラなどの位置認識手段によっ
てリードフレーム２のインナリード２ａの接合部２ｃの
位置と、半導体チップ１のパッド１ｂの位置とを検出
し、この検出結果に基づいてボンディングステージ６に
より半導体チップ１の位置を補正する。
【００５６】これにより、半導体チップ１を前記マウン
ト位置に移動させる。
【００５７】この状態で、半導体チップ１のパッド１ｂ
とこれに対応するインナリード２ａとが、パッド１ｂ上
にインナリード２ａの接合部２ｃが対向した状態で配置
される。
【００５８】その後、異方性導電膜４を熱圧着して半導
体チップ１の回路形成面１ａとインナリード２ａとを異
方性導電膜４によって接合するチップマウントを行い
（ステップＳ３）、これとともに、半導体チップ１のパ
ッド１ｂとこれに対向するインナリード２ａとを異方性
導電膜４によって電気的に接続する。
【００５９】その際、図４に示すように、まず、ボンデ
ィングステージ６を所定位置まで上昇させ、これととも
に、ボンディングツール５を下降させ、これにより、半
導体チップ１およびインナリード２ａをボンディングツ
ール５とボンディングステージ６とによってクランプす
る。
【００６０】この時、異方性導電膜４は、インナリード
２ａと半導体チップ１の回路形成面１ａとの間に配置さ
れている。
【００６１】続いて、ボンディングツール５を僅かに下
降させて、異方性導電膜４に所定の荷重を掛ける。この
時、異方性導電膜４は、例えば、１８０℃程度に加熱さ
れた状態となっている。
【００６２】さらに、インナリード２ａの突起部２ｄと
半導体チップ１の回路形成面１ａより突出して形成され
たパッド１ｂとにより、異方性導電膜４に対しては、各
パッド１ｂ位置において集中した荷重が加わり、これに
より、異方性導電膜４中の導電粒子４ｂが半導体チップ
１の各パッド１ｂに対して集中する。
【００６３】その結果、半導体チップ１のパッド１ｂと
インナリード２ａの接合部２ｃとを異方性導電膜４を介
して電気的に接続することができる。
【００６４】さらに、異方性導電膜４の樹脂材４ａによ
り、インナリード２ａと半導体チップ１の回路形成面１
ａとが接合され、その結果、異方性導電膜４を介して半
導体チップ１をインナリード２ａによって支持すること
ができる。
【００６５】チップマウント後、エポキシ系の熱硬化性
の封止用樹脂などを用いて半導体チップ１を樹脂封止し
てパッケージ本体３を形成する。
【００６６】すなわち、図５に示す封止用樹脂供給（ス
テップＳ４）を行い、これにより、半導体チップ１の樹
脂封止を行う（ステップＳ５）。
【００６７】モールド終了後、リード成形を行う（ステ
ップＳ６）。
【００６８】つまり、パッケージ本体３から突出するア
ウタリード２ｂを切断成形金型（図示せず）を用いて切
断して、パッケージ本体３を含むアウタリード２ｂをリ
ードフレーム２から分離するとともに、アウタリード２
ｂを所望の形状（本実施の形態ではガルウィング状）に
曲げ成形する。
【００６９】その後、ＬＯＣに対して所定の検査を行う
（ステップＳ７）。
【００７０】これにより、図１、図２に示すＬＯＣの製
造を終了する。
【００７１】本実施の形態のＬＯＣ（半導体装置）およ
びその製造方法によれば、以下のような作用効果が得ら
れる。
【００７２】すなわち、ＬＯＣにおいて半導体チップ１
のパッド１ｂとインナリード２ａとが異方性導電膜４に
よって電気的に接続されていることにより、ワイヤボン
ディングを行わなくて済む。
【００７３】これにより、ボンディングワイヤを用いな
いため、パッケージ本体３を薄く形成することができ、
その結果、ＬＯＣの薄形化および小形化を実現すること
が可能になる。
【００７４】さらに、ボンディングワイヤを用いないた
め、ワイヤショートを無くすことができる。
【００７５】その結果、ＬＯＣの信頼性の向上を図るこ
とができる。
【００７６】また、ボンディングワイヤを用いないた
め、ワイヤボンディング工程を削除することができ、そ
の結果、ＬＯＣの製造工程の簡略化を実現できる。
【００７７】これにより、ＬＯＣの製造コストを低減す
ることができる。
【００７８】なお、ボンディングワイヤの代わりとして
異方性導電膜４を用いることにより、半導体チップ１の
パッド１ｂとインナリード２ａとの電気的接続の際に、
異方性導電膜４の熱圧着により複数のパッド１ｂに対し
て一括してインナリード２ａとの電気的接続を行うこと
ができる。
【００７９】したがって、半導体チップ１のパッド１ｂ
とインナリード２ａとの電気的接続処理をバッチ処理す
ることができ、これにより、半導体チップ１のパッド１
ｂのインナリード２ａへの電気的接続工程を時間短縮す
ることができ、その結果、ＬＯＣの製造工程における時
間的短縮化を図ることが可能になる。
【００８０】また、ボンディングワイヤの代わりとして
異方性導電膜４を用い、かつチップマウントの際にボン
ディングステージ６とボンディングツール５を用いるこ
とにより、チップマウント時にこれと同時に半導体チッ
プ１のパッド１ｂとインナリード２ａとの異方性導電膜
４による電気的接続も行うことが可能になる。
【００８１】したがって、チップマウント処理（ぺ付け
ともいう）と、半導体チップ１のパッド１ｂのインナリ
ード２ａへの電気的接続処理とを同時に行うことがで
き、その結果、ＬＯＣの製造工程の簡略化を図ることが
できる。
【００８２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００８３】例えば、前記実施の形態では、インナリー
ド２ａによる半導体チップ１の支持が異方性導電膜４の
みによって行われる場合を説明したが、図６（ａ),
（ｂ）に示す他の実施の形態のＬＯＣのように、インナ
リード２ａへの半導体チップ１の固定を絶縁性粘着シー
ト８を介して行ってもよい。
【００８４】ここで、図６に示すＬＯＣの図１に示すＬ
ＯＣとの相違点は、半導体チップ１のインナリード２ａ
への固定に絶縁性粘着シート８を用いている点である。
【００８５】なお、絶縁性粘着シート８は、例えば、フ
ィルム状のポリイミドテープ基材の両面に接着層が形成
された絶縁性のテープ材である。
【００８６】これにより、図６に示すＬＯＣは、半導体
チップ１の回路形成面１ａとインナリード２ａとの間に
介在する絶縁性粘着シート８を有するものであり、この
絶縁性粘着シート８によって半導体チップ１とインナリ
ード２ａとの接合を行っている。つまり、インナリード
２ａによって半導体チップ１を支持する際に、予めイン
ナリード２ａに張り付けられた絶縁性粘着シート８を介
して半導体チップ１を支持するものである。
【００８７】なお、図６に示すＬＯＣにおいて、半導体
チップ１のパッド１ｂとインナリード２ａとの電気的接
続は異方性導電膜４によって行われる。
【００８８】したがって、図６に示すＬＯＣの製造工程
では、ボンディングステージ６とボンディングツール５
とによって半導体チップ１およびインナリード２ａをク
ランプした際に、半導体チップ１とインナリード２ａと
の間に異方性導電膜４と絶縁性粘着シート８とが介在さ
れ、これにより、異方性導電膜４および絶縁性粘着シー
ト８を加熱・加圧（熱圧着）し、その結果、半導体チッ
プ１のパッド１ｂとインナリード２ａの接合部２ｃとを
異方性導電膜４によって電気的に接続するとともに、半
導体チップ１の回路形成面１ａとインナリード２ａとを
絶縁性粘着シート８によって接合する。
【００８９】これにより、インナリード２ａによる半導
体チップ１の支持を確実に行うことができる。
【００９０】また、図７（ａ),（ｂ）の他の実施の形態
に示すように、荷重付与手段として、バンプ電極９を用
いてもよい。
【００９１】すなわち、図７に示すＬＯＣは、荷重付与
手段としてインナリード２ａの接合部２ｃに半田や金な
どの導電性のバンプ電極９を取付け、かつ、このバンプ
電極９に異方性導電膜４を張り付け、異方性導電膜４の
熱圧着時にバンプ電極９によって異方性導電膜４に荷重
を掛けるものである。
【００９２】なお、バンプ電極９の取り付けについて
は、予めインナリード２ａの接合部２ｃに取り付けても
よいし、図８（ａ),（ｂ）に示す他の実施の形態のＬＯ
Ｃのように、予め半導体チップ１のパッド１ｂ上に形成
してもよい。
【００９３】ここで、図８（ａ),（ｂ）に示すＬＯＣ
は、半導体チップ１の中央にパッド１ｂが１列に配置さ
れたものであり、かつ、ＬＯＣの製造工程（前工程）に
おいてバンプ電極９を予め半導体チップ１のパッド１ｂ
上に形成したものである。
【００９４】また、図１に示すＬＯＣは、図９および図
１０に示す他の実施の形態のＬＯＣのように片面モール
ド構造にすることもできる。
【００９５】すなわち、前記実施の形態のＬＯＣは、イ
ンナリード２ａを半導体チップ１のパッド１ｂ上に配置
して両者を異方性導電膜４によって電気的に接続する構
造であるため、従来のＬＯＣと比較すると、インナリー
ド２ａのパッケージ本体３中央側の端部の長さを長く形
成しており、これが図１に示す本実施の形態のＬＯＣで
ある。
【００９６】これにより、インナリード２ａが従来のＬ
ＯＣのものより長くなるため、パッケージ本体３へのイ
ンナリード２ａの埋込み量を増やすことができる。
【００９７】したがって、ＬＯＣを片面モールド構造と
した際にも、従来の片面モールド構造のＬＯＣと比べ
て、インナリード２ａと繋がるアウタリード２ｂの支持
強度を向上できる。
【００９８】これにより、図９および図１０に示すよう
な片面モールド構造のＬＯＣを実現できる。
【００９９】したがって、片面モールド構造のＬＯＣに
おいてリードフレーム２の切断成形時や搬送時などに発
生し易いアウタリード２ｂの破損を低減できる。
【０１００】その結果、片面モールド構造のＬＯＣにお
いても信頼性を向上できる。
【０１０１】さらに、片面モールド構造の場合、図１０
に示すＬＯＣのように、半導体チップ１の背面（回路形
成面１ａと反対側の面）１ｃにヒートシンク１０を取り
付けることが可能になり、その結果、小形（薄形）ヒー
トシンクパッケージを実現させることができる。
【０１０２】また、図１、図２に示す前記実施の形態の
ＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯＣ
とにおいては、バスバーリードを有していない場合を説
明したが、前記バスバーリードを備えていても良く、そ
の際、バスバーリードに突起部２ｄなどの荷重付与手段
を設けてもよい。
【０１０３】さらに、図１、図２に示す前記実施の形態
のＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯ
Ｃとにおいては、アウタリード２ｂがガルウィング状に
形成されている場合を説明したが、アウタリード２ｂの
形状は、ガルウィング状に限ることなく、ガルウィング
状以外のＪ字形（この際のＬＯＣの外観形状は、ＳＯＪ
（Small Outline J-leaded Package) となる）などであ
ってもよい。
【０１０４】なお、片面モールド構造のＬＯＣの場合に
は、ＣＳＰ（Chip Scale Package)やＬＧＡ（Land Grid
Array)に適用することも可能である。
【０１０５】また、図１、図２に示す前記実施の形態の
ＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯＣ
とにおいては、異方性導電膜４を熱圧着する場合につい
て説明したが、異方性導電膜４の接合については、熱圧
着に限ることなく、異方性導電膜４が有する樹脂材４ａ
によっては加圧保持のみであってもよい。
【０１０６】なお、図１、図２に示す前記実施の形態の
ＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯＣ
とにおいては、リードフレーム２に、予め異方性導電膜
４、または異方性導電膜４と絶縁性粘着シート８とが貼
り付けられている場合を説明したが、それぞれの部材
（リードフレーム２と異方性導電膜４と絶縁性粘着シー
ト８）を別々に搬入して、ＬＯＣの製造工程として、リ
ードフレーム２に異方性導電膜４を張り付ける工程、も
しくはリードフレーム２に異方性導電膜４と絶縁性粘着
シート８とを張り付ける工程から開始してもよい。
【０１０７】また、図１、図２に示す前記実施の形態の
ＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯＣ
とにおいては、インナリード２ａや半導体チップ１に荷
重付与手段が設けられている場合を説明したが、前記荷
重付与手段は必ずしも設けられていなくてもよい。
【０１０８】さらに、図１、図２に示す前記実施の形態
のＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯ
Ｃとにおける異方性導電膜４の大きさは、ボンディング
ツール５の加圧面とほぼ同じ大きさであるが、異方性導
電膜４の大きさは、これに限定されるものではなく、図
６〜図８に示すＬＯＣのように種々の大きさのものを用
いることが可能であり、かつ１つのＬＯＣで用いる異方
性導電膜４の枚数も１枚に限定されるものではなく、図
６や図７に示すＬＯＣのように、インナリード２ａの本
数やその配置などに応じて複数枚の異方性導電膜４を有
していてもよい。
【０１０９】また、図１、図２に示す前記実施の形態の
ＬＯＣと、図６〜図１０に示す他の実施の形態のＬＯＣ
とにおいては、半導体チップ１のパッド１ｂの配列が中
央２列配列もしくは中央１列配列の場合を説明したが、
パッド１ｂの配列は、各パッド１ｂ上にインナリード２
ａの接合部２ｃが対向して配置されていれば、他の配
列、すなわち外周配列などであってもよい。
【０１１０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１１】（１）．ＬＯＣにおいて半導体チップの表
面電極とインナリードとが異方性導電膜によって電気的
に接続されていることにより、ワイヤボンディングを行
わなくて済み、これにより、ボンディングワイヤを用い
ないため、パッケージ本体を薄く形成することができ
る。その結果、ＬＯＣの薄形化および小形化を実現する
ことが可能になる。
【０１１２】（２）．ボンディングワイヤを用いないた
め、ワイヤショートを無くすことができる。その結果、
ＬＯＣの信頼性の向上を図ることができる。さらに、ワ
イヤボンディング工程を削除することができ、その結
果、ＬＯＣの製造工程の簡略化を実現できる。これによ
り、ＬＯＣの製造コストを低減することができる。
【０１１３】（３）．ボンディングワイヤの代わりとし
て異方性導電膜を用いることにより、半導体チップの表
面電極とインナリードとの電気的接続の際に、異方性導
電膜の熱圧着により複数の表面電極に対して一括してイ
ンナリードとの電気的接続を行うことができる。したが
って、半導体チップの表面電極とインナリードとの電気
的接続処理をバッチ処理することができ、これにより、
ＬＯＣの製造工程における時間的短縮化を図ることが可
能になる。
【０１１４】（４）．ボンディングワイヤの代わりとし
て異方性導電膜を用いることにより、チップマウント時
にこれと同時に半導体チップとインナリードとの電気的
接続も行うことが可能になる。したがって、チップマウ
ント処理と、半導体チップのインナリードへの電気的接
続処理とを同時に行うことができ、その結果、ＬＯＣの
製造工程の簡略化を図ることができる。
【０１１５】（５）．前記ＬＯＣは、インナリードと半
導体チップの表面電極とを異方性導電膜によって電気的
に接続する構造であるため、従来のＬＯＣと比較してイ
ンナリードのパッケージ本体中央側の端部の長さを長く
形成することになる。これにより、インナリードが長く
なるため、パッケージ本体へのインナリードの埋込み量
を増やすことができる。したがって、ＬＯＣを片面モー
ルド構造とした際には、従来の片面モールド構造のＬＯ
Ｃと比べて、アウタリードの支持強度を向上でき、これ
により、片面モールド構造のＬＯＣのアウタリードの破
損を低減できる。その結果、片面モールド構造のＬＯＣ
においても信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の半導体装置であるＬＯＣの構造の実施
の形態の一例を示す断面図である。
【図２】図１に示すＬＯＣの内部の構造をパッケージ本
体を透過して示す平面図である。
【図３】本発明の半導体装置（ＬＯＣ）の製造方法にお
ける半導体ウェハの構造の一例を示す部分断面図であ
る。
【図４】本発明の半導体装置（ＬＯＣ）の製造方法にお
ける熱圧着の一例を示す断面図である。
【図５】本発明の半導体装置（ＬＯＣ）の製造方法の手
順の一例を示す製造プロセス図である。
【図６】（ａ),（ｂ）は本発明の他の実施の形態の半導
体装置（ＬＯＣ）におけるチップマウント後の構造を示
す図であり、（ａ）は部分平面図、（ｂ）は部分断面図
である。
【図７】（ａ),（ｂ）は本発明の他の実施の形態の半導
体装置（ＬＯＣ）におけるチップマウント後の構造を示
す図であり、（ａ）は部分平面図、（ｂ）は部分断面図
である。
【図８】（ａ),（ｂ）は本発明の他の実施の形態の半導
体装置（ＬＯＣ）におけるチップマウント後の構造を示
す図であり、（ａ）は部分平面図、（ｂ）は部分断面図
である。
【図９】本発明による半導体装置（ＬＯＣ）の他の実施
の形態の構造を示す断面図である。
【図１０】本発明による半導体装置（ＬＯＣ）の他の実
施の形態の構造を示す断面図である。
【符号の説明】
１ 半導体チップ １ａ 回路形成面 １ｂ パッド（表面電極） １ｃ 背面 ２ リードフレーム ２ａ インナリード ２ｂ アウタリード ２ｃ 接合部 ２ｄ 突起部（荷重付与手段） ３ パッケージ本体 ４ 異方性導電膜 ４ａ 樹脂材 ４ｂ 導電粒子 ５ ボンディングツール ６ ボンディングステージ ７ 半導体ウェハ ８ 絶縁性粘着シート ９ バンプ電極（荷重付与手段） １０ ヒートシンク

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの回路形成面側に前記半導
    体チップの表面電極と対向して配置された複数のインナ
    リードと、 前記半導体チップの前記回路形成面と前記インナリード
    との間に介在して前記半導体チップと前記インナリード
    とを接合する異方性導電膜と、 前記インナリードと電気的に接続された外部端子である
    複数のアウタリードとを有し、 前記半導体チップの前記表面電極とこれに対向する前記
    インナリードとが前記異方性導電膜によって電気的に接
    続されていることを特徴とする半導体装置。
  2. 【請求項２】 半導体チップの回路形成面側に前記半導
    体チップの表面電極と対向して配置された複数のインナ
    リードと、 前記半導体チップの前記回路形成面と前記インナリード
    との間に介在して前記半導体チップの前記表面電極とこ
    れに対向する前記インナリードとを電気的に接続する異
    方性導電膜と、 前記半導体チップの前記回路形成面と前記インナリード
    との間に介在して前記半導体チップと前記インナリード
    とを接合する絶縁性粘着シートと、 前記インナリードと電気的に接続された外部端子である
    複数のアウタリードとを有し、 前記半導体チップの前記表面電極とこれに対向する前記
    インナリードとが前記異方性導電膜によって電気的に接
    続されていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２記載の半導体装置であ
    って、前記異方性導電膜を熱圧着または加圧保持して前
    記半導体チップの前記表面電極と前記インナリードとを
    前記異方性導電膜によって電気的に接続する際に前記異
    方性導電膜に荷重を与える荷重付与手段が、前記インナ
    リードまたは前記半導体チップの前記表面電極もしくは
    その両者に設けられていることを特徴とする半導体装
    置。
  4. 【請求項４】 請求項３記載の半導体装置であって、前
    記荷重付与手段として、前記異方性導電膜によって前記
    半導体チップの前記表面電極と電気的に接合する前記イ
    ンナリードの接合部に前記半導体チップの前記回路形成
    面側に突出する突起部が形成されていることを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項３記載の半導体装置であって、前
    記荷重付与手段として、前記異方性導電膜によって前記
    半導体チップの前記表面電極と電気的に接合する前記イ
    ンナリードの接合部に前記半導体チップの前記回路形成
    面側に突出するバンプ電極が形成されていることを特徴
    とする半導体装置。
  6. 【請求項６】 請求項３，４または５記載の半導体装置
    であって、前記荷重付与手段として、前記半導体チップ
    の前記表面電極が前記回路形成面よりも突出して形成さ
    れていることを特徴とする半導体装置。
  7. 【請求項７】 複数のインナリードとそれぞれの前記イ
    ンナリードに連なった複数のアウタリードとを備え、前
    記インナリードに異方性導電膜が張り付けられたリード
    フレームを準備する工程と、 回路形成面に半導体集積回路が形成された半導体チップ
    を準備する工程と、 前記半導体チップの前記回路形成面と前記インナリード
    とを前記異方性導電膜を介して対向させて配置する工程
    と、 前記異方性導電膜を熱圧着または加圧保持して前記半導
    体チップの前記回路形成面と前記インナリードとを前記
    異方性導電膜によって接合し、前記半導体チップの前記
    表面電極とこれに対向する前記インナリードとを前記異
    方性導電膜によって電気的に接続する工程と、 前記半導体チップを樹脂封止してパッケージ本体を形成
    する工程と、 前記パッケージ本体から突出する前記アウタリードを前
    記リードフレームから分離する工程とを有することを特
    徴とする半導体装置の製造方法。
  8. 【請求項８】 複数のインナリードとそれぞれの前記イ
    ンナリードに連なった複数のアウタリードとを備え、前
    記インナリードに異方性導電膜および絶縁性粘着シート
    が張り付けられたリードフレームを準備する工程と、 回路形成面に半導体集積回路が形成された半導体チップ
    を準備する工程と、 前記半導体チップの前記回路形成面と前記インナリード
    とを前記異方性導電膜および前記絶縁性粘着シートを介
    して対向させて配置する工程と、 前記異方性導電膜および前記絶縁性粘着シートを熱圧着
    または加圧保持して前記半導体チップの前記回路形成面
    と前記インナリードとを前記絶縁性粘着シートによって
    接合し、前記半導体チップの前記表面電極とこれに対向
    する前記インナリードとを前記異方性導電膜によって電
    気的に接続する工程と、 前記半導体チップを樹脂封止してパッケージ本体を形成
    する工程と、 前記パッケージ本体から突出する前記アウタリードを前
    記リードフレームから分離する工程とを有することを特
    徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項７または８記載の半導体装置の製
    造方法であって、前記異方性導電膜を熱圧着または加圧
    保持して前記半導体チップの前記表面電極と前記インナ
    リードとを前記異方性導電膜によって電気的に接続する
    際に、前記インナリードまたは前記半導体チップの前記
    表面電極もしくはその両者に設けられた荷重付与手段に
    よって前記異方性導電膜に荷重を与えることを特徴とす
    る半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001061368A1 (fr) * 2000-02-18 2001-08-23 Oht Inc. Testeur et son support
KR100876876B1 (ko) * 2002-12-03 2008-12-31 주식회사 하이닉스반도체 칩 스택 패키지

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Publication number Priority date Publication date Assignee Title
WO2001061368A1 (fr) * 2000-02-18 2001-08-23 Oht Inc. Testeur et son support
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