JP3550946B2 - Ｔａｂ型半導体装置 - Google Patents
Ｔａｂ型半導体装置 Download PDFInfo
- Publication number
- JP3550946B2 JP3550946B2 JP14066897A JP14066897A JP3550946B2 JP 3550946 B2 JP3550946 B2 JP 3550946B2 JP 14066897 A JP14066897 A JP 14066897A JP 14066897 A JP14066897 A JP 14066897A JP 3550946 B2 JP3550946 B2 JP 3550946B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- inner lead
- semiconductor device
- circuit board
- flexible circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/79—Apparatus for Tape Automated Bonding [TAB]
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フレキシブル回路基板を用い、半導体素子を実装するＴＡＢ型半導体装置（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）の実装構造に関し、さらに前記ＴＡＢ型半導体装置製造時に用いられるフレキシブル回路基板及びインナーリードボンディングツールに関する。
【０００２】
【従来の技術】
一般的にＴＡＢ型半導体装置は、フレキシブル回路基板に形成された多数のインナーリードと半導体素子に設けられた多数の電極（Ａｌパッド、バンプ）を一括接合（ギャングボンディング）し製造される半導体装置である。一括接合の条件としては、常温〜３００℃程度に加熱され、半導体素子を搭載したボンディングステージと、４５０〜５５０℃程度に加熱したボンディングツールにて、１０ｇ／リード〜１５０ｇ／リード程度の圧力を加え、０．１〜３．０秒程度の時間をかけ接続するのが一般的である。図４は従来の一例を示すインナーリードボンダのボンディングヘッド部、テープクランプ部、ボンディングステージ部、フレキシブル回路基板、半導体素子、の断面図である。ＴＡＢ型半導体装置の製造方法を説明すると、連続的に形成されたフレキシブル回路基板４を上下のフレキシブル回路基板クランパー３−ａ、３−ｂにて挟んで固定し、フレキシブル回路基板認識カメラ（図示せず）にてフレキシブル回路基板４に形成されたインナーリード５を認識し位置を算出する。次いで、半導体素子供給部（図示せず）より半導体素子６を予め加熱されているボンディングステージ８へ供給し、真空吸着により固定した後、半導体素子認識カメラ（図示せず）にて半導体素子６を認識し、インナーリード５と半導体素子に設けられた電極７−ａとを位置合わせする。位置合わせ完了後、ボンディングルール１にて加熱・加圧を行い、一括接合する。一括接合終了後、固定していたフレキシブル回路基板４を上下フレキシブル回路基板クランパー３−ａ、３−ｂを解除し、定ピッチ搬送後、前述した同じ動作を繰り返しＴＡＢ型半導体装置を連続的に製造する。図５は前述工程にて製造したＴＡＢ型半導体装置の接続部の断面拡大図だが、半導体素子の電極７−ｂにはＡｕ等の材質で形成された高さ１０〜２５μｍ程度の突起７−ａ（バンプ）とＣｕ等の材質から形成されるフレキシブル回路基板へ０．１〜１．０μｍ程度のＳｎメッキが施されたされたインナーリード５がＡｕ−Ｓｎ共晶接合により接合されている状態を示している。ＴＡＢ型半導体装置においては、半導体素子の電極またはフレキシブル回路基板のインナーリード先端のどちらかへバンプを設けるのが一般的であり、図４は半導体素子の電極へバンプを設けた例である。また、図６はフレキシブル回路基板のインナーリード５先端付近へハーフエッチング技術によりバンプ１４を設けた例であり、Ｃｕ等の材質より形成されたインナーリード５へは０．１〜１．５μｍ程度のＮｉメッキを施した後、０．５〜３μｍ程度のＡｕメッキが施されている。半導体素子の電極７−ｂはバンプを形成しないＡｌパッドであり、Ａｕ−Ａｌ合金により接合される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＴＡＢ型半導体装置は、ＩＣエッヂとインナーリードとの電気的短絡（エッヂショート）及びインナーリード先端が半導体素子の回路部分へ接触する事による損傷を避けるため、半導体素子の電極またはフレキシブル回路基板のインナーリード先端のどちらかへバンプを設ける必要があり、バンピングするための製造装置、製造工程によりコストアップするという問題点を有していた。そこで本発明はこのような問題を解決し、より簡単な手段にてＴＡＢ型半導体装置を提供することを目的とし、更には、高歩留まりかつ、高信頼なＴＡＢ型半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
フレキシブル回路基板と、半導体素子と、前記半導体素子に設けられた多数の電極と、少なくとも前記電極の一部が露出するように前記半導体素子の前記電極が設けられた面上に設けられた、前記電極表面より高い位置に表面を有するパッシベーション膜と、前記フレキシブル回路基板に形成された前記電極と接続する領域に突起を有さないインナーリードと、を有し、前記インナーリードの先端付近を加熱および加圧により前記インナーリードの先端付近と前記半導体素子の前記電極とを接続するＴＡＢ型半導体装置において、前記インナーリードは前記インナーリード先端付近に前記半導体素子と対向する面側をハーフエッチングすることにより設けられた段差を有することを特徴とするＴＡＢ型半導体装置。
【０００５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基ずいて説明する。
【０００６】
（実施の形態）
図１は、ＴＡＢ型半導体装置の実施形態を示す接合部断面図であり、図２はＴＡＢ型半導体装置を製造するためのインナーリードボンダのボンディングヘッド部、テープクランプ部、ボンディングステージ部の断面及び、半導体素子及びフレキシブル回路基板の断面図である。また、図３は請求項２のインナーリード先端部の断面拡大図である。まず図３に示すインナーリード先端部の構成より説明する。インナーリード５は、Ｃｕ等熱電導率の高い材質より形成されており、その先端付近、約１０〜１００μｍ程度をインナーリード総厚１５の約１／４〜１／２の厚みをハーフエッチングし、ハーフエッチ残り厚１６を形成する。また、インナーリード５へは、約０．１から１μｍ程度のＮｉメッキが施され、更にその上層へ０．１〜５μｍ程度のＡｕメッキを施した構成となっている。先端部をハーフエッチングする理由として、インナーリード５の先端により半導体素子のパッシベーション膜９を押し潰す事を回避し、半導体素子６の損傷を防ぐためである。また、従来技術で述べた図６に示すインナーリードへバンプを形成する技術は、半導体素子電極との相対的な位置精度及びバンプサイズの均一化が要求されるため、近年の細密ピッチ化へは対応できないが、本発明のフレキシブル回路基板はインナーリードの先端をハーフエッチングするだけなため、バンプを形成するような高度な技術を必要とすることなく細密ピッチ対応が容易である。次に図２に示す本発明の請求項１記載のＴＡＢ型半導体装置について説明する。連続的に形成されたフレキシブル回路基板４を上下のフレキシブル回路基板クランパー３−ａ、３−ｂにて挟んで固定し、フレキシブル回路基板認識カメラ（図示せず）にてフレキシブル回路基板４に形成されたインナーリード５を認識し位置を算出する。次いで、半導体素子供給部（図示せず）より半導体素子６を予め加熱されているボンディングステージ８へ供給し、真空吸着により固定した後、半導体素子認識カメラ（図示せず）にて半導体素子６を認識し、インナーリード５と半導体素子に設けられた電極７−ｂとを位置合わせする。位置合わせ完了後、ボンディングルール１にて加熱・加圧を行い、一括接合する。一括接合終了後、固定していたフレキシブル回路基板４を上下フレキシブル回路基板クランパー３−ａ、３−ｂを解除し、定ピッチ搬送後、前述した同じ動作を繰り返しＴＡＢ型半導体装置を連続的に製造する。図１は前述工程にて製造したＴＡＢ型半導体装置の接続部の断面拡大図だが、接合に用いるインナーリードボンディングツール１の大きさは、半導体素子６のＡｌパッド外端寸法１０よりも小さい構成となっている。これは、仮にインナーリードボンディングツール１が半導体素子６のＡｌ電極７−ｂの外端寸法より大きかった場合、半導体素子６のパッシベーション膜９を押し潰し半導体素子６を損傷する可能性が高いためである。
【０００７】
このように、本発明により製造されるＴＡＢ型半導体装置はインナーリードの先端をハーフエッチングし、インナーリードボンディングツールを半導体素子の電極外端寸法より小さくしたことにより、半導体素子の電極及びフレキシブル回路基板のインナーリードの双方へバンプを形成することなく、信頼性の高いＴＡＢ型半導体装置を提供する事ができる。
【０００８】
【発明の効果】
以上述べたように、本発明のＴＡＢ型半導体装置はフレキシブル回路基板に形成されたインナーリード及び半導体素子の電極の双方にバンプを有さず一括接合を行うことができる。よって、バンピングのためのコストが低減でき、かつ信頼性を損なうことなく高歩留まりなＴＡＢ型半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＴＡＢ型半導体装置の接続部断面図。
【図２】本発明の一実施例を示す半導体製造装置の断面図。
【図３】本発明の一実施例を示すインナーリード先端の断面図。
【図４】従来技術を示すＴＡＢ型半導体製造装置の断面図。
【図５】従来技術を示すＴＡＢ型半導体装置の接続部断面図。
【図６】従来技術を示すＴＡＢ型半導体装置の接続部断面図。
【符号の説明】
１． ボンディングツール
２． ヒーター
３−ａ． 上フレキシブル回路基板クランパー
３−ｂ． 下フレキシブル回路基板クランパー
４． フレキシブル回路基板
５． インナーリード
６． 半導体素子
７−ａ． 半導体素子の電極（バンプ）
７−ｂ． 半導体素子の電極（Ａｌパッド）
８． ボンディングステージ
９． パッシベーション膜
１０． 半導体素子の電極（Ａｌパッド）外端部
１１． ボンディングツールの外端部
１２． Ｎｉメッキ
１３． Ａｕメッキ
１４． インナーリード上に設けられたバンプ
１５． インナーリード総厚み
１６． インナーリードハーフエッチ残り厚み
【発明の属する技術分野】
本発明は、フレキシブル回路基板を用い、半導体素子を実装するＴＡＢ型半導体装置（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）の実装構造に関し、さらに前記ＴＡＢ型半導体装置製造時に用いられるフレキシブル回路基板及びインナーリードボンディングツールに関する。
【０００２】
【従来の技術】
一般的にＴＡＢ型半導体装置は、フレキシブル回路基板に形成された多数のインナーリードと半導体素子に設けられた多数の電極（Ａｌパッド、バンプ）を一括接合（ギャングボンディング）し製造される半導体装置である。一括接合の条件としては、常温〜３００℃程度に加熱され、半導体素子を搭載したボンディングステージと、４５０〜５５０℃程度に加熱したボンディングツールにて、１０ｇ／リード〜１５０ｇ／リード程度の圧力を加え、０．１〜３．０秒程度の時間をかけ接続するのが一般的である。図４は従来の一例を示すインナーリードボンダのボンディングヘッド部、テープクランプ部、ボンディングステージ部、フレキシブル回路基板、半導体素子、の断面図である。ＴＡＢ型半導体装置の製造方法を説明すると、連続的に形成されたフレキシブル回路基板４を上下のフレキシブル回路基板クランパー３−ａ、３−ｂにて挟んで固定し、フレキシブル回路基板認識カメラ（図示せず）にてフレキシブル回路基板４に形成されたインナーリード５を認識し位置を算出する。次いで、半導体素子供給部（図示せず）より半導体素子６を予め加熱されているボンディングステージ８へ供給し、真空吸着により固定した後、半導体素子認識カメラ（図示せず）にて半導体素子６を認識し、インナーリード５と半導体素子に設けられた電極７−ａとを位置合わせする。位置合わせ完了後、ボンディングルール１にて加熱・加圧を行い、一括接合する。一括接合終了後、固定していたフレキシブル回路基板４を上下フレキシブル回路基板クランパー３−ａ、３−ｂを解除し、定ピッチ搬送後、前述した同じ動作を繰り返しＴＡＢ型半導体装置を連続的に製造する。図５は前述工程にて製造したＴＡＢ型半導体装置の接続部の断面拡大図だが、半導体素子の電極７−ｂにはＡｕ等の材質で形成された高さ１０〜２５μｍ程度の突起７−ａ（バンプ）とＣｕ等の材質から形成されるフレキシブル回路基板へ０．１〜１．０μｍ程度のＳｎメッキが施されたされたインナーリード５がＡｕ−Ｓｎ共晶接合により接合されている状態を示している。ＴＡＢ型半導体装置においては、半導体素子の電極またはフレキシブル回路基板のインナーリード先端のどちらかへバンプを設けるのが一般的であり、図４は半導体素子の電極へバンプを設けた例である。また、図６はフレキシブル回路基板のインナーリード５先端付近へハーフエッチング技術によりバンプ１４を設けた例であり、Ｃｕ等の材質より形成されたインナーリード５へは０．１〜１．５μｍ程度のＮｉメッキを施した後、０．５〜３μｍ程度のＡｕメッキが施されている。半導体素子の電極７−ｂはバンプを形成しないＡｌパッドであり、Ａｕ−Ａｌ合金により接合される。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＴＡＢ型半導体装置は、ＩＣエッヂとインナーリードとの電気的短絡（エッヂショート）及びインナーリード先端が半導体素子の回路部分へ接触する事による損傷を避けるため、半導体素子の電極またはフレキシブル回路基板のインナーリード先端のどちらかへバンプを設ける必要があり、バンピングするための製造装置、製造工程によりコストアップするという問題点を有していた。そこで本発明はこのような問題を解決し、より簡単な手段にてＴＡＢ型半導体装置を提供することを目的とし、更には、高歩留まりかつ、高信頼なＴＡＢ型半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
フレキシブル回路基板と、半導体素子と、前記半導体素子に設けられた多数の電極と、少なくとも前記電極の一部が露出するように前記半導体素子の前記電極が設けられた面上に設けられた、前記電極表面より高い位置に表面を有するパッシベーション膜と、前記フレキシブル回路基板に形成された前記電極と接続する領域に突起を有さないインナーリードと、を有し、前記インナーリードの先端付近を加熱および加圧により前記インナーリードの先端付近と前記半導体素子の前記電極とを接続するＴＡＢ型半導体装置において、前記インナーリードは前記インナーリード先端付近に前記半導体素子と対向する面側をハーフエッチングすることにより設けられた段差を有することを特徴とするＴＡＢ型半導体装置。
【０００５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基ずいて説明する。
【０００６】
（実施の形態）
図１は、ＴＡＢ型半導体装置の実施形態を示す接合部断面図であり、図２はＴＡＢ型半導体装置を製造するためのインナーリードボンダのボンディングヘッド部、テープクランプ部、ボンディングステージ部の断面及び、半導体素子及びフレキシブル回路基板の断面図である。また、図３は請求項２のインナーリード先端部の断面拡大図である。まず図３に示すインナーリード先端部の構成より説明する。インナーリード５は、Ｃｕ等熱電導率の高い材質より形成されており、その先端付近、約１０〜１００μｍ程度をインナーリード総厚１５の約１／４〜１／２の厚みをハーフエッチングし、ハーフエッチ残り厚１６を形成する。また、インナーリード５へは、約０．１から１μｍ程度のＮｉメッキが施され、更にその上層へ０．１〜５μｍ程度のＡｕメッキを施した構成となっている。先端部をハーフエッチングする理由として、インナーリード５の先端により半導体素子のパッシベーション膜９を押し潰す事を回避し、半導体素子６の損傷を防ぐためである。また、従来技術で述べた図６に示すインナーリードへバンプを形成する技術は、半導体素子電極との相対的な位置精度及びバンプサイズの均一化が要求されるため、近年の細密ピッチ化へは対応できないが、本発明のフレキシブル回路基板はインナーリードの先端をハーフエッチングするだけなため、バンプを形成するような高度な技術を必要とすることなく細密ピッチ対応が容易である。次に図２に示す本発明の請求項１記載のＴＡＢ型半導体装置について説明する。連続的に形成されたフレキシブル回路基板４を上下のフレキシブル回路基板クランパー３−ａ、３−ｂにて挟んで固定し、フレキシブル回路基板認識カメラ（図示せず）にてフレキシブル回路基板４に形成されたインナーリード５を認識し位置を算出する。次いで、半導体素子供給部（図示せず）より半導体素子６を予め加熱されているボンディングステージ８へ供給し、真空吸着により固定した後、半導体素子認識カメラ（図示せず）にて半導体素子６を認識し、インナーリード５と半導体素子に設けられた電極７−ｂとを位置合わせする。位置合わせ完了後、ボンディングルール１にて加熱・加圧を行い、一括接合する。一括接合終了後、固定していたフレキシブル回路基板４を上下フレキシブル回路基板クランパー３−ａ、３−ｂを解除し、定ピッチ搬送後、前述した同じ動作を繰り返しＴＡＢ型半導体装置を連続的に製造する。図１は前述工程にて製造したＴＡＢ型半導体装置の接続部の断面拡大図だが、接合に用いるインナーリードボンディングツール１の大きさは、半導体素子６のＡｌパッド外端寸法１０よりも小さい構成となっている。これは、仮にインナーリードボンディングツール１が半導体素子６のＡｌ電極７−ｂの外端寸法より大きかった場合、半導体素子６のパッシベーション膜９を押し潰し半導体素子６を損傷する可能性が高いためである。
【０００７】
このように、本発明により製造されるＴＡＢ型半導体装置はインナーリードの先端をハーフエッチングし、インナーリードボンディングツールを半導体素子の電極外端寸法より小さくしたことにより、半導体素子の電極及びフレキシブル回路基板のインナーリードの双方へバンプを形成することなく、信頼性の高いＴＡＢ型半導体装置を提供する事ができる。
【０００８】
【発明の効果】
以上述べたように、本発明のＴＡＢ型半導体装置はフレキシブル回路基板に形成されたインナーリード及び半導体素子の電極の双方にバンプを有さず一括接合を行うことができる。よって、バンピングのためのコストが低減でき、かつ信頼性を損なうことなく高歩留まりなＴＡＢ型半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すＴＡＢ型半導体装置の接続部断面図。
【図２】本発明の一実施例を示す半導体製造装置の断面図。
【図３】本発明の一実施例を示すインナーリード先端の断面図。
【図４】従来技術を示すＴＡＢ型半導体製造装置の断面図。
【図５】従来技術を示すＴＡＢ型半導体装置の接続部断面図。
【図６】従来技術を示すＴＡＢ型半導体装置の接続部断面図。
【符号の説明】
１． ボンディングツール
２． ヒーター
３−ａ． 上フレキシブル回路基板クランパー
３−ｂ． 下フレキシブル回路基板クランパー
４． フレキシブル回路基板
５． インナーリード
６． 半導体素子
７−ａ． 半導体素子の電極（バンプ）
７−ｂ． 半導体素子の電極（Ａｌパッド）
８． ボンディングステージ
９． パッシベーション膜
１０． 半導体素子の電極（Ａｌパッド）外端部
１１． ボンディングツールの外端部
１２． Ｎｉメッキ
１３． Ａｕメッキ
１４． インナーリード上に設けられたバンプ
１５． インナーリード総厚み
１６． インナーリードハーフエッチ残り厚み
Claims (1)
- フレキシブル回路基板と、
半導体素子と、
前記半導体素子に設けられた多数の電極と、
少なくとも前記電極の一部が露出するように前記半導体素子の前記電極が設けられた面上に設けられた、前記電極表面より高い位置に表面を有するパッシベーション膜と、
前記フレキシブル回路基板に形成された前記電極と接続する領域に突起を有さないインナーリードと、
を有し、
前記インナーリードの先端付近を加熱および加圧により前記インナーリードの先端付近と前記半導体素子の前記電極とを接続するＴＡＢ型半導体装置において、
前記インナーリードは前記インナーリード先端付近に前記半導体素子と対向する面側をハーフエッチングすることにより設けられた段差を有することを特徴とするＴＡＢ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14066897A JP3550946B2 (ja) | 1997-05-29 | 1997-05-29 | Ｔａｂ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14066897A JP3550946B2 (ja) | 1997-05-29 | 1997-05-29 | Ｔａｂ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335376A JPH10335376A (ja) | 1998-12-18 |
| JP3550946B2 true JP3550946B2 (ja) | 2004-08-04 |
Family
ID=15273991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14066897A Expired - Fee Related JP3550946B2 (ja) | 1997-05-29 | 1997-05-29 | Ｔａｂ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550946B2 (ja) |
-
1997
- 1997-05-29 JP JP14066897A patent/JP3550946B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10335376A (ja) | 1998-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6294824B1 (en) | Bonding support for leads-over-chip process | |
| US7064425B2 (en) | Semiconductor device circuit board, and electronic equipment | |
| JP2558976B2 (ja) | 電子部品の電極とリードとの接合方法 | |
| US6921016B2 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic equipment | |
| JP3645511B2 (ja) | 半導体装置の製造方法 | |
| JP2626621B2 (ja) | 半導体装置の製造方法 | |
| JP3550946B2 (ja) | Ｔａｂ型半導体装置 | |
| JP3456576B2 (ja) | 半導体装置およびその製造方法 | |
| JP3635151B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH10144723A (ja) | 半導体装置の製造方法 | |
| JPH0236556A (ja) | ピングリッドアレイおよび半導体素子塔載方法 | |
| JPH0350736A (ja) | 半導体チップのバンプ製造方法 | |
| JP2888036B2 (ja) | 半導体装置の製造方法 | |
| JP2780375B2 (ja) | Ｔａｂテープと半導体チップを接続する方法およびそれに用いるバンプシート | |
| JP3745106B2 (ja) | 半導体装置およびその製造方法 | |
| JP2748759B2 (ja) | フィルムキャリアテープの製造方法 | |
| JP3674550B2 (ja) | 半導体装置 | |
| JP3389712B2 (ja) | Ｉｃチップのバンプ形成方法 | |
| JP2929764B2 (ja) | 半導体装置 | |
| JP4213499B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000164646A (ja) | 半導体装置およびその製造方法 | |
| JPH1022329A (ja) | 半導体装置 | |
| JPH02298044A (ja) | リードフレームの製造方法 | |
| JP2000357716A (ja) | Ｔａｂテープ、ｃｏｆ用テープ、半導体装置及びその製造方法 | |
| JP2003007953A (ja) | 樹脂封止型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040308 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |