JP2006501677A - ブロック成形集成体用の耐熱強化パッケージ - Google Patents

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heat
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heat dissipator
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ラウ、ダニエル、ケイ．
ロー、エドワード、エル．、ティー．
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アドバンスド インターコネクト テクノロジーズ リミテッド
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Abstract

熱放散体２０がパッケージに付加されることで、耐熱性能及び好ましくは電気的性能が高められる。製造時には、熱放散体前駆体２４が、好ましくはダイ群上方に配置され、ボンディング（ワイヤ又はテープボンディング、又はフリップ−チップ・ボンディング）の後に、かつまたマトリックス／ブロック成形前に、固定される。例えば、パッケージストリップ１０は、ダイ取り付け区域群（例えば４個の方形配列）の列（線形配列）から成る。熱放散体前駆体２０は、そうした１群又はパッケージストリップ１０に沿った多くの群を有していてよい。パッケージストリップ１０は、次いで単一化され、個々のパッケージが形成される。単一化された各パッケージは、１個のダイ１４と、関連基板１６（例えばリードフレーム又はインタポーザ型の基板）と、熱放散体２０である熱放散体前駆体２４の一部とを含んでいる。

Description

（関連出願のクロスリファレンス）
本発明は、２００２年９月３０日提出の米国仮特許出願第６０／４１５，１８９号の恩恵を請求するものであり、該出願をここに引用することで本明細書に取り入れるものである。
本発明は、半導体デバイスのパッケージに関するものである。より具体的にいえば、本発明は、耐熱性を高めた成形プラスチック半導体デバイスパッケージに関するものである。
成形プラスチックパッケージは、集積回路デバイス（ダイ）に対し環境を保護するものである。該パッケージは、通常、リードフレーム型基板又はインタポーザ型基板に電気接続された出入力（Ｉ／Ｏ）パッドを有する少なくとも１個の半導体デバイス（ダイ）を含み、成形コンパウンドによりダイと少なくとも基板の一部とが被覆されている。通常、ダイ上のＩ／Ｏパッドは、ワイヤボンディング、テープボンディング、フリップ−チップ・ボンディングいずれかの方法を使用して基板上のボンディング位置に電気接続される。リードフレーム型基板又はインタポーザ型基板は、電気信号をＩ／Ｏパッドとパッケージへの外部電気回路との間で伝送する。
リードフレーム型基板を有する半導体デバイスパッケージでは、電気信号が、少なくとも１個のダイと例えばプリント回路板等の外部回路との間を、導電性リードフレームを介して伝送される。リードフレームは、複数のリードを含み、各リードが内側リード端と反対側の外側リード端とを有している。内側リード端はダイ上のＩ／Ｏパッドに電気接続され、外側リード端は外部回路への接続端子を備えている。外側リード端がパッケージ胴部の一面で終わっている場合には、そのパッケージは「無リード」又は「リードなし」パッケージと呼ばれる。周知のリードなしパッケージの複数例には、方形パッケージ胴部の底部周辺を囲んで配置された４組のリードを有する、リードなしの方形フラット（ＱＦＮ）パッケージと、パッケージ胴部の底部両側に沿って配置された２組のリードを有するリードなしのデュアルフラット（ＤＥＮ）パッケージとが含まれている。
インタポーズ型基板を有する半導体デバイスパッケージでは、電気信号が、少なくとも１個のダイと例えばプリント回路版等の外部回路との間を多層の、通常は２又は３薄層の基板によって伝送され、そのさい、前記多層は、誘電性材料製であり、電気的なトレース、ピン、バイア、その他類似手段を有している。この種の基板は、通常、グリッドアレイ・パッケージ、例えばボールグリッドアレイ（ＢＧＡ）・パッケージ、ピングリッドアレイ（ＰＧＡ）・パッケージ、ランドグリッドアレイ（ＬＧＡ）・パッケージ、ファインボールアレイ（ＦＢＧＡ）・パッケージ、可とう性ボールグリッドアレイ（ＦｘＢＧＡ）・パッケージ、その他、適当な回路版−アタッチピッチでパッケージ上にランドを配列（「グリッドアレイ」）することを要するどのような種類のパッケージにも使用される。ＢＧＡパッケージやＰＧＡパッケージの場合、回路版への接続が容易になるように、はんだボール、隆起部、ピンのいずれかをランド上に配置してよい。
どのような種類の成形プラスチックパッケージの場合も、ダイの動作は熱を発生させるが、この熱は、動作の完全性を維持するためには除去せねばならない。かなりの熱は、パッケージの金属製構成部分、例えば基板の部分やボンディングワイヤを介して放出される一方、残りの熱は成形コンパウンドに吸収される。問題は、成形コンパウンドが熱の不良導体であることである。その結果、成形プラスチックパッケージの放熱性能を改善することが試みられてきた。
成形プラスチックパッケージの熱放散性能を高める一形式は、パッケージ内に金属製の熱放散体を配置することである。ある普通の設計では、金属製熱放散体がダイの下に配置される。そうした熱放散体設計の例は、例えば、マフリカー（Ｍａｈｕｌｉｋａｒ）ほかに交付された米国特許第５，３６７，１９６号及び第５，６０８，２６７号と、パルタサラティ（Ｐａｒｔｈｓａｒａｔｈｉ）に交付された米国特許第５，６５０，６６３号に記載されており、これらの特許はすべて、ここに引用することにより本明細書に取り入れられるものである。
別の普通の設計では、熱放散体はダイの上方に間隔をおいて配置され、ダイが熱放散体と基板との間に位置するようにされる。この設計では、熱放散体は、通常、基板又はダイに、もしくは双方に接触する下向き部分を含んでいる。これら下向き部分は、基板及び／又はダイに誘電性接着剤を用いて接着してよい。該熱放散体は、通常、チップ面積より大きい面積にわたり包封材料を介して熱を発散させる作用を有している。この種の熱放散体の一例は、グアン（Ｇｕａｎ）ほかに交付された米国特許第６，４３２，７４２号に開示されている。この種の熱放散体の別の例は、ワン（Ｗａｎｇ）ほかに交付された米国特許第５，９７７，６２６号に開示されている。あいにく、この種の熱放散体を採用しているパッケージの製造方法は、低価格の成形プラスチックパッケージの組み立てに必要な高レベルのオートメーションには不適である。
熱放散体を有する成形プラスチックパッケージの組み立てを自動化する一つの試みは、ライブルズ（Ｌｉｂｒｅｓ）に交付された米国特許第６，４３２，７４９号（‘７４９号特許）に開示されており、該特許は、ここに引用することで本明細書に取り入れられるものである。‘７４９号特許に記載された製造方法によれば、複数パッケージを同時に集成できるように、熱放散体がストリップ形状で用意される。熱放散体のストリップはダイと基板の上方に配置され、成形コンパウンドは熱放散体とダイと基板との上方に施され、包封材料の縁部が、隣接熱放散体を結合する縮径断面ピラーと合致するようにされている。縮径断面ピラーは切断されて、パッケージが分離される。基板がリードフレーム型の場合、‘７４９号特許によれば、熱放散体は不導性接着剤を用いてリードフレームに接着され、電気的な短絡が防止される。
この方法を自動化された組み立てに用いるさいには、組み立てには、パッケージを個別に成形して（すなわちポケット成形）、切断されていいように縮径断面ピラーを明らかにしておく必要がある。各パッケージに個別の型を使用することは、特定用途の場合には望ましくない。なぜなら、成形工程でダイや基板に対する個々の型の不整合等の製造面の欠陥が生じやすいからである。加えて、‘７４９号特許に開示された方法は、電気的な短絡防止のために熱放散体をリードフレームに固定するさい、不導性接着剤を使用する必要がある。これが、欠陥を生じさせる可能性のある製造工程のもう一つの段階である。
したがって、耐熱性を高めた成形プラスチックパッケージの自動化された製造方法、それも複雑な製造段階を要しない製造方法を得る必要が残る。
先行技術の前記及びその他の欠陥および欠点は、次のようなデバイスによって克服又は軽減された。すなわち、第１と第２の概して対向する面を有する基板が含まれ、該基板の第１の面に複数のボンディング部位が配置されており、また該基板の第１と第２の面と平行な第１と第２の概して対向する面を有するダイが含まれ、該ダイの第１面には複数のＩ／Ｏパッドが配置され、該Ｉ／Ｏパッドが前記ボンディング部位に電気接続されており、前記ダイと前記基板の少なくとも第１の面とを包封する成形コンパウンドと、該成形コンパウンド内に少なくとも一部が埋封された熱放散体とが含まれるデバイスである。該熱放散体は、周辺に切断縁部を有し、該切断縁部が、基板及び成形コンパウンドの関連周辺切断縁部と整合し、該切断縁部から引っ込んではいない。
基板は金属製リードフレーム型でよいが、第１導体が配置された誘電性材料を含んでいてもよい。該第１導体は、導電性のトレ−ス、層、バイア、ピン、これらの１つ以上を含む組み合わせのうちから少なくとも１つが選択される。
第２導体のアレイは、基板を外部回路に電気接続する。該第２導体は、はんだボール、はんだ隆起部、はんだペースト、ピン、これらの１つ以上を含む組み合わせのうちから少なくとも１つが選択される。ダイのＩ／Ｏパッドは、基板上のボンディング部位にワイヤボンディング、テープボンディング、フリップ−チップ法のいずれかを用いて電気接続される。
一実施例では、熱放散体が、ダイの第１と第２の面と平行な概して対向的な第１と第２の面を有している。熱放散体の第２面は成形コンパウンドで被覆され、熱放散体の第１面は成形コンパウンドで被覆されていない。熱放散体は、その第２面から突出する突出部を含み、該突出部がダイと接触していてよい。別の実施例では、熱放散体は、基板第１面と接触する下部が固定された脚を含んでいる。熱放散体は基板に電気接続されている。あるいはまた、熱放散体は基板から完全に分離されている。
本発明の別の態様によれば、パッケージにされた半導体デバイスを製造する方法は、複数のダイを、相互結合された複数基板上に配置する段階と、複数ダイの個々のダイ上のＩ／Ｏパッドを、相互結合された複数基板の関連基板上のボンディング部位に電気接続する段階と、相互結合された複数熱放散体を複数ダイの上方に固定する段階と、複数ダイ／前記ボンディング部位／相互結合された複数熱放散体を成形コンパウンドの連続的な被覆により包封成形することで、相互結合された複数パッケージ前駆体を形成する段階と、該相互結合されたパッケージ前駆体を単一化して複数パッケージを得る段階とを含んでいる。
一実施例では、相互結合された複数熱放散体は、その周辺に配置された下部が固定された部分を含んでいる。複数ダイの上方に相互結合された複数熱放散体を固定する段階は、相互結合された複数基板上に前記下部固定部分を配置する段階を含み、前記単一化段階は、基板から完全に分離された熱放散体を有するパッケージを得るために、下部固定部分を介して単一化する段階を含んでいる。
本発明の１つ以上の実施例の詳細を、以下で添付図面につき説明する。この説明及び図面と特許請求の範囲とにより、本発明のその他の特徴、目的、利点が明らかになるだろう。
本発明は、添付図面に関連した以下の詳細な説明により、さらに完全に理解されよう。
図１の断面図を参照すると、全体を符号１０で示されたパッケージストリップは、相互結合された３個のパッケージ前駆体１２を含み、該前駆体の各々がダイ１４を含み、該ダイが、基板１６に電気接続され、かつ成形コンパウンド１８で被覆されている。ダイ１４の上方には、各パッケージ前駆体１２の成形コンパウンド１８に部分的に包封されて、熱放散体２０が配置されている。基板１６は、相互結合され、基板ストリップ２２の一部を形成し、熱放散体２０は、相互結合され、熱放散体前駆体２４の一部を形成している。熱放散体前駆体２４は下部が固定された脚２６を含み、該脚が基板ストリップ２２の縁部に結合されている。
パッケージストリップ１０の製造時には、ダイ１４を基板ストリップ２２に電気接続した後に、また成形コンパウンド１８により熱放散体前駆体２４と、ダイ１４と、基板ストリップ２２の一部とを包封する前に、熱放散体前駆体２４がダイ１４の上方に配置される。成形コンパウンド１８は、ブロック金型を使用してストリップ１０に施されるのが好ましいが、その場合、成形コンパウンド１８により、パッケージストリップ１０の各パッケージ前駆体１２が連続的に被覆され包封される。成形コンパウンド１８が硬化した後、パッケージストリップ１０は、線２８に沿って、例えばブレードソー、パンチ、レーザ、水ジェット等によって切断され、パッケージ前駆体１２が単一化され、個別のパッケージとなり、その１つが図２に符号３０で全体的に示されている。
図２に示すように、単一にされた各パッケージ３０はダイ１４を含み、該ダイが、パッケージ３０用の基板１６を形成する基板ストリップ２２（図１）の一部と、パッケージ３０用の熱放散体２０を形成する熱放散体前駆体２４（図１）の一部とに電気接続されている。熱放散体２０は、少なくとも部分的に成形コンパウンド１８に埋封され、周辺切断縁部３２を有し、該縁部が、基板１６と成形コンパウンド１８それぞれの関連周辺切断縁部３４及び３６と整合し、かつ該縁部より引っ込んではいない。熱放散体２０は、パッケージ３０の耐熱性能及び好ましくは電気的性能を高めている。加えて、熱放散体２０は、ダイ１４をパッケージ３０に作用する電磁力から遮蔽する。
再び図１を見ると、熱放散体前駆体２４は、パッケージ前駆体１２の側縁に縮厚された切欠き区域３８を設けておくことができる。縮厚切欠き区域３８により、単一化工程で切断を要する熱放散体前駆体２４の厚さが減らされることで、パッケージ前駆体１２の単一化が容易になる。単一化した後、切欠き区域３８は、図２に見られるように、成形コンパウンド１８内に埋封されたまま残る肩の部分を形成する。成形コンパウンド１８は肩に作用して、熱放散体２０を成形コンパウンド１８内に固着させる。
下部を固定された脚２６は、相互結合された熱放散体２０の各々を基板ストリップ１０内でダイ１４の上方に位置するように支持している。パッケージ前駆体１２の単一化によって脚２６が除去され、その結果、基板１６から完全に分離された熱放散体２０を有するパッケージ３０が得られる。熱放散体２０が完全に基板１６から分離されているので、熱放散体２０と基板１６との電気絶縁が、先行技術の熱放散体設計では使用されるような不導性接着剤なしで保証される。
多くのパッケージ設計の場合、基板から電気絶縁するのが熱放散体２０にとっては好都合だが、熱放散体２０と基板１６とを電気接続するのが望ましい別の用途もある。例えば、電気的なアースに接続された基板１６上のボンディング部位に熱放散体２０を電気接続する場合には、熱放散体２０を電気的に接地させることが望ましかろう。そのような用途に用いる場合、図３に示すような熱放散体前駆体２４の別形式が使用できる。
図３の実施例では、熱放散体前駆体２４が、その周辺部に配置された脚２６に加えて、パッケージ前駆体１２の各々の間に下部の固定された脚５２を含んでいる。線２８が示すように、パッケージ前駆体１２の単一化は、基板ストリップ２２に固定された脚５２の部分を切断することで行われるが、結果として、単一化後、脚５２の部分が各基板１６に結合したままとなる。
図４は、図３のパッケージストリップ１０を単一化した１パッケージ５４の断面図である。図４に見られるように、脚５２の各々は、基板１６上に形成されたパッド５６に接着され、双方が電気接続される。好ましくは、脚５２は、エポキシ系接着剤でパッド５６に接着される。
図１−図４に示した実施例では、ダイ１４上の各入力／出力（Ｉ／Ｏ）パッド６０と、基板１６上の関連ボンディング部位６２との間の電気接続は、ワイヤボンディング又はテープボンディングによって達せられるが、その場合、ワイヤ６４又は導電性テープ（図示せず）の一端がＩ／Ｏパッド６０に接続され、ワイヤ６４の他端はボンディング部位６２に接続される。しかし、ダイ１４上のＩ／Ｏパッド６０と、基板１６上のボンディング部位６２との間の電気接続は、フリップ−チップ式接続によっても達せられ、その場合には、ダイ１４は、そのＩ／Ｏパッド６０が直接にボンディング部位６２に電気接続できるようにフリップされる。これは、「直接」電気接続されることにより、ワイヤボンディング又はテープボンディングテープを介在させることなしに、フリップ−チップ法によって相互接続が可能になることを意味する。適当な付加手段は、金、スズ、鉛から成る群から選択される一次成分を含有するはんだを含んでいる。
図１−図４の実施例では、基板１６は、インタポーザ型の基板として示されており、該基板は、導体７２（例えばレース、ピン、バイア、その他類似物）を有する誘電材料製の３つの薄層６として示された多層を含んでいる。導体７２はランド６８で終わっており、該ランドは、パッケージ３０又は３４の表面に露出している。ランド６８には、付加的な導体７０、例えばはんだボール、はんだ隆起部、ピンその他が付加される。電気信号は、ダイ１４上のＩ／Ｏパッド６０と外部回路、例えばプリント回路板との間をワイヤ６４、導体７２、ランド６８、導体７０を介して伝送される。本発明は、インタポーザ型基板を有する成形プラスチックパッケージに適用可能であるが、同じように、他の型の基板を有する成形プラスチックパッケージにも適用できることが理解されよう。例えば、図５−図８には、リードフレーム型基板を有する成形プラスチックパッケージが示されている。
図５の、金属製リードフレーム型基板ストリップ２２を有するパッケージストリップ１０の断面図を見ると、該シール０は、相互結合されたパッケージ前駆体１２を含み、該前駆体の各々がダイ１４を含み、該ダイが、基板１６に結合され、かつ成形コンパウンド１８によって被覆されている。基板ストリップ２２は、リードフレーム型の相互結合された複数基板１６を含んでいる。リードフレーム型基板１６は、例えば銅又は銅合金等の金属材料で形成されている。各基板１６は、ダイ１４が接着されたダイパッド８０と、該ダイパッドから間隔をおいた複数のリード２８とを含んでいる。ダイ１４の上方には、各パッケージ前駆体１２の成形コンパウンド１８内に部分的に包封されて、熱放散体２０が配置され、該熱放散体が、隣接する熱放散体０と相互結合されることで熱放散体前駆体２４を形成している。図５の実施例に使用された熱放散体前駆体２４は、図１−図４の実施例について説明した熱放散体前駆体２４と実質的には同じようなものである。
各リード８２は、リード内端と、反対側のリード外端とを有している。該リード内端には、ボンディング部位６２が形成され、該ボンディング部位がダイ１４上のＩ／Ｏパッド６０に電気接続されている。リード外端は、外部回路への接続用のランド６８が備えられている。リード８２は、縮厚切欠き区域８４を有し、単一化時に切断せねばならない基板１６の厚さを減じることによりパッケージ前駆体１２の単一化が容易にされている。
図５のパッケージストリップ１０の製造時には、熱放散体前駆体２４がダイ１４の上方に配置されるが、この配置は、ダイ１４がダイパッド８０に取り付けられリード８２に電気接続された後に、かつまた成形コンパウンド１８が施される前に行われる。成形コンパウンド１８が硬化した後、パッケージストリップ１０は、線２８に沿って、例えばブレードソー、パンチ、レーザ、水ジェット等によって切断され、パッケージ前駆体１２が個々のパッケージにされる。それらの１つが図６に全体を符号８６で示されている。
図６に示すように、各個のパッケージ８６は、熱放散体前駆体２４（図５）の一部を含み、この一部がパッケージ８６の熱放散体２０を形成する。熱放散体２０は、少なくとも部分的に成形個１８内に埋封され、かつ周辺切断縁部３２を有し、該切断縁部が、基板１６と成形コンパウンド１８それぞれの関連周辺切断縁部３４,３６と整合し、該切断縁部から引っ込んではいない。既述の実施例の場合のように、熱放散体２０は、パッケージ８６の耐熱性能や好ましくは電気的性能を高めている。加えて、熱放散体２０は、パッケージ８６に作用する電磁力からダイ１４を防御している。
図７ａ及び図７ｂは、それぞれ、リードフレーム型基板１６を有するパッケージストリップ１０の断面を示したもので、この場合は、ダイ１４がフリップ−チップ形式で基板に電気接続される。パッケージストリップ１０は、図５のそれと事実上同じようなものだが、次の点が異なっている。すなわち、図７ａ及び図７ｂのリードフレーム型基板１６はダイパッドを含んでおらず、図７ａ及び図７ｂのリード８２は、Ｉ／Ｏパッド６０と直接に電気接続するために、ダイ１４の下に延びている点である。既述の実施例の場合のように、パッケージストリップ１０は、線２８に沿って例えばブレードソー、パンチ、レーザ、水ジェット等により切断され、パッケージ前駆体１２が個々のパッケージにされる。図７ａはパッケージストリップ１０を示し、この場合、ダイ１４は、成形コンパウンド１８によって熱放散体前駆体２４から隔離されている。図７ｂのパッケージストリップ１０は、次の点を除いて図７ｂのパッケージストリップと等しい。すなわち、図７ｂのパッケージストリップ１０では、熱放散体前駆体２４が、成形コンパウンド１８より高い熱伝導率を有する材料の層８８を介してダイの各々に付加されている点である。例えば材料層８８は、ダイ１４上に配置した導体ペースト層又は金属層でよい。
図８ａ及び図８ｂに示すように、単一化された各パッケージ９０は、リード８２に直接電気接続されたダイ１４を含んでいる。単一化された各パッケージ９０は、また熱放散体前駆体２４（図７ａおよび図７ｂ）の一部分を含み、この一部分がパッケージ９０の熱放散体２０を形成する。熱放散体２０は、少なくとも部分的に成形コンパウンド１８内に埋封され、周辺に切断縁部３２を有し、該切断縁部３２は、基板１６と成形コンパウンド１８の各切断縁部３４及び３６と整合しており、それらの各切断縁部から引っ込んではいない。既述の実施例の場合のように、熱放散体２０は、パッケージ９０の耐熱性能及び電気的性能を高めている。図８ｂの実施例では、ダイ１４と熱放散体２０との間に配置された材料層８８が、更にダイ１４と熱放散体０との間の熱伝達率を高めることでパッケージ９０の耐熱性能を高めている。
図９及び図１０には、図１、図２、図５−図８に示した実施例に使用される熱放散体前駆体２４が示されている。熱放散体前駆体２４は、複数の相互結合された熱放散体２０を含み、該熱放散体の各々が、平面状の頂面９２と、反対側の平面状の底面９４と、頂面９２の周辺を囲み頂面より低くされた肩面９６とを含んでいる。各熱放散体２０は、１対のタイバー９８によって隣接の熱放散体２０と相互結合されている。図１０の側面図に見られるように、タイバー９８と肩面９６とは、縮厚された凹部区域３８を形成している。熱放散体前駆体２４の周辺を囲んで、脚２６が配置されている。図示されていないが、図３及び図４の実施例の熱放散体前駆体は、タイバー９８を図３及び図４に示した脚５２になるように付形することで熱放散体前駆体２４から得られることがわかるだろう。
熱放散体前駆体２４は、成形コンパウンド１８より熱伝導率が高い何らかの材料シートで形成できる。好ましくは、熱放散体前駆体２４は、金属、例えば銅、アルミニウム、銅とアルミニウムとのうちの１つ以上を含有する合金のいずれかである。例えば、高い熱伝導性を必要とする場合は、銅又は銅基合金が好ましいが、軽量の熱放散体を必要とする場合には、アルミニウム又はアルミニウム基合金が好ましい。ここで定義しておくと、「合金」という用語は、２つ以上または１つ以上の金属と、一定の非金属元素との混合物であり、金属と関連させて使用される「基」という用語は、少なくとも５０重量％の特定元素を含有する合金をいう。各熱放散体２０の複数部分、特にパッケージ上部に露出する頂面９２は、酸化防止のため、ニッケル等の金属でめっきしておくのがよい。熱放散体２０は、また何らかの手軽な方法を用いて、耐変色特性及び／又は美的特性が得られるように、処理することができる。例えば、表面に黒色酸化コーティングを施すことができる。
熱放散体前駆体２４を形成する熱伝導性材料シートの厚さは、好ましくは約０．２ミリメートル（ｍｍ）〜約０．５ｍｍ、より好ましくは約０．２ｍｍ〜約０．３ｍｍである。タイバー９８と脚２６とを含む熱放散体前駆体２４の形状特徴は、何らかの公知の方法、例えばスタンピング、化学的エッチング、レーザによる除去その他類似の方法を用いて形成できる。脚２６は、下部が固定される形状に曲げによって形成されるのが好ましい。縮厚凹部区域３８は、制御されたサブトラクティブ法、例えば化学エッチング又はレーザによる除去を用いて形成されるのが好ましい。縮厚凹部区域３８は、十分にエッチングされることで、肩９６とタイバー９８との厚さが、好ましくは熱放散体２０の厚さ（すなわち頂面と底面９２,９４との間の厚さ）の約２５％〜約６０％、より好ましくは約５０％〜約６０％にされる。この好適範囲内の厚さにすることにより、縮厚凹部区域３８に成形コンパウンド１８を受容する十分な隙間が得られ、該コンパウンドにより、熱放散体２０がパッケージ内に固定され、かつ金属量が十分に低減され単一化が容易になる。
図１１に示した熱放散体前駆体２４の別の実施例では、各熱放散体２０が底面９４から延びる突出部１００を有している。各突出部１００は、パッケージへの熱放散体２０の取り付け時に、関連ダイ１４と接触することでダイ１４から熱放散体２０への直接の熱伝達が可能になる。熱放散体は、エポキシ樹脂、接着剤、その他類似物のいずれかを用いてダイへ取付け可能である。突出部を有する熱放散体は、図1〜図８に示した実施例のどれかに使用してよいことが理解されよう。
図１２及び図１３には、熱放散体前駆体２４の別の実施例が示されている。図１２の実施例では、熱放散体前駆体２４が、相互結合された複数の熱放散体２０を含み、該熱放散体の各々が平面状の頂面９２と、反対側の平面状の底面９４と、頂面９２の周囲を囲む低くされた肩面９６とを含んでいる。各熱放散体２０は、低くされた平面状部分１０２によって隣接熱放散体２０と相互結合されている。図１３の断面図に見られるように、低くされた平面状部分１０２は、単一化工程で切断される縮厚凹部区域３８を形成している。熱放散体前駆体３８の周辺を囲んで脚２６が設けられ、脚２６の部分を貫通して複数の貫通穴１０４が設けられ、該貫通穴内へ成形コンパウンド１８を充填できる。
図１２及び図１３の熱放散体前駆体２４を形成する導体材料シートの厚さは、好ましくは約０．２ｍｍ〜約０．５ｍｍ、より好ましくは、約０．２ｍｍ〜０．３ｍｍである。熱放散体前駆体２４の形状特徴、例えば脚２６や貫通穴１０４は、何らかの公知の方法、例えばスタンピング、化学的エッチング、レーザによる除去、その他類似の方法によって形成できる。脚２６は、曲げによって付形できる。肩面２６は、好ましくは、エッチングにより熱放散体２０の厚さ（すなわち頂面と底面９２,９４との間の厚さ）の約２５％〜約６０％、より好ましくは約５０％〜６０％の厚さにされる。この好適範囲の厚さで、縮厚凹部区域３８には成形コンパウンド１８を受容する十分な隙間が得られ、該コンパウンドによって、熱放散体２０がパッケージ内に固定され、かつ金属量が十分に減らされることで、単一化が容易になる。図１２及び図１３の熱放散体前駆体２４は、また図１４に示すように、ダイ１４への接触用の突出部１００を含んでいてもよい。
図１５及び図１６には、熱放散体前駆体２４の更に別の実施例が示されている。図１５の実施例の場合、熱放散体前駆体２４は、相互結合された複数熱放散体２０を含み、該熱放散体の各々が、平面状の頂面９２と、反対側の平面状の底面９４と、頂面９２の周辺を囲み頂面より低くされた肩面９６とを含んでいる。各熱放散体２０は、低くされた平面状部分１０２によって隣接熱放散体２０と相互結合されている。図１６の断面図から分かるように、図１５及び図１６の実施例は、図３の熱放散体前駆体２４と対応しており、図３の場合、熱放散体前駆体２４が、熱放散体前駆体２４の周辺に設けられた脚２６に加えて、パッケージ前駆体１２の各々の間に下部が固定された脚５２が設けられている。低くされた平面状部分１０２は脚５２の底部を形成し、この底部が単一化工程で切断される。脚２６及び５２の部分を貫通して複数貫通穴１０４が設けられ、これらの貫通穴に成形コンパウンド１８が充填できる。図３及び図４について説明したように基板１６に熱放散体２０を電気接続するのに必要であれば、図１５及び図１６に示した貫通穴１０４の数と位置と図３及び図４を変更して脚２６及び５２の別のパターンにしてもよい。
図１５及び図１６の熱放散体前駆体２４を形成する導体材料シートの厚さは、好ましくは約０．２ｍｍ〜約０．５ｍｍ、より好ましくは約０．２ｍｍ〜約０．３ｍｍである。熱放散体前駆体２４の形状特徴、例えば貫通穴１０４は、例えばスタンピング、化学的エッチング、レーザによる除去、その他類似の方法等、どの公知の方法を使用して形成してもよい。脚２６及び５２は、曲げにより付形してよい。肩面２６は、好ましくは、エッチングにより熱放散体２０の厚さ（すなわち頂面と底面９２,９４の間の厚さ）の約２５％〜約６０％、より好ましくは約５０％〜６０％の厚さにされる。図１５及び図１６の熱放散体前駆体２４は、また図１７に示すように、ダイ１４への接触用の突出部１００を含んでいてもよい。
既述の実施例の各々の場合、パッケージストリップ１０と関連熱放散体前駆体２４及び基板ストリップ２２とは、相互結合された３個のパッケージ前駆体１２のアレイ又はマトリックスとして図示されている。しかし、本発明は、２個以上の相互結合されたパッケージ前駆体１２がアレイ又はマトリックス形式で集成されたどのようなパッケージストリップ１０にも適用可能であることが理解できよう。例えば、図１８及び図１９は、相互結合されたパッケージ前駆体の２×２マトリックス集成体の構成を示したものである。
図１８は、本発明のパッケージストリップ１０の一例を、製造の異なる段階で示した平面図である。図１９は、図１８のパッケージストリップ１０の断面図であり、図２０は、成形プラスチックパッケージの製造方法１１８を示す流れ図であり、該方法は、本明細書で説明した実施例のいずれの製造にも使用できる。方法１１８では、各ダイ１４が何らかの適当な手段、例えばはんだ、エポキシ樹脂、両面接着テープ、その他類似手段を用いて基板ストリップ２２に固定される（方法１１８のブロック１２０）。ダイ１４が基板ストリップ２２に固定された後、ワイヤ６４により個別にＩ／Ｏパッド６０と基板ストリップ２２上のボンディング部位６２とが接続される（ブロック１２２）。あるいはまた、Ｉ／Ｏパッド６０がフリップ−チップ法を用いてボンディング部位６２に電気接続される場合には、段階１２０と１２２とが同時に行われ、各ダイ１４と基板ストリップ２２との電気接続が、基板上へのダイ１４の機械式取り付けにも役立つ。
各パッケージ内でダイ１４に熱放散体２０を結合するのが望ましい場合には、ダイ１４を基板ストリップ２２に電気接続した後、熱伝導性材料８８（図７ｂ）をダイの背面に取り付けることができる（ブロック１２４）。次に、熱放散体前駆体２４の各熱放散体２０が各ダイ１４の上方に整合するように、熱放散体前駆体２４をダイ１４の上方に配置し、熱放散体前駆体２４の脚２６を、はんだ、エポキシ樹脂、両面接着テープ、その他類似物を使用して基板ストリップ２２に結合する。
熱放散体前駆体２４が定位置に配置されると、パッケージ前駆体１２は、ブロック成形法を用いて成形コンパウンド１８で被覆される（ブロック１２８）。すなわち、成形コンパウンド１８の連続的な被覆により、パッケージ前駆体１２のマトリックスの各パッケージ前駆体１２が埋封される。図１８が示すように、各熱放散体２０の頂面９２は、成形コンパウンド１８に覆われずに残される。成形コンパウンド１８が硬化した後、電気導体７０（例えばはんだボール、はんだ隆起部、はんだペースト、ピン等）のアレイが、基板ストリップに取り付けられる（ブロック１３０）。次いで、パッケージ前駆体１２が、例えばソー、パンチ、レーザ、水ジェットのいずれかの適当な手段を用いて線２８に沿って単一化され、個々のパッケージが得られる（ブロック１３２）。方法１１８は、種々の検査段階、硬化段階、洗浄段階、特定のパッケージ設計に必要とされるその他の段階を含んでいてよいことが理解されよう。
方法１１８では、耐熱性能の高められた成形プラスチックパッケージの自動化された製造方法が可能になる一方、先行技術による方法に伴う複雑な製造段階の幾つかが除去される。例えば、方法１１８は、パッケージストリップの個々のパッケージを成形するのにブロック成形技術を使用できる。その結果、本発明では、先行技術の、耐熱性能を高い成形プラスチックパッケージの製造に使用される個々の成形技術に関係する諸問題が解決された。加えて、本発明の熱放散体前駆体２４は、各個のパッケージ内の基板に取り付ける必要がないため、本発明では、先行技術による方法で必要とされた誘電性接着剤を使用して、個別のパッケージ前駆体内で基板に熱放散体を固定する必要がない。
以上、本発明の幾つかの実施例を説明した。しかし、本発明の精神及び範囲を逸脱することなしに多くの変更態様が可能であることが理解されよう。したがって、他の実施例も特許請求の範囲内のものである。
インタポーザ型基板を有する、本発明によるパッケージストリップの一実施例の断面図。（実施例１） 図１のパッケージストリップから単一化された一パッケージの断面図。 インタポーザ型基板を有する、本発明によるパッケージストリップの別の実施例の断面図。（実施例２） 図３のパッケージストリップから単一化された一パッケージの断面図。 リードフレーム型基板を有する、本発明によるパッケージストリップの一実施例の断面図。（実施例３） 図５のパッケージストリップから単一化した一パッケージの断面図。 リードフレーム型基板を有するパッケージストリップの別の実施例の断面図。（実施例４） ダイと熱放散体前駆体との間に熱伝導性材料が配置された、図７ａに示したパッケージストリップの断面図。（実施例５） 図７ａのパッケージストリップから単一化された一パッケージの断面図。 図７ｂのパッケージストリップから単一化された一パッケージの断面図。 熱放散体前駆体を形成する相互結合された熱放散体アレイの平面図。 図９のＡ−Ａ線に沿って截断された相互結合熱放散体アレイの断面図。 図９のＡ−Ａ線に沿って截断された相互結合熱放散体アレイの断面図で、この場合は、該熱放散体がダイ接触用の突出部を有している。 熱放散体前駆体を形成する相互結合された複数熱放散体アレイの別の実施例を示す平面図。（実施例６） 図１２のＢ−Ｂ線に沿って截断された相互結合熱放散体アレイの断面図。 図１２のＢ−Ｂ線に沿って截断された相互結合熱放散体アレイの断面図で、この場合は、該熱放散体がダイ接触用の突出部を有している。 熱放散体前駆体を形成する相互結合された複数熱放散体アレイの別の実施例を示す平面図。 図１５のＣ−Ｃ線に沿って截断された相互結合熱放散体アレイの断面図。 図１５のＣ−Ｃ線に沿って截断された相互結合熱放散体アレイの断面図で、この場合は、該熱放散体がダイ接触用の突出部を有している。 本発明のパッケージストリップを製造の種々の段階で示す平面図。 図１８のＤ−Ｄ線に沿って截断したパッケージストリップの断面図。 成形プラスチックパッケージの製造方法を示す流れ図。
符号の説明
１０ パッケージストリップ
１２ パッケージ前駆体
１４ ダイ
１６ 基板
１８ 成形コンパウンド
２０ 熱放散体
２２ 基板ストリップ
２４ 熱放散体前駆体
２６，５２ 脚
２８ 切断線
３０，８６，９０ 個々のパッケージ
５６ パッド
６０ Ｉ／Ｏパッド
６２ ボンディング部位
６４ ワイヤ
６６ 薄層
６８ ランド
７０，７２ 導体
８２ リード
８４ 縮厚凹部区域
８８ 成形コンパウンドより高い熱伝導率を有する材料
９２ 頂面
９４ 底面
９６ 肩面
９８ タイバー
１００ 突出部
１０２ 平面状の縮厚部
１０４ 貫通穴
１１８ 本発明による方法
１２０ 相互結合された基板ストリップにダイを固定する段階
１２２ 基板上のボンディング部位にダイ上のＩ／Ｏパッドを電気接続する段階
１２４ ダイ背面に熱伝導性材料を付加する段階
１２６ 相互結合された熱放散体をダイ上方に固定する段階
１２８ ブロック成形法を用いてダイ、ボンディング部位、相互結合された熱放散体を埋封する段階
１３０ 基板に電気導体アレイを電気接続する段階
１３２ 単一パッケージに分離する段階

Claims (25)

  1. デバイスにおいて、
    概して対向する第１と第２の面を有する基板（１６）が含まれ、該基板（１６）の第１面に複数のボンディング部位（６２）が配置されており、
    前記基板（１６）の第１面に取り付けられたダイ（１４）が含まれ、該ダイ（１４）が、前記基板（１６）の第１と第２の面に平行な第１と第２の概して対向する面を有し、ダイ（１４）の前記第１面に複数のＩ／Ｏパッド（６０）が配置され、該Ｉ／Ｏパッド（６０）が前記ボンディング部位（６２）に電気接続されており、更に、
    前記ダイ（１４）及び基板（１６）の少なくとも第１面を包封する成形コンパウンド（１８）と、
    熱放散体（２０）とが含まれ、該熱放散体（２０）が、成形コンパウンド（１８）内に少なくとも部分的に埋封され、かつ周辺切断縁部（３２）を有し、該周辺切断縁部（３２）が、基板（１６）及び成形コンパウンド（１８）の関連周辺切断縁部（３４,３６）と整合し、かつ該周辺切断縁部（３４，３６）から引っ込んでいない、デバイス。
  2. 前記熱放散体（２０）が、ダイ（１４）の第１と第２の面と平行な第１と第２の概して対向する面を有し、熱放散体（２０）の前記第２面が成形コンパウンド（１８）によって覆われ、熱放散体（２０）の前記第１面が成形コンパウンド（１８）によって覆われていない、請求項１に記載されたデバイス。
  3. 前記熱放散体（２０）が、成形コンパウンド（１８）の熱伝導率より高い熱伝導率を有する材料（８８）を介して、ダイに熱接続されている、請求項２に記載されたデバイス。
  4. 前記熱放散体（２０）が熱放散体（２０）から延びる突出部（１００）を含み、該突出部がダイ（１４）に接触している、請求項２に記載されたデバイス。
  5. 前記熱放散体（２０）が基板（１６）の第１面に接触する、下部が固定された脚（５２）を含んでいる、請求項１に記載された方法。
  6. 前記熱放散体（２０）が基板（１６）に電気接続されている、請求項５に記載されたデバイス。
  7. 前記熱放散体（２０）が基板（１６）から完全に分離されている、請求項１に記載されたデバイス。
  8. 前記熱放散体（２０）が、熱放散体（２０）と基板（１６）との間に成形コンパウンド（１８）を充填するための貫通穴（１０４）を含む、請求項１に記載されたデバイス。
  9. 前記基板（１６）が金属のリードフレームである、請求項１に記載されたデバイス。
  10. 前記基板（１６）が、第１電気導体（７２）を配置された誘電性材料（６６）を含み、該第１電気導体（７２）が、導電性のトレース、層、バイア、ピン、これらの１つ以上の組み合わせのうちから、少なくとも１つを選択したものである、請求項１に記載されたデバイス。
  11. 更に、外部回路に基板（１６）を電気接続する第２電気導体（７０）のアレイが含まれ、該第２電気導体（７０）は、はんだボール、はんだ隆起部、はんだペースト、ピン、これらの１つ以上の組み合わせから少なくとも１つを選択したものである、請求項１０に記載されたデバイス。
  12. 更に、複数のワイヤ（６４）又は導体テープストリップが含まれ、該ワイヤ又はストリップの各々が、ダイ（１４）の第１面上のＩ／Ｏパッド（６０）と、基板（１６）の第１面上のボンディング部位（６２）との間を電気接続している、請求項１に記載されたデバイス。
  13. 前記ダイ（１４）上のＩ／Ｏパッド（６０）の各々が、フリップ−チップ形式で基板（１６）上のボンディング部位（６２）と直接に電気接続されている、請求項１に記載されたデバイス。
  14. パッケージにされた半導体デバイスを製造する方法において、該方法が、
    相互結合された複数基板（１６）上に複数のダイ（１４）を配置する段階と、
    複数ダイのなかの各ダイ（１４）上のＩ／Ｏパッド（６０）を、相互結合された複数基板内の関連基板（１６）上のボンディング部位（６２）に電気接続する段階と、
    相互結合された複数の熱放散体（２０）を、複数のダイ（１４）の上方に固定する段階と、
    前記複数のダイ（１４）と、前記ボンディング部位（６２）と、前記相互結合された複数熱放散体（２０）とを、成形コンパウンド（１８）の連続的な被覆により埋封することで、相互結合された複数のパッケージ前駆体（１２）を形成する段階と、
    前記パッケージ前駆体（１２）を単一化し、複数パッケージを得る段階とを含む、パッケージにされた半導体デバイスを製造する方法。
  15. 熱放散体（２０）が、ダイ（１４）の第１と第２の面と平行な第１と第２の概して対向する面を有し、かつまた前記埋封の結果、熱放散体（２０）の前記第２面が成形コンパウンド（１８）によって覆われるが、熱放散体（２０）の前記第１面は成形コンパウンド（１８）によって覆われない、請求項１４に記載された方法。
  16. 熱伝導性材料（８８）を複数のダイの背面に、電気接続した後に、また埋封する前に付加し、該熱伝導性材料（８８）が成形コンパウンド（１８）の熱伝導率より高い熱伝導率を有している、請求項１５に記載された方法。
  17. 前記熱放散体（２０）が、その第２面から延びる突出部（１００）を含み、該突出部がダイ（１４）に接触する、請求項１５に記載された方法。
  18. 前記相互結合された複数熱放散体（２０）が、相互結合された複数熱放散体の周辺に設けた下部固定部分を含み、かつ複数ダイの上方に相互結合された複数熱放散体を固定する段階が、相互結合された基板上に前記下部固定部分を設ける作業を含み、前記単一化段階が、前記下部固定部分を介して単一化することで、基板（１６）から完全に分離された熱放散体（２０）を有するパッケージ（３０）を得る作業を含む、請求項１４に記載された方法。
  19. 更に、前記複数基板のうちの関連基板（１６）に、複数熱放散体の各熱放散体（２０）を電気接続する段階を含む、請求項１４に記載された方法。
  20. 前記熱放散体（２０）が、熱放散体（２０）と基板（１６）との間に成形コンパウンド（１８）が充填されるための開口を含む、請求項１４に記載された方法。
  21. 前記基板（１６）が金属製のリードフレームである、請求項１４に記載された方法。
  22. 前記基板（１６）が、第１電気導体（７２）の配置された誘電性材料（６６）を含み、該第１電気導体（７２）が、導電性のトレース、層、バイア、ピン、これらの１つ以上の組み合わせのうちから少なくとも１つを選択したものである、請求項１４に記載された方法。
  23. 更に、第２電気導体（７０）のアレイを基板（１６）に電気接続する段階を含み、該第２電気導体（７０）が、はんだボール、はんだ隆起部、はんだペースト、ピン、これらの１つ以上の組み合わせのうちから少なくとも１つを選択したものである、請求項２２に記載された方法。
  24. 前記Ｉ／Ｏパッド（６０）をボンディング部位（６２）に電気接続する段階が、
    Ｉ／Ｏパッド（６０）をボンディング部位（６２）にワイヤボンディング又はテープボンディングする作業を含む、請求項１４に記載された方法。
  25. 前記Ｉ／Ｏパッド（６０）をボンディング部位（６２）に電気接続する段階が、
    前記Ｉ／Ｏパッド（６０）をフリップ−チップ形式でボンディング部位（６２）に直接に電気接続する作業を含む、請求項１４に記載された方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092300A (ja) * 2014-11-07 2016-05-23 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2017183521A (ja) * 2016-03-30 2017-10-05 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI239080B (en) * 2002-12-31 2005-09-01 Advanced Semiconductor Eng Semiconductor chip package and method for the same
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US7423340B2 (en) * 2003-01-21 2008-09-09 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US8211753B2 (en) * 2003-08-26 2012-07-03 Stats Chippac Ltd. Leadframe-based mold array package heat spreader and fabrication method therefor
TWI233170B (en) * 2004-02-05 2005-05-21 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
TWI374525B (en) * 2004-05-11 2012-10-11 Taiwan Semiconductor Mfg Cut-out heat slug for integrated circuit device packaging
US7084494B2 (en) * 2004-06-18 2006-08-01 Texas Instruments Incorporated Semiconductor package having integrated metal parts for thermal enhancement
KR100631403B1 (ko) * 2004-09-23 2006-10-09 삼성전자주식회사 방열판을 장착한 반도체 패키지 및 그 제조 방법
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US7851268B2 (en) * 2005-04-09 2010-12-14 Stats Chippac Ltd. Integrated circuit package system using heat slug
US20090051049A1 (en) 2005-06-06 2009-02-26 Rohm Co., Ltd. Semiconductor device, substrate and semiconductor device manufacturing method
CN100466210C (zh) * 2005-07-15 2009-03-04 矽品精密工业股份有限公司 散热型半导体封装件及其制法
US8643163B2 (en) * 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
DE602005013084D1 (de) * 2005-09-15 2009-04-16 Infineon Technologies Ag Elektromagnetische Abschirmung von Gehäusen mit einem Laminatsubstrat
US8624346B2 (en) * 2005-10-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Exclusion zone for stress-sensitive circuit design
US7582951B2 (en) * 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8039951B2 (en) 2006-01-19 2011-10-18 United Test And Assembly Center Ltd. Thermally enhanced semiconductor package and method of producing the same
US8022512B2 (en) * 2006-02-28 2011-09-20 Unisem (Mauritus) Holdings Limited No lead package with heat spreader
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7808087B2 (en) 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
US7741158B2 (en) * 2006-06-08 2010-06-22 Unisem (Mauritius) Holdings Limited Method of making thermally enhanced substrate-base package
US8581381B2 (en) 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US8049313B2 (en) * 2006-09-20 2011-11-01 Freescale Semiconductor, Inc. Heat spreader for semiconductor package
US20080157300A1 (en) * 2006-12-27 2008-07-03 Shih-Fang Chuang Thermally Enhanced IC Package and Method
US8183687B2 (en) * 2007-02-16 2012-05-22 Broadcom Corporation Interposer for die stacking in semiconductor packages and the method of making the same
TWI332255B (en) * 2007-03-20 2010-10-21 Orient Semiconductor Elect Ltd Heat block
US7952167B2 (en) * 2007-04-27 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line layout design
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US7872335B2 (en) * 2007-06-08 2011-01-18 Broadcom Corporation Lead frame-BGA package with enhanced thermal performance and I/O counts
US8643172B2 (en) * 2007-06-08 2014-02-04 Freescale Semiconductor, Inc. Heat spreader for center gate molding
US8643147B2 (en) 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8178956B2 (en) * 2007-12-13 2012-05-15 Stats Chippac Ltd. Integrated circuit package system for shielding electromagnetic interference
CN101226888B (zh) * 2008-02-15 2010-09-15 日月光半导体制造股份有限公司 散热型芯片封装工艺及其构造
US8154134B2 (en) * 2008-05-12 2012-04-10 Texas Instruments Incorporated Packaged electronic devices with face-up die having TSV connection to leads and die pad
US8072047B2 (en) * 2008-05-21 2011-12-06 Stats Chippac Ltd. Integrated circuit package system with shield and tie bar
US8334582B2 (en) * 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US20100052156A1 (en) * 2008-08-27 2010-03-04 Advanced Semiconductor Engineering, Inc. Chip scale package structure and fabrication method thereof
US8390112B2 (en) 2008-09-30 2013-03-05 Intel Corporation Underfill process and materials for singulated heat spreader stiffener for thin core panel processing
US7863722B2 (en) * 2008-10-20 2011-01-04 Micron Technology, Inc. Stackable semiconductor assemblies and methods of manufacturing such assemblies
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
US7951643B2 (en) * 2008-11-29 2011-05-31 Stats Chippac Ltd. Integrated circuit packaging system with lead frame and method of manufacture thereof
US8368180B2 (en) * 2009-02-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line metal structure
CN101533816B (zh) * 2009-05-06 2011-02-09 友达光电股份有限公司 导电凸块结构及显示面板的芯片焊接结构
US20110012257A1 (en) * 2009-07-14 2011-01-20 Freescale Semiconductor, Inc Heat spreader for semiconductor package
CN102097395A (zh) * 2009-12-11 2011-06-15 日月光半导体（上海）股份有限公司 具有内嵌芯片的基板结构
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8653635B2 (en) 2011-08-16 2014-02-18 General Electric Company Power overlay structure with leadframe connections
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8937376B2 (en) 2012-04-16 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor packages with heat dissipation structures and related methods
US8704341B2 (en) 2012-05-15 2014-04-22 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal dissipation structures and EMI shielding
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9159643B2 (en) 2012-09-14 2015-10-13 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package
US8921994B2 (en) 2012-09-14 2014-12-30 Freescale Semiconductor, Inc. Thermally enhanced package with lid heat spreader
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
TWI471988B (zh) * 2012-11-13 2015-02-01 矽品精密工業股份有限公司 半導體封裝件之製法
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9653405B2 (en) * 2013-02-20 2017-05-16 Infineon Technologies Ag Chip arrangement and a method of manufacturing a chip arrangement
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US8987876B2 (en) 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
CN104916597B (zh) * 2014-03-14 2018-06-05 尼克森微电子股份有限公司 晶圆级扇出芯片的封装方法及封装结构
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
JP6017492B2 (ja) 2014-04-24 2016-11-02 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
JP5944445B2 (ja) * 2014-07-18 2016-07-05 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、樹脂封止電子部品、及び突起電極付き板状部材の製造方法
CN105633027B (zh) * 2014-11-05 2019-07-16 无锡超钰微电子有限公司 扇出晶圆级芯片封装结构及其制造方法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
KR102117477B1 (ko) * 2015-04-23 2020-06-01 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
TWI594380B (zh) * 2015-05-21 2017-08-01 穩懋半導體股份有限公司 封裝結構及三維封裝結構
US9892935B2 (en) * 2015-05-28 2018-02-13 International Business Machines Corporation Limiting electronic package warpage with semiconductor chip lid and lid-ring
US9666556B2 (en) * 2015-06-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Flip chip packaging
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TWI643297B (zh) * 2016-12-20 2018-12-01 力成科技股份有限公司 具有內置散熱片之半導體封裝構造
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN110957286A (zh) * 2019-12-04 2020-04-03 矽品科技（苏州）有限公司 一种片状分离式散热片组件

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367196A (en) * 1992-09-17 1994-11-22 Olin Corporation Molded plastic semiconductor package including an aluminum alloy heat spreader
US5608267A (en) 1992-09-17 1997-03-04 Olin Corporation Molded plastic semiconductor package including heat spreader
JPH06349893A (ja) * 1993-06-02 1994-12-22 Citizen Watch Co Ltd フリップチップ接続半導体パッケージ
US6271579B1 (en) * 1993-10-08 2001-08-07 Stratedge Corporation High-frequency passband microelectronics package
US5734201A (en) * 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5471011A (en) * 1994-05-26 1995-11-28 Ak Technology, Inc. Homogeneous thermoplastic semi-conductor chip carrier package
US5929513A (en) * 1994-08-16 1999-07-27 Fujitsu Limited Semiconductor device and heat sink used therein
JP3297251B2 (ja) 1995-06-20 2002-07-02 株式会社東芝 携帯形電子機器
US5650663A (en) * 1995-07-03 1997-07-22 Olin Corporation Electronic package with improved thermal properties
US5919329A (en) 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US6409859B1 (en) * 1998-06-30 2002-06-25 Amerasia International Technology, Inc. Method of making a laminated adhesive lid, as for an Electronic device
US5977626A (en) 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
US6057601A (en) * 1998-11-27 2000-05-02 Express Packaging Systems, Inc. Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate
TW410446B (en) * 1999-01-21 2000-11-01 Siliconware Precision Industries Co Ltd BGA semiconductor package
US6432749B1 (en) * 1999-08-24 2002-08-13 Texas Instruments Incorporated Method of fabricating flip chip IC packages with heat spreaders in strip format
JP2001320007A (ja) * 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
US6432752B1 (en) * 2000-08-17 2002-08-13 Micron Technology, Inc. Stereolithographic methods for fabricating hermetic semiconductor device packages and semiconductor devices including stereolithographically fabricated hermetic packages
US6432742B1 (en) * 2000-08-17 2002-08-13 St Assembly Test Services Pte Ltd. Methods of forming drop-in heat spreader plastic ball grid array (PBGA) packages
JP2002289756A (ja) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
TW498516B (en) * 2001-08-08 2002-08-11 Siliconware Precision Industries Co Ltd Manufacturing method for semiconductor package with heat sink
US6534859B1 (en) * 2002-04-05 2003-03-18 St. Assembly Test Services Ltd. Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092300A (ja) * 2014-11-07 2016-05-23 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2017183521A (ja) * 2016-03-30 2017-10-05 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

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