JPH06349893A - フリップチップ接続半導体パッケージ - Google Patents
フリップチップ接続半導体パッケージInfo
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 フリップチップ接続半導体パッケージのパッ
ケージサイズの小型化、放熱効率及び電気特性の向上、
コスト低減。 【構成】 プリント回路基板１の上面側にＩＣチップ３
をフリップチップ４でボンデングし、更に封止樹脂５で
サイドポッティングにより樹脂封止し、プリント回路基
板１の下面側に、前記フリップチップ４の融点より低い
融点の半田ボール６を配置して加熱することにより、フ
リップチップ４が溶けることなく、マザーボード接続用
の半田バンプ７を形成する。 【効果】 電気的接続の信頼性及び熱の発散効率向上、
小型の半導体パッケージを安価にすることが可能とな
る。
ケージサイズの小型化、放熱効率及び電気特性の向上、
コスト低減。 【構成】 プリント回路基板１の上面側にＩＣチップ３
をフリップチップ４でボンデングし、更に封止樹脂５で
サイドポッティングにより樹脂封止し、プリント回路基
板１の下面側に、前記フリップチップ４の融点より低い
融点の半田ボール６を配置して加熱することにより、フ
リップチップ４が溶けることなく、マザーボード接続用
の半田バンプ７を形成する。 【効果】 電気的接続の信頼性及び熱の発散効率向上、
小型の半導体パッケージを安価にすることが可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のパッケージ
に関するもので、更に詳しくはワイヤボンドのないフリ
ップチップ接続半導体パッケージに関するものである。
に関するもので、更に詳しくはワイヤボンドのないフリ
ップチップ接続半導体パッケージに関するものである。
【０００２】
【従来の技術】近年、集積回路の発展はめざましく、生
産量の増加、価格の低下により使用される分野は、非常
に高い信頼度が要求される宇宙通信、超大型コンピュー
タはもとより、家庭電化製品に至るまで拡がっている。
産量の増加、価格の低下により使用される分野は、非常
に高い信頼度が要求される宇宙通信、超大型コンピュー
タはもとより、家庭電化製品に至るまで拡がっている。
【０００３】そこで、従来より集積回路を収容するパッ
ケージが備えるべき基本的条件として、内部素子をいろ
いろな外部条件から保護できること、内部で発生する熱
を効率よく発散させること、取扱が容易であること及び
パッケージそのものが安価であること、などである。
ケージが備えるべき基本的条件として、内部素子をいろ
いろな外部条件から保護できること、内部で発生する熱
を効率よく発散させること、取扱が容易であること及び
パッケージそのものが安価であること、などである。
【０００４】これらの条件を満足するように製造された
パッケージとして、従来からリード線を外部に引き出す
ものとして、いくつかのタイプがあるが、トランジスタ
・タイプ・パッケージはリード線の数が３〜１２本の回
路に限られ、リード線の配列が円形なのでプリント板の
配線の効率が悪い。また、フラット・タイプ・パッケー
ジはリード線の数は最高１４本で装置は小型化できる
が、熱放散が悪く、取扱いに少々難点がある。更に、イ
ンライン・タイプ・パッケージはリード線は１４本程度
であり、リードの強さもあるので自動挿入も可能である
が、前記他のパッケージより高価であった。
パッケージとして、従来からリード線を外部に引き出す
ものとして、いくつかのタイプがあるが、トランジスタ
・タイプ・パッケージはリード線の数が３〜１２本の回
路に限られ、リード線の配列が円形なのでプリント板の
配線の効率が悪い。また、フラット・タイプ・パッケー
ジはリード線の数は最高１４本で装置は小型化できる
が、熱放散が悪く、取扱いに少々難点がある。更に、イ
ンライン・タイプ・パッケージはリード線は１４本程度
であり、リードの強さもあるので自動挿入も可能である
が、前記他のパッケージより高価であった。
【０００５】従って、リード線を外部に引き出す上記タ
イプのパッケージでは、パッケージの実装面積を大きく
しない限り、リード線の数を多くするのに限度があっ
た。そこで、端子数を増加させて、したも小型に実装す
るパッケージとして、一般に、パット・アレイ・キャリ
ア（ＰＡＣ）または、ボール・グリッド・アレイ（ＢＧ
Ａ）と称する半導体パッケージが開発された。
イプのパッケージでは、パッケージの実装面積を大きく
しない限り、リード線の数を多くするのに限度があっ
た。そこで、端子数を増加させて、したも小型に実装す
るパッケージとして、一般に、パット・アレイ・キャリ
ア（ＰＡＣ）または、ボール・グリッド・アレイ（ＢＧ
Ａ）と称する半導体パッケージが開発された。
【０００６】先ず、上記パット・アレイ・キャリア（Ｐ
ＡＣ）の半導体パッケージとして、米国特許第５，１５
３，３８５号に、トランスファーモールドされるリード
線のない半導体パッケージに関する技術が開示されてい
る。
ＡＣ）の半導体パッケージとして、米国特許第５，１５
３，３８５号に、トランスファーモールドされるリード
線のない半導体パッケージに関する技術が開示されてい
る。
【０００７】そこで、図３を用いて、上記米国特許第
５，１５３，３８５号に記載されているトランスファー
モールド半導体パッケージについてその概要を説明す
る。図３において、プリント回路基板３０に、ランナー
及びワイヤ・ボンド・パッドからなる金属パターン３１
が形成されている。一般に銀を充填したエポシキ樹脂に
よって、半導体装置３２を前記プリント回路基板３０に
取り付ける。前記半導体装置３２の個々の回路の電気的
相互接続は、ワイヤボンド３３によってプリント回路基
板３０に行う。次に前記プリント回路基板３０、半導体
装置３２及びワイヤボンド３３の全露出面をポリイミド
樹脂などのポリマー樹脂３４でコーティングを施して硬
化させた後、このアセンブリをトランスファー成形機に
入れて、封止樹脂３５で前記半導体装置３２、ワイヤボ
ンド３３及びプリント回路基板３０の上面側をモールド
することにより、半導体装置３２の遮光及び保護を行う
ものである。更に前記プリント回路基板３０の上面側及
び下面側に形成されているパターンはスルーホール３６
を介して導通されている。また、前記プリント回路基板
３０の下面側には、複数の半田付け可能な表面３７が形
成され、この半田付け可能な表面３７は一般にプリント
回路基板３０の下面側に描かれたパッドであり、半田付
け可能な表面３７には半田パッド３８が形成される。こ
の半田パッド３８は図示されていないマザーボードのパ
ターンと導通される。以上によりトランスファー成形パ
ッド・アレイ・キャリア（ＰＡＣ）３９が完成される。
５，１５３，３８５号に記載されているトランスファー
モールド半導体パッケージについてその概要を説明す
る。図３において、プリント回路基板３０に、ランナー
及びワイヤ・ボンド・パッドからなる金属パターン３１
が形成されている。一般に銀を充填したエポシキ樹脂に
よって、半導体装置３２を前記プリント回路基板３０に
取り付ける。前記半導体装置３２の個々の回路の電気的
相互接続は、ワイヤボンド３３によってプリント回路基
板３０に行う。次に前記プリント回路基板３０、半導体
装置３２及びワイヤボンド３３の全露出面をポリイミド
樹脂などのポリマー樹脂３４でコーティングを施して硬
化させた後、このアセンブリをトランスファー成形機に
入れて、封止樹脂３５で前記半導体装置３２、ワイヤボ
ンド３３及びプリント回路基板３０の上面側をモールド
することにより、半導体装置３２の遮光及び保護を行う
ものである。更に前記プリント回路基板３０の上面側及
び下面側に形成されているパターンはスルーホール３６
を介して導通されている。また、前記プリント回路基板
３０の下面側には、複数の半田付け可能な表面３７が形
成され、この半田付け可能な表面３７は一般にプリント
回路基板３０の下面側に描かれたパッドであり、半田付
け可能な表面３７には半田パッド３８が形成される。こ
の半田パッド３８は図示されていないマザーボードのパ
ターンと導通される。以上によりトランスファー成形パ
ッド・アレイ・キャリア（ＰＡＣ）３９が完成される。
【０００８】上記したトランスファー成形ＰＡＣ３９
は、前記プリント回路基板３０の下面側にマトリックス
状に多数の端子が小面積の中に配列され、コンピュータ
のマイコンとかメモリーの実装に好適であり、リードフ
レームが不要のためコストが安いなどのメリットはある
が、前記した如く、熱硬化樹脂によりトランスファーモ
ールドで半導体装置３２の全面を覆っているので、半導
体装置３２そのものの発熱に対して、半導体装置３２が
直接空気に触れていないので、樹脂を伝わるか、前記プ
リント回路基板のパターンを伝わって間接的に放熱する
のみで、半導体装置３２が発生する熱を効率よく発散さ
せることができない。
は、前記プリント回路基板３０の下面側にマトリックス
状に多数の端子が小面積の中に配列され、コンピュータ
のマイコンとかメモリーの実装に好適であり、リードフ
レームが不要のためコストが安いなどのメリットはある
が、前記した如く、熱硬化樹脂によりトランスファーモ
ールドで半導体装置３２の全面を覆っているので、半導
体装置３２そのものの発熱に対して、半導体装置３２が
直接空気に触れていないので、樹脂を伝わるか、前記プ
リント回路基板のパターンを伝わって間接的に放熱する
のみで、半導体装置３２が発生する熱を効率よく発散さ
せることができない。
【０００９】そこで、上記問題を改良する従来技術とし
て、特開平１−２４４６５２号公報に、樹脂封止型ピン
グリッドアレイ（ＰＧＡ）の放熱構造に関する技術が開
示されている。その概要を説明する。
て、特開平１−２４４６５２号公報に、樹脂封止型ピン
グリッドアレイ（ＰＧＡ）の放熱構造に関する技術が開
示されている。その概要を説明する。
【００１０】図４は、特開平１−２４４６５２号公報に
開示されている樹脂封止型ＰＧＡの断面図で、プリント
回路基板４０は、下面側に複数のコンタクトピン４１を
有し、上面側にＩＣチップ４２をワイヤボンド４３でボ
ンデングし、前記ＩＣチップ４２の位置に対応して、下
面凸形状を有する熱伝導性のよい金属製（例えば、アル
ミ板）の放熱板４４を、前記ＩＣチップ４２に接近させ
て射出成形により一体的に封止樹脂４５によりモールド
して、樹脂封止型ＰＧＡ４６を完成させる技術が開示さ
れている。
開示されている樹脂封止型ＰＧＡの断面図で、プリント
回路基板４０は、下面側に複数のコンタクトピン４１を
有し、上面側にＩＣチップ４２をワイヤボンド４３でボ
ンデングし、前記ＩＣチップ４２の位置に対応して、下
面凸形状を有する熱伝導性のよい金属製（例えば、アル
ミ板）の放熱板４４を、前記ＩＣチップ４２に接近させ
て射出成形により一体的に封止樹脂４５によりモールド
して、樹脂封止型ＰＧＡ４６を完成させる技術が開示さ
れている。
【００１１】
【発明が解決しようとする課題】しかしながら、前述し
たトランスファー成形ＰＡＣ及び樹脂封止型ＰＧＡの半
導体パッケージには、それぞれ次のような問題点があ
る。即ち、トランスファーモールドによりワイヤボンド
の高さに相応してパッケージの厚みが厚くなり、放熱効
率が悪いこと。更に放熱板を一体成形することにより厚
みが増してパッケージサイズが大きくなると同時に、ま
たアルミ板等の放熱板を使用するためコストアップにな
ること。また、ＩＣチップとプリント回路基板のパター
ンをワイヤボンドすることは一般的であるが、前記ＩＣ
チップとパターンとの距離をワイヤで接続することによ
り、電気特性を悪くする等の多くの問題があった。
たトランスファー成形ＰＡＣ及び樹脂封止型ＰＧＡの半
導体パッケージには、それぞれ次のような問題点があ
る。即ち、トランスファーモールドによりワイヤボンド
の高さに相応してパッケージの厚みが厚くなり、放熱効
率が悪いこと。更に放熱板を一体成形することにより厚
みが増してパッケージサイズが大きくなると同時に、ま
たアルミ板等の放熱板を使用するためコストアップにな
ること。また、ＩＣチップとプリント回路基板のパター
ンをワイヤボンドすることは一般的であるが、前記ＩＣ
チップとパターンとの距離をワイヤで接続することによ
り、電気特性を悪くする等の多くの問題があった。
【００１２】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、更にＩＣチップのハイスピード
化に対応して、パッケージサイズが小さくて、放熱効率
が良く、電気特性が優れて、更に安価な半導体パッケー
ジを提供するものである。
のであり、その目的は、更にＩＣチップのハイスピード
化に対応して、パッケージサイズが小さくて、放熱効率
が良く、電気特性が優れて、更に安価な半導体パッケー
ジを提供するものである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明におけるフリップチップ接続半導体パッケー
ジの構成は、プリント回路基板の上面側にＩＣチップを
フリップチップでボンデングし、該ＩＣチップの上面側
を露出した状態で、前記ボンデングされたＩＣチップと
プリント回路基板との間隙をサイドポッティングにより
一体的に樹脂封止し、前記プリント回路基板の下面側の
所定位置に、前記フリップチップの融点より低い融点よ
りなる半田ボールを配置して加熱することにより、マザ
ーボード接続用の半田バンプを形成することを特徴とす
るものである。
に、本発明におけるフリップチップ接続半導体パッケー
ジの構成は、プリント回路基板の上面側にＩＣチップを
フリップチップでボンデングし、該ＩＣチップの上面側
を露出した状態で、前記ボンデングされたＩＣチップと
プリント回路基板との間隙をサイドポッティングにより
一体的に樹脂封止し、前記プリント回路基板の下面側の
所定位置に、前記フリップチップの融点より低い融点よ
りなる半田ボールを配置して加熱することにより、マザ
ーボード接続用の半田バンプを形成することを特徴とす
るものである。
【００１４】更に、樹脂領域が前記サイドポッティング
により一体的に樹脂封止されたＩＣチップの上面側の周
辺部から、前記プリント回路基板の側面を覆う如くトラ
ンスファーモールドすることにより、前記ＩＣチップの
上面側に開口部を設けることを特徴とするものである。
により一体的に樹脂封止されたＩＣチップの上面側の周
辺部から、前記プリント回路基板の側面を覆う如くトラ
ンスファーモールドすることにより、前記ＩＣチップの
上面側に開口部を設けることを特徴とするものである。
【００１５】
【作用】従って、本発明により得られるフリップチップ
接続半導体パッケージにおいて、プリント回路基板の上
面側にＩＣチップをフリップチップでボンデングし、Ｉ
Ｃチップの上面側を露出した状態で、ＩＣチップとプリ
ント回路基板とをサイドポッティングにより一体的に樹
脂封止し、プリント回路基板の下面側に、前記フリップ
チップの融点より低い融点よりなる半田ボールを配置し
て加熱することにより、ＩＣチップ用のフリップチップ
が溶けることなく、マザーボード接続用の半田バンプを
形成することができる。また、樹脂領域がサイドポッテ
ィングにより一体的に樹脂封止されたＩＣチップの上面
側の周辺部から、プリント回路基板の側面を覆う如くト
ランスファーモールドすることにより、ＩＣチップの上
面側に開口部が形成され、ＩＣチップが直接空気に触れ
ることができ、更に、サイドポッティングとトランスフ
ァーモールドの２体成形構造になるので、固定力及び接
続の信頼性を高めることが可能である。従って、電気特
性、信頼性及び熱放散性の良い構造の半導体パッケージ
が得られる。
接続半導体パッケージにおいて、プリント回路基板の上
面側にＩＣチップをフリップチップでボンデングし、Ｉ
Ｃチップの上面側を露出した状態で、ＩＣチップとプリ
ント回路基板とをサイドポッティングにより一体的に樹
脂封止し、プリント回路基板の下面側に、前記フリップ
チップの融点より低い融点よりなる半田ボールを配置し
て加熱することにより、ＩＣチップ用のフリップチップ
が溶けることなく、マザーボード接続用の半田バンプを
形成することができる。また、樹脂領域がサイドポッテ
ィングにより一体的に樹脂封止されたＩＣチップの上面
側の周辺部から、プリント回路基板の側面を覆う如くト
ランスファーモールドすることにより、ＩＣチップの上
面側に開口部が形成され、ＩＣチップが直接空気に触れ
ることができ、更に、サイドポッティングとトランスフ
ァーモールドの２体成形構造になるので、固定力及び接
続の信頼性を高めることが可能である。従って、電気特
性、信頼性及び熱放散性の良い構造の半導体パッケージ
が得られる。
【００１６】
【実施例】以下図面に基づいて好適な実施例を説明す
る。図１は本発明の一実施例で、フリップチップ接続半
導体パッケージの製造工程を示す断面図である。図１
（ａ）は所定のスルーホール２及び図示しないパターニ
ングが施されたプリント回路基板１である。図１（ｂ）
で、前記プリント回路基板１の上面側にＩＣチップ３を
フリップチップ４でボンデングする。図１（ｃ）で、Ｉ
Ｃチップ３の上面側を露出した状態で、前記ＩＣチップ
３と前記プリント回路基板１との間隙を封止樹脂５でサ
イドポッティングにより一体的に樹脂封止することによ
り、前記ＩＣチップ３は前記プリント回路基板１に固定
される。
る。図１は本発明の一実施例で、フリップチップ接続半
導体パッケージの製造工程を示す断面図である。図１
（ａ）は所定のスルーホール２及び図示しないパターニ
ングが施されたプリント回路基板１である。図１（ｂ）
で、前記プリント回路基板１の上面側にＩＣチップ３を
フリップチップ４でボンデングする。図１（ｃ）で、Ｉ
Ｃチップ３の上面側を露出した状態で、前記ＩＣチップ
３と前記プリント回路基板１との間隙を封止樹脂５でサ
イドポッティングにより一体的に樹脂封止することによ
り、前記ＩＣチップ３は前記プリント回路基板１に固定
される。
【００１７】次に、図１（ｄ）は、前記プリント回路基
板１の下面側に形成されたパッド位置に、前記フリップ
チップ４の融点より低い融点よりなる半田ボール６を図
示しないマスク部材を用いて配置する。本実施例におけ
る半田組成は、例えば、フリップチップ４はＰｂ：９０
％，Ｓｎ：１０％、融点２５０°Ｃで、半田ボール６は
Ｐｂ：４０％，Ｓｎ：６０％、融点１８０°Ｃで、それ
ぞれ融点の異なる半田が使用されている。
板１の下面側に形成されたパッド位置に、前記フリップ
チップ４の融点より低い融点よりなる半田ボール６を図
示しないマスク部材を用いて配置する。本実施例におけ
る半田組成は、例えば、フリップチップ４はＰｂ：９０
％，Ｓｎ：１０％、融点２５０°Ｃで、半田ボール６は
Ｐｂ：４０％，Ｓｎ：６０％、融点１８０°Ｃで、それ
ぞれ融点の異なる半田が使用されている。
【００１８】更に、図１（ｅ）では、前記図１（ｄ）で
得られたアセンブリを１８０°Ｃ以上、２００°Ｃ以下
の温度で、加熱炉中で加熱することにより、前記フリッ
プチップ４の融点が半田ボール６の融点より高いため、
ＩＣチップ用のフリップチップ４は溶けることなく、マ
ザーボード接続用の半田バンプ７を形成することが可能
である。以上により、フリップチップ接続半導体パッケ
ージ８が完成される。
得られたアセンブリを１８０°Ｃ以上、２００°Ｃ以下
の温度で、加熱炉中で加熱することにより、前記フリッ
プチップ４の融点が半田ボール６の融点より高いため、
ＩＣチップ用のフリップチップ４は溶けることなく、マ
ザーボード接続用の半田バンプ７を形成することが可能
である。以上により、フリップチップ接続半導体パッケ
ージ８が完成される。
【００１９】従って、プリント回路基板１の下面側には
多数の半田バンプ７がマトリックス状に配列され、ワイ
ヤボンドが不要でフリップチップボンデングのため電気
特性が向上すると同時に、サイドポッティングにより実
装高さが低くなり、前記ＩＣチップ３の遮光が不要でＩ
Ｃチップ３の露出面が直接空気に触れているので、ＩＣ
チップ３が発生する熱を効率良く発散させることが可能
である。
多数の半田バンプ７がマトリックス状に配列され、ワイ
ヤボンドが不要でフリップチップボンデングのため電気
特性が向上すると同時に、サイドポッティングにより実
装高さが低くなり、前記ＩＣチップ３の遮光が不要でＩ
Ｃチップ３の露出面が直接空気に触れているので、ＩＣ
チップ３が発生する熱を効率良く発散させることが可能
である。
【００２０】次に、図２は本発明の他の実施例で、フリ
ップチップ接続半導体パッケージの断面図である。図２
は、図１で得られたフリップチップ接続半導体パッケー
ジ８において、更に樹脂領域がサイドポッティングによ
り一体的に樹脂封止されたＩＣチップ３の上面側の周辺
部から、プリント回路基板１の側面を覆う如く封止樹脂
２０でトランスファーモールドすることにより、ＩＣチ
ップ３の上面側に開口部２１が形成されて、フリップチ
ップ接続半導体パッケージ２２が完成される。
ップチップ接続半導体パッケージの断面図である。図２
は、図１で得られたフリップチップ接続半導体パッケー
ジ８において、更に樹脂領域がサイドポッティングによ
り一体的に樹脂封止されたＩＣチップ３の上面側の周辺
部から、プリント回路基板１の側面を覆う如く封止樹脂
２０でトランスファーモールドすることにより、ＩＣチ
ップ３の上面側に開口部２１が形成されて、フリップチ
ップ接続半導体パッケージ２２が完成される。
【００２１】従って、ＩＣチップ３の上面が開口部２１
を介して直接空気に触れることができ、熱の放散性がよ
く、更にサイドポッティングとトランスファーモールド
の２体成形構造になるので、固定力及び接続の信頼性を
高めることが可能である。
を介して直接空気に触れることができ、熱の放散性がよ
く、更にサイドポッティングとトランスファーモールド
の２体成形構造になるので、固定力及び接続の信頼性を
高めることが可能である。
【００２２】上述の如く、本実施例の特徴とするところ
は、フリップチップ接続半導体パッケージの構成は、プ
リント回路基板の上面側にＩＣチップをフリップチップ
でボンデングし、ＩＣチップの上面側を露出した状態
で、ＩＣチップとプリント回路基板とをサイドポッティ
ングにより一体的に樹脂封止し、前記プリント回路基板
の下面側の所定位置に、前記フリップチップの融点より
低い融点よりなる半田ボールを配置して加熱することに
より、フリップチップが溶けることなく、マザーボード
接続用の半田バンプを形成することを特徴とするもので
ある。更に、樹脂領域が前記サイドポッティングにより
一体的に樹脂封止されたＩＣチップの上面側の周辺部か
ら、前記プリント回路基板の側面を覆う如くトランスフ
ァーモールドすることにより２体成形構造になり、前記
ＩＣチップの上面側に開口部を設けることを特徴とする
ものである。
は、フリップチップ接続半導体パッケージの構成は、プ
リント回路基板の上面側にＩＣチップをフリップチップ
でボンデングし、ＩＣチップの上面側を露出した状態
で、ＩＣチップとプリント回路基板とをサイドポッティ
ングにより一体的に樹脂封止し、前記プリント回路基板
の下面側の所定位置に、前記フリップチップの融点より
低い融点よりなる半田ボールを配置して加熱することに
より、フリップチップが溶けることなく、マザーボード
接続用の半田バンプを形成することを特徴とするもので
ある。更に、樹脂領域が前記サイドポッティングにより
一体的に樹脂封止されたＩＣチップの上面側の周辺部か
ら、前記プリント回路基板の側面を覆う如くトランスフ
ァーモールドすることにより２体成形構造になり、前記
ＩＣチップの上面側に開口部を設けることを特徴とする
ものである。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
プリント回路基板上面側にＩＣチップをフリップチップ
接続し、下面側にマザーボード接続用の半田バンプを形
成すること、更に、ＩＣチップの上面に開口部を残しト
ランスファーモールドによる２体成形構造にすることに
より、ワイヤボンドが不要でパッケージサイズが小さ
く、電気特性が良く、特に熱放散性の優れた、安価なパ
ット・アレイ・キャリア（ＰＡＣ）または、ボール・グ
リッド・アレイ（ＢＧＡ）の半導体パッケージを提供す
ることができる。
プリント回路基板上面側にＩＣチップをフリップチップ
接続し、下面側にマザーボード接続用の半田バンプを形
成すること、更に、ＩＣチップの上面に開口部を残しト
ランスファーモールドによる２体成形構造にすることに
より、ワイヤボンドが不要でパッケージサイズが小さ
く、電気特性が良く、特に熱放散性の優れた、安価なパ
ット・アレイ・キャリア（ＰＡＣ）または、ボール・グ
リッド・アレイ（ＢＧＡ）の半導体パッケージを提供す
ることができる。
【図１】本発明の一実施例に係わるフリップチップ接続
半導体パッケージの製造工程を示す断面図。
半導体パッケージの製造工程を示す断面図。
【図２】本発明の他の実施例に係わるフリップチップ接
続半導体パッケージの断面図。
続半導体パッケージの断面図。
【図３】従来のトランスファー成形半導体装置の断面
図。
図。
【図４】従来の樹脂封止型ピングリッドアレイの断面
図。
図。
１ プリント回路基板 ２ スルーホール ３ ＩＣチップ ４ フリップチップ ５ 封止樹脂 ６ 半田ボール ７ 半田バンプ ８ フリップチップ接続半導体パッケージ ２０ 封止樹脂 ２１ 開口部 ２２ フリップチップ接続半導体パッケージ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/321 23/28 Ｊ 8617−4Ｍ 23/29 23/31
Claims (2)
- 【請求項１】 プリント回路基板の上面側にＩＣチップ
をフリップチップでボンデングし、該ＩＣチップの上面
側を露出した状態で、前記ボンデングされたＩＣチップ
とプリント回路基板との間隙をサイドポッティングによ
り一体的に樹脂封止し、前記プリント回路基板の下面側
の所定位置に、前記フリップチップの融点より低い融点
よりなる半田ボールを配置して加熱することにより、マ
ザーボード接続用の半田バンプを形成することを特徴と
するフリップチップ接続半導体パッケージ。 - 【請求項２】 樹脂領域が前記サイドポッティングによ
り一体的に樹脂封止されたＩＣチップの上面側の周辺部
から、前記プリント回路基板の側面を覆う如くトランス
ファーモールドすることにより、前記ＩＣチップの上面
側に開口部を設けることを特徴とする請求項１記載のフ
リップチップ接続半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154601A JPH06349893A (ja) | 1993-06-02 | 1993-06-02 | フリップチップ接続半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154601A JPH06349893A (ja) | 1993-06-02 | 1993-06-02 | フリップチップ接続半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349893A true JPH06349893A (ja) | 1994-12-22 |
Family
ID=15587753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154601A Pending JPH06349893A (ja) | 1993-06-02 | 1993-06-02 | フリップチップ接続半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349893A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1065293A (ja) * | 1996-05-31 | 1998-03-06 | Mitsui Petrochem Ind Ltd | フリップチップｂｇａ実装方法 |
| US6028356A (en) * | 1996-01-30 | 2000-02-22 | Nec Corporation | Plastic-packaged semiconductor integrated circuit |
| JP2000164610A (ja) * | 1998-11-30 | 2000-06-16 | Ngk Spark Plug Co Ltd | 半導体装置及びその製造方法 |
| JP2002064166A (ja) * | 2000-06-06 | 2002-02-28 | Nippon Steel Corp | 半導体装置およびその製造方法、ならびに半導体装置の樹脂封止装置 |
| US6396159B1 (en) | 1997-06-27 | 2002-05-28 | Nec Corporation | Semiconductor device |
| JP2002270638A (ja) * | 2001-03-06 | 2002-09-20 | Nec Corp | 半導体装置および樹脂封止方法および樹脂封止装置 |
| US6897094B2 (en) | 2002-03-11 | 2005-05-24 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| EP1556894A2 (en) * | 2002-09-30 | 2005-07-27 | Advanced Interconnect Technologies Limited | Thermal enhanced package for block mold assembly |
| JP2012129437A (ja) * | 2010-12-17 | 2012-07-05 | Fujitsu Ltd | 電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法 |
-
1993
- 1993-06-02 JP JP5154601A patent/JPH06349893A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028356A (en) * | 1996-01-30 | 2000-02-22 | Nec Corporation | Plastic-packaged semiconductor integrated circuit |
| JPH1065293A (ja) * | 1996-05-31 | 1998-03-06 | Mitsui Petrochem Ind Ltd | フリップチップｂｇａ実装方法 |
| US6396159B1 (en) | 1997-06-27 | 2002-05-28 | Nec Corporation | Semiconductor device |
| JP2000164610A (ja) * | 1998-11-30 | 2000-06-16 | Ngk Spark Plug Co Ltd | 半導体装置及びその製造方法 |
| JP2002064166A (ja) * | 2000-06-06 | 2002-02-28 | Nippon Steel Corp | 半導体装置およびその製造方法、ならびに半導体装置の樹脂封止装置 |
| JP2002270638A (ja) * | 2001-03-06 | 2002-09-20 | Nec Corp | 半導体装置および樹脂封止方法および樹脂封止装置 |
| US6897094B2 (en) | 2002-03-11 | 2005-05-24 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| EP1556894A2 (en) * | 2002-09-30 | 2005-07-27 | Advanced Interconnect Technologies Limited | Thermal enhanced package for block mold assembly |
| EP1556894A4 (en) * | 2002-09-30 | 2009-01-14 | Advanced Interconnect Tech Ltd | THERMALLY IMPROVED SEALING FOR SINGLE-LOCKING ASSEMBLY |
| JP2012129437A (ja) * | 2010-12-17 | 2012-07-05 | Fujitsu Ltd | 電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法 |
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