JP2012129437A - 電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法 - Google Patents

電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法 Download PDF

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Abstract

【課題】複数の良品半導体チップの裏面と側面を、絶縁樹脂によってウエハ構造で多数接続一体化された後、それをスクライブして個片化して形成されるチップ状電子部品を、歩留良く製造する手段を提供する。
【解決手段】例えばアライメント可能な載置台上に、表面に電極が形成された複数の良品半導体チップ5を、間隔をもって配置し固定し、載置台上において、絶縁樹脂材によって、例えばモールド成型工法を用いて、半導体チップの側面及び裏面が連続して覆われ一体化し、かつ裏面に突起状の金型を用いるなどして複数の溝を有する絶縁樹脂材成型体(モールド基板)13を形成する。そして、それを載置台から分離し、更にダイシングして複数の電子部品を有する個別の電子部品21に分割する。裏面の溝22によってモールド基板の反りの発生が大幅に抑制される。
【選択図】図7

Description

本発明は、電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法に関する。
携帯用電子機器などの小型・軽量化、高機能化の要求に対し、搭載するICの高集積化、微細化を図り、さらに、複数のIC機能をワンチップ(システムLSI)化する方法が用いられている。しかし、この方法は、大規模LSI化に伴う歩留低下などから、低コストで製造することは容易ではない。
他のアプローチとして、複数の半導体チップを同一基板上に搭載してワンパッケージとする、MCM(Multi Chip Module)化の方法も行われている。MCMは、多層配線基板に複数の半導体チップを配置するが、搭載半導体チップの接続端子ピッチが狭くなるに従って配線基板の製造歩留が低下し、基板製造コストが全体のコストアップの重要なファクターとなる。また、半導体チップと配線基板との接続を、バンプやワイヤーボンディング、タブなどで行うが、確保できる接続領域の制限や端子の微細化への製造限界などから、接続端子数に制限がある。当然ながら、平面視面積は搭載半導体チップの平面視面積より大きくなってしまい、MCM化によっての面積縮小の効果は必ずしも高くない。更に、信号伝達速度の低下などの全体性能の低下を伴うといった課題がある。
これらの短所を補う観点から幾つかの提案がなされている。例えば、予め複数の良品の半導体チップを選択し、これを先ず、半導体チップの回路形成面(=電極形成面)側を中間板上の所定の位置にそれぞれ貼付し、この中間板を用いて貼付半導体チップ全体を、一度に、支持基板(Si基板など)上に形成した絶縁膜(ポリイミド膜など)上に貼付し、中間板を取り除いた後、さらに半導体チップ上からポリイミド液を滴下して半導体チップ間を埋めて貼付状態を強化するといった方法が提案されている。この、いわば、支持基板上チップ貼付形成方法では、その後、支持基板上に貼付された、回路形成面が表面に出ている半導体チップ上の余分な貼付用絶縁膜を除去後、半導体プロセスを用いて半導体チップ間接続用の配線を形成する。
一方、「擬似ウエハ」を形成する方法も提案されている。複数の良品半導体チップなどの組み合わせた電子部品セットを、半導体チップの回路形成面(=電極形成面)側を、透明基板(石英基板など)上の粘着シート上の所定の位置にそれぞれ貼付する。そのとき、多数の同一の電子部品セットを、所定の間隔を空けて、半導体ウエハにチップが整列形成されるように、粘着シート上に整列貼付する。
そして、それら整列貼付された電子部品セット群の全体上に絶縁性の樹脂を流し込んで、回路形成面以外の半導体チップの周辺部と裏面部と樹脂で固化し一体化させることで、複数の良品半導体チップからなる電子部品セット群が固化樹脂上に固定され、複数のチップがSiウエハ中に形成されたものと類似した、複数の電子部品セットからなるチップが樹脂からなるウエハ中に作製された「擬似ウエハ」が形成される。
この「擬似ウエハ」形成方法では、その後、粘着シートの粘着力を弱めて透明基板から「擬似ウエハ」を剥離し、これの、回路面上に配線形成などを行って複数の良品半導体チップなどを組み合わせた電子部品セットとし、さらに電子部品セット毎にダイシングし、個別のチップ状電子部品として完成する。
上記の二方法は、いずれも不良チップの排除を事前の行うことができ、この面での歩留は向上される上に、形成された半導体チップ組み合わせモジュール上で、各半導体チップの回路形成面が同一平面内に保持されているため、その面上で上部多層配線の形成とチップ間接続がスムーズに行うことができる。従って、これらの方法では、通常のMCMで行われるチップ搭載の多層配線基板経由での半導体チップ間の接続を避けることができ、配線基板自体の高精細化などによる製造歩留低下などを考慮する必要が無い、といったメリットも有している。
特開平07−202115号公報 特開2001−308116号公報
しかし、前述二方法に関し、前者の支持基板上チップ貼付形成方法では、支持基板上の絶縁膜(ポリイミド膜など)にチップを一括貼付する方法であるため、形成された半導体チップ組み合わせモジュールの支持基板厚みが厚くなること、貼付用絶縁膜がチップ表面に付着するため、この付着物の除去によるチップ表面の劣化が避け得ないこと、といった課題がある。
他方、「擬似ウエハ」形成方法は、半導体チップなどの電子部品の回路形成(=電極形成)面以外を樹脂で覆って「擬似ウエハ」を作製するため、回路形成面は基本的に大きな汚染を受けないこと、ダイシングされて個別化したチップ状電子部品は軽量で薄い樹脂基板上形成されていること、またチップ状電子部品に搭載された複数の半導体チップの電極形成面は同一面上にあるため、これら電極上へのバンプ形成などが一括形成可能であること、といった利点も有している。
しかし、この「擬似ウエハ」形成方法によって形成されたチップ状電子部品の構造は、片方の面側に半導体チップなどが配列され、他方の面を含む基板側が樹脂で形成される。このため、半導体チップなどと樹脂の線膨張係数に大きな差がある場合、樹脂による「擬似ウエハ」の形成に伴う蓄積熱、および「擬似ウエハ」形成後や個別のチップ状電子部品の配線加工などの加熱に対する内部応力などが生じる結果、でき上がった擬似ウエハ、および個別のチップ状電子部品において、半導体チップなどの搭載側が凹に反りが発生しやすい。このため、配線形成時などでの微細加工プロセスで、大幅な歩留低下を招くといった問題が生じる。
そこで本発明の課題は、このような反りの発生を大幅に抑制した、基板側が絶縁性の樹脂(=半導体チップなどの保護材)で、その材料で半導体チップなどの側面及び裏面が覆われた、チップ状などの電子部品を提供することにある。
本発明の電子部品は、
電極が形成された電極形成面を有する複数の電子部品と、
前記電極形成面を露出するように前記複数の電子部品が埋め込まれ、一体形成された絶縁樹脂材と、
前記複数の電子部品の裏面側に配置され、前記絶縁樹脂材中に形成された複数の溝とを有することを特徴とする。
また、本発明の電子部品の製造方法は、
載置台上に、電極が形成された電極形成面を有する複数の電子部品を、前記電極形成面に絶縁樹脂材が接しないように、互いに離間して配置し固定する工程と、
前記載置台上において、前記絶縁樹脂材によって、前記複数の電子部品の側面及び裏面を覆って一体化し、かつ前記裏面に複数の溝を有するように絶縁樹脂材成型体を形成する工程と、
前記絶縁樹脂材成型体を前記載置台から分離する工程と
を含むことを特徴とする。
また、本発明の電子機器は、
電極が形成された電極形成面を有する複数の電子部品と、
前記電極形成面を露出するように前記複数の電子部品が埋め込まれ、一体形成された絶縁樹脂材と、
前記複数の電子部品の裏面側に配置され、前記絶縁樹脂材中に形成された複数の溝とを有することを特徴とする。
また、本発明の電子機器の製造方法は、
載置台上に、電極が形成された電極形成面を有する複数の電子部品を、前記電極形成面に絶縁樹脂材が接しないように、互いに離間して配置し固定する工程と、
前記載置台上において、前記絶縁樹脂材によって、前記複数の電子部品の側面及び裏面を覆って一体化し、かつ前記裏面に複数の溝を有するように絶縁樹脂材成型体を形成する工程と、
前記絶縁樹脂材成型体を前記載置台から分離する工程と
を含むことを特徴とする。
本発明の、多くの溝を有する絶縁性の樹脂材成型体を形成し、一括配線形成を行った後、ダイシングして得られるチップ状などの電子部品や電子機器の製造方法は、樹脂材成型体の反りが大きく抑制されているために、多層で微細なチップ間の配線などをモールド基板面上の一括処理で、高い歩留で行うことが可能である。
そして、樹脂材成型体の形成を経由して製造され、薄く軽量な(樹脂)基板上に多様多種な半導体チップなどの電子部品を、高密度多層配線を用いて、高歩留で高集積に一体デバイス化するといった本発明のチップ状などの電子部品や電子機器は、従来のワンチップシステムLSIや従来の電子機器に比べ高歩留が期待でき、また従来のMCMなどに比べ、とくに高集積化、配線工程での高歩留化などが可能となる。
本発明の電子部品の製造工程を説明する図(その1) 本発明の電子部品の製造工程を説明する図(その2) 本発明の電子部品の製造工程を説明する図(その3) 本発明の電子部品の製造工程を説明する図(その4) 本発明の電子部品の製造工程を説明する図(その5) 本発明の電子部品の製造工程を説明する図(その6) 本発明の電子部品の製造工程を説明する図(その7) 従来のチップ状電子部品の構造と反りを説明する図 反り量の比較を説明する図 本発明の電子部品の他の構造を説明する図(その1) 本発明の電子部品の他の構造を説明する図(その2) 本発明の電子部品の他の構造を説明する図(その3)
以下に、本発明の実施の形態を、添付図を参照しつつ説明する。
(実施例)
図1〜7の(1)〜(10)に示した各図は、本発明の電子部品の製造工程を説明するための断面模式図である。
図1において、電子部品を作製するための、載置台およびその周辺の構成を示す。図1(1)(a)はその構成の上面図、また図中A−B間の断面図を、図1(1)(b)に示す。図において、載置台1は載置台ホルダ2上にセットされる。この載置台1は、下部側からの図示しないUV光に対して透明で、線膨張係数が小さく熱プロセスによる変形の小さい、例えば、石英基板、ガラス基板、セラミック基板などを適用できる。載置台1の表面には、UV粘着シート3を貼付し、いわゆる「疑似ウエハ」形成後にUVを照射することにより、「疑似ウエハ」の剥離を容易にする。
また、載置台1上に、その外周部を囲むように、樹脂材型枠4を配する。これにより、後述の樹脂材によるモールド成型工法を適用する時において、樹脂材が載置台1の外縁に漏れるのを防ぐ。樹脂材型枠4の形状は、載置台1の形状が、例えば、オリエンテーション・フラット付の円形のウエハ形状であればそれに沿った型枠とし、矩形であるならば、適宜それに合わせて矩形型枠とする。
図2(2)は、載置台1上に半導体チップなどの複数の電子部品を搭載する状況を示す図である。図2(2)(a)において、ベアチップの半導体チップ5を、その電極形成面(=回路形成側の面)6を下に、裏面7を上にし、図示しない、例えば光学的な測定システムと、半導体チップ5および載置台ホルダ2の駆動システムを用いて所定位置へのアライメントを行って、所定の間隔で所定の位置の載置し、載置台1上のUV粘着シート3に固定する。その状況を、図2(2)(b)に示す。このとき、図示するように、各半導体チップ5の電極形成面6は載置台1に面して、その反対側の各半導体チップ5の裏面7および側面8は接しない。
図3(3)に示すように、樹脂材型枠4内に、全ての半導体チップ5を覆うように樹脂材9を導入する。この樹脂材9は、半導体素子5を覆うため絶縁性を有する、熱硬化性の樹脂(シリカフィラー含有エポキシ)が好ましい。例えばアクリル系の樹脂やエポキシ樹脂などの有機系絶縁性樹脂が挙げられる。
次いで、図3(4)に示すように、樹脂材9上に、予め搭載される半導体チップ5の配置や樹脂材9の厚さを考慮して設計された突出構造10を有する裏面形成用金型11を樹脂材9中に送出する。
図4(5)に示すように、載置台ホルダ2上の樹脂材型枠4で停止するまで裏面形成用金型11を送出して固定し、この状態で、半導体チップ5とともに樹脂材9を加熱・加圧などして成型する。金型系全体の空気冷却後、図4(6)に示すように、裏面形成用金型11よび樹脂材型枠4を取り外すことにより、載置台1に配置固定した全半導体チップ5が、その裏面7および側面8において、樹脂材9からなる上記裏面形成用金型11の突出構造10を反映した樹脂材成型支持板12と固定一体化した状態で、載置台1上に形成されることとなる。
次に、図5(7)に示すように、載置台1の粘着シート3を介して固着している半導体チップ5を、シートにUV光を照射してその粘着性を解消して半導体チップ5(及び樹脂材9)を粘着シート3から分離して、樹脂材成型支持板12と多数の半導体チップ5とが一体化した絶縁性の樹脂を用いた樹脂材成型体13を分離形成する。なお、本発明の説明においては、半導体ウエハ表面全体に多数のベアチップが配置形成された状態の半導体基板との類似から、上記のようにモールド成型工法によって製作可能なことから、この樹脂材成型体13を、本明細書においては、モールド基板13とも称する。またこれは、先に述べた、「擬似ウエハ」と、材料構成において類似する。
このモールド基板(樹脂材成型体)13の半導体チップ5の表面側は、電極が形成された回路形成面である。また各半導体チップ5の表面はモールド基板13において同一平面上にある。従って、半導体ウエハ上に形成されたベアチップの電極を用いてチップ間配線を行うのと同様な配線製造方法を適用できる。モールド基板13においては、多くの場合、搭載された半導体チップ間を配線接続して、複数の半導体チップを有する一つのチップ状などの電子部品を構成する。
図5(8)(a)は多数の(そして各種の)半導体チップ5がモールド基板13上に形成された状況を示し、この一部の、この場合は、隣り合う2つの(異なる)半導体チップの領域で、単一電子部品領域14を形成するものとする。(8)(b)は、その単一電子部品領域14の拡大断面模式図である。各半導体チップ5の表面には、埋め込み形成された回路から導出されている個所に、例えば、所定の大きさのアルミ(Al)電極15が形成され、半導体チップ5の表面は電極の開口部を除いて、パッシベーション膜16で覆われている。
図6(9)は、(2つの半導体チップ5からなる)単一電子部品領域において、配線形成された後の、配線形成単一電子部品領域17の例の断面模式図を示す。図において、アルミ電極15及びパッシベーション膜16上に、更に多層に形成するパッシベーション膜18と金属配線のパターニング形成により、一方半導体チップ5のアルミ電極15からの配線を他方の半導体チップ5のアルミ電極15とを接続するチップ間配線19や、パッシベーション膜18の面上に電極を引き出す引き出しパッド20などが、従来から標準的に行われる多層配線形成技術を用いて形成される。このようにして配線形成されたモールド基板13を、半導体基板をチップ単位にダイシングするように、配線形成単一電子部品領域17毎にダイシングして、個別の電子部品を形成する。
図7(10)(a)は、配線済みのモールド基板13を単一電子部品単位にダイシングした状態に断面模式図であり、(10)(b)は、個別となった、本発明の電子部品21の断面模式図を示す。
図7(10)(b)に示した、本実施例の電子部品21は、樹脂材で形成した樹脂材成型支持板12の部分に関し、裏面の全面に、溝22を形成している。この例では、溝の深さは半導体チップ5の背面まで達し、半導体チップ5のチップ間隔の裏面側のチップ間隔樹脂材23の部分も溝22が形成されている。
図8は、同様に製作され、但し樹脂材成型支持板12に溝を形成しない、溝無し電子部品24の断面模式図である。こうした構造の電子部品では、図示するように、半導体チップ5形成側に圧縮ストレスSが働いて、その面を凹にして、反り量△Sが発生しており、この反り量△Sは、樹脂材成型支持板12の厚さTに依存する。こうしたチップ状電子部品のモールド基板(図7(10)のモールド基板13において、溝22が形成されない形状の基板)を一括配線したとき、配線歩留まりが大きく低下している。
図9は、配線前の、モールド基板(樹脂材成型体)における、反り量と樹脂材成型支持板厚の関係の実験結果を示す。本図において、縦軸は、配線前のモールド基板の反り量を示し、横軸は、樹脂材成型支持板の厚さを示す。使用したモールド基板の構造は、直径150mmの円盤状をしており、これに、10mm(長)×5mm(幅)×(0.5mm、0.4mm、0.3mm)(厚)の半導体チップ(同一種類)を7個×18個、配列しているものを用いた。また、樹脂材としては、シリカフィラー含有エポキシ樹脂を用いた。
図中、折れ線で示したものは、モールド基板の樹脂材成型支持板が溝無しで、厚さが0.1mm、0.2mm、0.3mmの場合を示す。但し、同じく、配線形成前である。これらの場合、反り量が、2mm〜4mm程度と大きな反りが発生することがわかる。一方、図中、溝ありで示した測定点は、同じ構成・材料を用い、モールド成型支持板の厚さは0.25mm、そこに溝を上記の実施例と同様な型で溝を形成する方法によった、溝形状は円柱形で溝の直径2.5mm、隣接する円柱中心間距離3.0mmで、溝の深さはチップ裏面に達する深さ(0.3mm)として樹脂材成型支持板全面に一様に分布したものによる測定点である。同様に配線形成前である。このとき、反り量は0.2mmないしそれ以下でモールド基板に殆ど歪みは発生せず、この溝の導入の効果が顕著に見られる。
溝の導入は、モールド基板の裏面側(樹脂材成型支持板側)の樹脂材の全体量を減らし、表裏での熱線膨張係数の差による表面側の圧縮ストレス量を大きく減少させる効果をもたらしているものと考えることができる。従って、この溝の体積を、モールド基板の強度を損なわせない範囲で効果的の減少させることが重要である。
このように、樹脂材成型支持板に多くの溝を有するモールド基板(樹脂材成型体)を形成し、一括配線形成を行った後、ダイシングして得られる本発明の電子部品の製造方法は、モールド基板の反りが大きく抑制されているために、多層で微細なチップ間の配線などをモールド基板面上の一括処理で、高い歩留で行うことが可能であり、勿論、ダイシングされたチップ状などの電子部品単体にも反りが殆ど無い。
そして、モールド基板形成を経由して製造され、薄く軽量な(樹脂)基板上に多様多種な半導体チップなどの電子部品を、高密度多層配線を用いて、高歩留で高集積に一体デバイス化するといった本発明の電子部品は、従来のワンチップシステムLSIに比べ高歩留が期待でき、また従来のMCMに比べ、とくに高集積化、配線工程での高歩留化などが可能と考えられる。
上記実施例で述べた、本発明の電子部品の構成、及びその製造方法は一例に過ぎず、本発明の趣旨に沿った他の構成や製造方法があることは言うまでもない。
図10は、他の電子部品例(1)25の断面模式図である。図10において、この電子部品では、樹脂材成型支持板12部分において、溝22は半導体チップ5の裏面部分のみ形成され、チップ間隔樹脂材23の領域には形成されていない。この構成は、図7(10)(b)の電子部品21に比べ、樹脂材の絶対量は多く、そのため熱線膨張係数ギャップ緩和作用は劣るが、反面、隣接する半導体チップ5の間の接続強度はより強化されており、溝22の多数形成によるチップ状などのこの電子部品自体の物理的強度の低下、特に半導体チップ間の強度劣化を防ぐ有力な方法である。
図11に、他の電子部品例(2)26の断面模式図を示す。図において、この電子部品では、樹脂材成型支持板12部分において、溝22は裏面全体に一様に形成されているが、その深さは、半導体チップ5の裏面部分に達していない。この構成も、図7(10)(b)の電子部品21に比べ、樹脂材の絶対量は多く、そのため熱線膨張係数ギャップ緩和作用は劣るが、溝22の多数形成による電子部品自体の全体的な物理的強度の低下を防ぐ効果がある。勿論、この変形として、溝22は半導体チップ5の裏面部分のみ形成され、チップ間隔樹脂材23の領域には形成されない構成もあろう。
図12に、本発明の他の電子部品例(3)27の断面模式図を示す。図において、この電子部品では、半導体チップ5−1と半導体チップ5−2の厚さが異なり(勿論、両者の電極形成面の水平面は一致)、溝22の深さは厚い半導体チップ5−1の裏面に達し、同じ深さの溝22は、薄い半導体チップ5−2の裏面に達していない。チップ間隔樹脂材23の領域には形成されていない。勿論、溝22の深さを変えて、両方の半導体チップ5−1、−2の裏面に達する構成にすれば、樹脂材の絶対量はより少なくなって、歪みの抑制効果が増大する一方、物理的強度の劣化は避けられない。チップ間隔樹脂材23の領域に溝を形成するバリエーションも考えられる。
上記の実施例においては、搭載されるチップ部品に関し、半導体チップを用いた場合について述べた。半導体チップに関し、ベアチップである必要は無く、モールドパッケージ、セラミックパッケージなどのパッケージ化された半導体製品でも、チップ製品(部品)と見做されハンドリングできるものであるなら、上記実施例において採用可能である。さらに、半導体チップ製品に限らず、抵抗・容量素子などチップ状パッケージされたものも適用する事ができ、半導体チップと述べたものは、一般にチップ形状などの電子部品全般を適用できる。
本発明で適用される溝の形状に関し、実施例で述べたような円柱状に限る必要は無い。例えば、三角や四角、多角形格子、さらに円筒状を組み合わせた格子などの枠内の角柱・円柱が溝となるもの、逆にそれら枠自体が溝をなすもの、またそのサイズ、溝密度なども適宜設計可能である。また、絶縁樹脂材の厚さについても、樹脂材料自体の反り発生に関わる特性、搭載電子部品のサイズ、数、配置状況、製作電子部品の大きさなどをもとに、許容反りを考慮して適宜決定することができる。
本発明のモールド基板の製造方法は、上記実施例においては、載置台上に半導体チップをフェイスダウンに位置合わせして配置し、金型を用いた樹脂モールド工法により、チップの裏面・側面で一度に一体化する方法を述べたが、採りうる製造工程はこれに限らない。例えば、チップ間は載置台上で主に側面を用いて絶縁樹脂材により一体化して「チップ一体化板」を形成し、他方、「裏面貼付用絶縁樹脂材板」を用いて、これにエンボス工法などで所要の溝を形成し、これと前記「チップ一体化板」を熱や接着用絶縁樹脂材などにより、接合することでも形成できるなど、他の方法も適用可能である。
これまでの記述においては、完成する製品は、例えば、チップ形状などを含む電子部品とし、また電子部品の製造方法としてきた。しかし、上記と同様な形態で、これに搭載されるものが半導体等チップ形状部品に限らず、各種部品が集積・システム化されたパッケージ(状部品)等を複数種・複数個搭載して特定の機器機能をもったものを完成させたとき、完成した製品は電子機器を形成することとなる。即ち、本発明の形態によって電子機器をなすことができ、また本発明の同等の方法で、電子機器を製造することができることは言うまでもない。
以上の実施例を含む実施の形態に関し、以下の付記を開示する。
(付記1)
電極が形成された電極形成面を有する複数の電子部品と、
前記電極形成面を露出するように前記複数の電子部品が埋め込まれ、一体形成された絶縁樹脂材と、
前記複数の電子部品の裏面側に配置され、前記絶縁樹脂材中に形成された複数の溝とを有することを特徴とする電子部品。
(付記2)
前記電子部品によって画定される領域にのみ、前記複数の溝は形成されることを特徴とする付記1記載の電子部品。
(付記3)
前記複数の溝の少なくとも一部は、前記複数の電子部品の裏面に達する深さを有することを特徴とする付記1または2記載の電子部品。
(付記4)
前記絶縁樹脂材は前記複数の電子部品の保護材であることを特徴とする付記1ないし3のいずれかに記載の電子部品。
(付記5)
前記複数の電子部品は、厚さが互いに異なる電子部品を含むことを特徴とする付記1ないし4のいずれかに記載の電子部品。
(付記6)
載置台上に、電極が形成された電極形成面を有する複数の電子部品を、前記電極形成面に絶縁樹脂材が接しないように配置し固定する工程と、
前記載置台上において、前記絶縁樹脂材によって、前記複数の電子部品の側面及び裏面を覆って一体化し、かつ前記裏面に複数の溝を有するように絶縁樹脂材成型体を形成する工程と、
前記絶縁樹脂材成型体を前記載置台から分離する工程と
を含むことを特徴とする電子部品の製造方法。
(付記7)
さらに、前記絶縁樹脂材成型体をダイシングして複数の電子部品を有する個別の電子部品に分割する工程と
を含むことを特徴とする付記6記載の電子部品の製造方法。
(付記8)
前記複数の溝は、前記間隔の領域の前記裏面を覆う前記絶縁樹脂材領域を除いて形成されることを特徴とする付記6または7記載の状電子部品の製造方法。
(付記9)
前記複数の溝の少なくとも一部は、前記複数の電子部品の前記裏面に達する深さを有することを特徴とする付記6ないし8のいずれかに記載の電子部品の製造方法。
(付記10)
前記絶縁樹脂材は、前記複数の電子部品の保護材であることを特徴とする請求項6ないし9のいずれかに記載の電子部品の製造方法。
(付記11)
電極が形成された電極形成面を有する複数の電子部品と、
前記電極形成面を露出するように前記複数の電子部品が埋め込まれ、一体形成された絶縁樹脂材と、
前記複数の電子部品の裏面側に配置され、前記絶縁樹脂材中に形成された複数の溝とを有することを特徴とする電子機器。
(付記12)
載置台上に、電極が形成された電極形成面を有する複数の電子部品を、前記電極形成面に絶縁樹脂材が接しないように配置し固定する工程と、
前記載置台上において、前記絶縁樹脂材によって、前記複数の電子部品の側面及び裏面を覆って一体化し、かつ前記裏面に複数の溝を有するように絶縁樹脂材成型体を形成する工程と、
前記絶縁樹脂材成型体を前記載置台から分離する工程と
を含むことを特徴とする電子機器の製造方法。
1 載置台
2 載置台ホルダ
3 UV粘着シート
4 樹脂材型枠
5 半導体チップ
6 電極形成面
7 裏面
8 側面
9 樹脂材
10 突出構造
11 裏面形成用金型
12 樹脂材成型支持板
13 樹脂材成型体・モールド基板
14 単一電子部品領域
15 アルミ電極
16 パッシベーション膜
17 配線形成単一電子部品領域
18 パッシベーション膜
19 チップ間配線
20 引き出しパッド
21 電子部品
22 溝
23 チップ間隔樹脂材
24 溝無し電子部品
25 電子部品例(1)
26 電子部品例(2)
27 電子部品例(3)

Claims (7)

  1. 電極が形成された電極形成面を有する複数の電子部品と、
    前記電極形成面を露出するように前記複数の電子部品が埋め込まれ、一体形成された絶縁樹脂材と、
    前記複数の電子部品の裏面側に配置され、前記絶縁樹脂材中に形成された複数の溝とを有することを特徴とする電子部品。
  2. 前記電子部品によって画定される領域にのみ、前記複数の溝は形成されることを特徴とする請求項1記載の電子部品。
  3. 前記複数の溝の少なくとも一部は、前記複数の電子部品の裏面に達する深さを有することを特徴とする請求項1または2記載の電子部品。
  4. 載置台上に、電極が形成された電極形成面を有する複数の電子部品を、前記電極形成面に絶縁樹脂材が接しないように配置し固定する工程と、
    前記載置台上において、前記絶縁樹脂材によって、前記複数の電子部品の側面及び裏面を覆って一体化し、かつ前記裏面に複数の溝を有するように絶縁樹脂材成型体を形成する工程と、
    前記絶縁樹脂材成型体を前記載置台から分離する工程と
    を含むことを特徴とする電子部品の製造方法。
  5. さらに、前記絶縁樹脂材成型体をダイシングして複数の電子部品を有する個別の電子部品に分割する工程と
    を含むことを特徴とする請求項4記載の電子部品の製造方法。
  6. 電極が形成された電極形成面を有する複数の電子部品と、
    前記電極形成面を露出するように前記複数の電子部品が埋め込まれ、一体形成された絶縁樹脂材と、
    前記複数の電子部品の裏面側に配置され、前記絶縁樹脂材中に形成された複数の溝とを有することを特徴とする電子機器。
  7. 載置台上に、電極が形成された電極形成面を有する複数の電子部品を、前記電極形成面に絶縁樹脂材が接しないように配置し固定する工程と、
    前記載置台上において、前記絶縁樹脂材によって、前記複数の電子部品の側面及び裏面を覆って一体化し、かつ前記裏面に複数の溝を有するように絶縁樹脂材成型体を形成する工程と、
    前記絶縁樹脂材成型体を前記載置台から分離する工程と
    を含むことを特徴とする電子機器の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824820A (zh) * 2012-11-19 2014-05-28 联合测试和装配中心有限公司 引线框区域阵列封装技术
JP2016174101A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761297B (zh) * 2021-11-03 2022-04-11 友達光電股份有限公司 封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349893A (ja) * 1993-06-02 1994-12-22 Citizen Watch Co Ltd フリップチップ接続半導体パッケージ
JPH0878572A (ja) * 1994-08-31 1996-03-22 Hitachi Ltd 半導体パッケージおよび、それの製造方法および、それを実装した回路ボードと電子機器
JPH09172137A (ja) * 1995-11-30 1997-06-30 Lockheed Martin Corp 応力減少成形基板の一部としてコンプライアント層を有する高密度相互接続回路モジュール
JP2000252391A (ja) * 1999-02-26 2000-09-14 Kyocera Corp 半導体素子実装配線基板およびその実装構造
JP3143888U (ja) * 2008-05-29 2008-08-07 株式会社村田製作所 部品内蔵モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06349893A (ja) * 1993-06-02 1994-12-22 Citizen Watch Co Ltd フリップチップ接続半導体パッケージ
JPH0878572A (ja) * 1994-08-31 1996-03-22 Hitachi Ltd 半導体パッケージおよび、それの製造方法および、それを実装した回路ボードと電子機器
JPH09172137A (ja) * 1995-11-30 1997-06-30 Lockheed Martin Corp 応力減少成形基板の一部としてコンプライアント層を有する高密度相互接続回路モジュール
JP2000252391A (ja) * 1999-02-26 2000-09-14 Kyocera Corp 半導体素子実装配線基板およびその実装構造
JP3143888U (ja) * 2008-05-29 2008-08-07 株式会社村田製作所 部品内蔵モジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103824820A (zh) * 2012-11-19 2014-05-28 联合测试和装配中心有限公司 引线框区域阵列封装技术
JP2016174101A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法

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