JPH09172137A - 応力減少成形基板の一部としてコンプライアント層を有する高密度相互接続回路モジュール - Google Patents

応力減少成形基板の一部としてコンプライアント層を有する高密度相互接続回路モジュール

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JPH09172137A
JPH09172137A JP8336384A JP33638496A JPH09172137A JP H09172137 A JPH09172137 A JP H09172137A JP 8336384 A JP8336384 A JP 8336384A JP 33638496 A JP33638496 A JP 33638496A JP H09172137 A JPH09172137 A JP H09172137A
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JP
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layer
chip
group
substrate
module
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JP8336384A
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English (en)
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Robert John Wojnarowski
ロバート・ジョン・ウォイナロウスキー
Thomas Bert Gorczyca
トーマス・バート・ゴルシジカ
Stanton Earl Weaver Jr
スタントン・アール・ウィーバー・ジュニア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lockheed Martin Corp
Original Assignee
Lockheed Corp
Lockheed Martin Corp
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Publication date
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Abstract

(57)【要約】 【課題】 ゆがみが少なく、成形したプラスチック基板
の一部として新規なコンプライアント層を設け、高密度
相互接続マルチモジュール内に生じた応力を減少させ
る。 【解決手段】 接続パッドを有するチップをベースによ
って担持された接着層上に伏せて設置する。コンプライ
アント物質をチップの周りに配置し、次いで成形型をチ
ップの周囲に配置する。ポリマー基体成形物質を成形型
内に添加し、次いで基体成形物質を硬化する。接続パッ
ドの内の予め決められた一つと配列したバイアス及びバ
イアスを通過して伸張する電気伝導体を有する誘電層は
硬化した基体成形物質及びチップの表面上に配置する。
基体成形物質を添加する前にチップの背面にサーマルプ
ラグを固定し得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は改良されたポリマーで包
まれたマルチチップモジュール、及びとりわけオペレー
ティングモジュール内における応力を減少させるための
集積回路のチップの周りでのコンプライアント物質の使
用に関する。
【０００２】
【従来の技術】高密度相互接続（high density interco
nnect, HDI）構造は電気装置のコンパクトな組み立て品
に多くの利点を提供する。例えば、マルチチップ電気装
置（３０乃至５０のチップを組み込んでいるマイクロコ
ンピューターのような）は適宜のＨＤＩ構造によって一
つの基板上に十分に組み立て、組み込まれ、長さ２イン
チ（５．０８ｃｍ）×幅２インチ（５．０８ｃｍ）×厚
さ０．０５０インチ（０．１２７ｃｍ）の単位完成品を
形成する。さらに重要なことに、相互接続構造は、不良
な部品の修理又は置換のため基板上から取り外され、次
いで装置内に組み込まれた正常な部品を重大な危険にさ
らすことなしに再度組み立てられる。これは、多数（例
えば、５０）のチップ（各々非常に高価である）が一つ
の基板上の一つの装置に組み込まれ得る点において、特
に重要である。この修理可能な特徴は、損傷を受けた部
品を交換して装置を再作動させることが不可能であるか
又は正常な部品を実質的な危険に巻き込んだ従前の接続
装置を上回る実質的な利点である。
【０００３】簡潔には、高密度相互接続構造において、
２５乃至１００ミル（０．６３５ｍｍ−２．５４ｍｍ）
の厚さ、及び装置全体に適した大きさ及び強度のアルミ
ナのようなセラミック基板が供される。この大きさは典
型的には２インチ（５．０８ｃｍ）四方以下であるが、
より大きくも小さくも作ることが可能である。種々のチ
ップの位置を一旦特定すると、種々のチップの配置を意
図した位置において適当な深さを有する個々のキャビテ
ィー(cavities)又は一つの大きいキャビティーが調製さ
れる。これは均一の厚さ及び所望の大きさを有する裸の
基板に対して第一に行い得る。従来的な超音波又はレー
ザーミリング（milling）を使用してキャビティーを形
成し、種々のチップ及び他の部品を配置し得る。端と端
をほとんど合わせてチップを配置することが望まれる多
くの装置においては、一つの大きなキャビティーが要件
を満たす。この大きいキャビティーは、典型的には、半
導体チップが実質的に単一の厚さを有するような場合、
単一の深さを有し得る。キャビティーの底部は、特に厚
い又は薄い部品が配置される部分においてそれぞれ深く
又は浅く製造することができるが、これは該当する部品
の上面が実質的に他の部品の上面及びキャビティーの回
りの基板の位置と同じ平面にあるようにするためであ
る。次にキャビティーの底部には熱可塑性接着層が設け
られ、これは好ましくはポリエーテルイミド樹脂（「Ｕ
ＬＴＥＭ（登録商標）」６０００樹脂、ジェネラルエレ
クトリックカンパニー(General Electric Company)（フ
ェアフィールド、ＣＴ）の製品のような）、又は米国特
許第５，２７０，３７１号（本明細書に参照として援用
する）に記載のような接着剤組成物である。次いで、種
々の部品をキャビティー内の所望の位置に配置し、構造
全体を加熱し、溶媒を除去し、個々の部品と基板を熱可
塑的に結合させる。
【０００４】さらに、約０．０００５乃至０．００３イ
ンチ（約１２．５乃至７５ミクロン）の厚さのフィルム
（「ＫＡＰＴＯＮ（登録商標）」ポリイミド（E.I.du P
ontde Nemours Company（ウィルミントン、デラウエア
州）の製品）のような）を、接着を促進するためにリア
クティブイオンエッチング（ＲＩＥ）によって前処理す
る。次に、チップ頭頂部、他の部品及び基板にわたって
ラミネートする場合、「ＫＡＰＴＯＮ（登録商標）」樹
脂フィルムと接着させるため、基板及びチップを「ＵＬ
ＴＥＭ（登録商標）」１０００ポリエーテルイミド樹脂
又は他の熱可塑性接着剤でコーティングしなければなら
ない。次に、接続したい電気部品上の接続パッドと一直
線になった位置において「ＫＡＰＴＯＮ（登録商標）」
樹脂フィルム及び「ＵＬＴＥＭ（登録商標）」樹脂層を
通過する穴が設けられる（好ましくはレーザードリルに
よる）。チタンを含む第一層及び銅を含む第二層を有す
る金属被覆した多層を「ＫＡＰＴＯＮ（登録商標）」樹
脂層上に配置し、穴の中へ伸張し、その下に配置された
接続パッドと電気的な接続をする。金属被覆層は配置工
程の間、個々の伝導体を形成するためにパターン化さ
れ、又は連続層として配置された後、次にフォトレジス
ト及びエッチングを使用してパターン化される。フォト
レジストは好ましくはレーザーを使用して露光し、工程
の最後において正確に配列された伝導体パターンを供す
る。又は、マスクを通した露光が使用され得る。
【０００５】第一の金属被覆層及び第二の金属被覆層の
分離のために、所望の誘電性接着性物質の溶媒溶液を熱
硬化性誘電層上に引き伸ばすか又は噴霧することによっ
て付加的な誘電層を付加することが可能である。現在で
は、シロキサンポリイミド／エポキシ（ＳＰＩＥ）ブレ
ンド接着剤が「ＫＡＰＴＯＮ（登録商標）」の付加的な
層と接着するために接着剤として使用されている。誘電
物質は接着剤及び誘電層の両方に使用されるので、装置
に設置された特別の要求が存在する。とりわけ、最終的
な構造を広い範囲の温度にわたって適したものとするた
めに、誘電層（接着剤を含む）は高い融点及び高い熱安
定性を有さなくてはならない。候補となる層は下に横た
わる誘電性及び金属被覆層及び上に重なる誘電層に対
し、良好な接着性を提供しなければならない。又、“La
ser Ablatable Polymer dielectrics and Methods”と
いう名称の米国特許第5,169,678号に従って、本質的に
レーザー融餌可能であるべきか、又はレーザー融餌性を
付与されるべきである。個々の電気部品及び接続パッド
の配置の誤りは、後に記載する特許及び特許出願の課題
である、アダプティブレーザーリトグラフィーシステム
によって訂正される。
【０００６】全てのチップ及び電気装置の部品を一つの
高密度相互接続基板上で相互接続するための相互接続パ
ターンの設計方法は、通常一日乃至５週間を要する。一
旦、相互接続構造が決定されると、基板上の装置及び上
に重なる構造の組立て品は、一度に一層ずつ、チップと
基板の上に構築される。典型的には、“Integrated Cir
cuit Packaging Configuration for Rapid Customized
Design and Unique test Capability”（C.W.Eichelber
gerら）という名称の米国特許第5,214,655号に記載のよ
うに、全体の方法は一日以内に終えることができ、ま
た、米国特許第5,214,655号を本明細書に参考として援
用する。結果として、本発明の高密度相互接続構造は、
実質的により軽量であって、電気装置にとってよりコン
パクトなパッケージをもたらすばかりでなく、他のパッ
ケージ技術に要求されるよりもかなり短い時間で装置の
原型を作成し、テストすることが可能である。
【０００７】本発明の高密度相互接続構造、高密度相互
接続構造を作成する方法及び高密度相互接続構造を作成
するための道具は、米国特許第4,783,695号“Multichip
Intergrated Circuit Packaging Configuration and M
ethod”（C.W.Eichelbergerら）、米国特許第5,127,998
号“Area-Selective Metallization Process"（H.S.Col
eら）、米国特許第5,169,678号“Locally Orientation
Specific Routing System”（T.R.Hallerら）、及び、
米国特許第5,108,825号“An Epoxy/PolyimideCopolymer
Blend Dielectric and Layered Circuits Incorporati
ng It”（C.W.Eichelbergerら）に開示されている。こ
れらの特許及び特許出願は、これらに包含される参考文
献を含め、本明細書に参考文献として援用する。
【０００８】上述のように、従来の高密度相互接続（Ｈ
ＤＩ）の方法においては、チップの頭頂面を本質的に基
板の表面と同一の平面にするため、チップを配置するた
めに基板の底部に形成されたキャビティーをしばしば使
用する。基板は一般的にセラミック又は複合体構造物で
ある。基板中にキャビティーを作成するための従来のＨ
ＤＩ技術では、コンピューター制御されたダイヤモンド
工具ビットを使用してキャビティー物質を機械的に加工
するか又は掘削する。この方法は時間がかかり、必ずし
も所望のチップキャビティーの深さを供するとは限ら
ず、ひび割れを生じ、基板を使用不可能にすることもあ
り得る。
【０００９】チップは、これらの掘削されたキャビティ
ーの中の、機械的、熱的、及び電気的取付け用のダイ接
着剤の多数の滴上に配置される。この方法で配置された
チップはさらなる工程の間、別の位置に移動する可能性
があるが、これはチップとダイ接着剤との界面では表面
張力が単一でないことによる。チップの転置により、チ
ップの位置の精密さが減少し、各々のチップの不良配列
に対して電気相互接続を適応させるための更なる工程が
要求される。従来の基板におけるチップを取り巻く溝の
存在は、チップの周囲においてポリマーフィルムの接着
剤を薄くし、溝を覆うポリマーフィルムをたるませ、そ
れゆえ、経由口を配置すること及びチップのくぼみに接
近した相互接続をパターン化することが困難になる。こ
れに加えて、セラミック基板と上に横たわるポリマーの
熱膨脹係数の不一致が接着層において応力を引き起こす
ことがあり、それゆえ基板からポリマーフィルムの分離
を促進する傾向にある。
【００１０】米国特許第5,353,498号“Method for Fabr
icating an Intergrated Circuit Module”（Fillion
ら）にはフィルム上に配置されたチップの周囲にプラス
チックを形成することによってＨＤＩ基板を成型し、掘
削する工程をなくし、溝なしでチップと基板の表面を同
一にする方法が開示されている。簡潔にいうと、この技
術は底部を覆う絶縁性ベースシートを使用することを含
む。接続パッドを有する少なくとも一つのチップは、ベ
ースシート上に伏せて配置される。成形型は少なくとも
一つのチップの所望の周辺及び周囲を取り巻くように配
置される。基板の成形物質を添加し、次に成形型内で硬
化させる。次いで形成型及び底部を除去し、基板を反転
させ、チップを相互接続する。成形物質がチップを取り
囲み、チップと直接接着していると、チップのシリコン
と成形物質のポリマーの基質との熱膨脹係数の差異によ
って応力が生じる。
【００１１】この応力を減少するために、米国特許第5,
353,498号の一つの実施態様においては、基板の成形物
質を添加する前にチップの背面を覆うポリマーの薄いシ
ートを配置する。これによって、チップの間の空気の溝
が残され、応力が蓄積するのを幾分減少される。しか
し、上述のように、これらの溝の存在はチップの周りの
ポリマーフィルムの接着剤を薄くし、溝を覆うポリマー
フィルムをたるませる。又、サーマルプラグ（モジュー
ルから熱を除去するのに有用である）があるのとないの
では、チップの間に厚さに関してかなりの差異があるた
め、サーマルプラグはこの薄いポリマーシートに内包で
きない。
【００１２】結果として、成形型が、基板を化学物質に
さらされるのを防ぎ、付加的にはモジュール内に生じた
応力を減少させるための機構を供する基板の集積部位と
なるような、プラスチックの成形方法が好ましい。
【００１３】
【発明が解決しようとする課題】従って、本発明の第一
の目的は、応力を減少させ、ゆがみが少なく、成形した
プラスチックの基板の一部として新規なコンプライアン
ト層を高密度相互接続モジュールに提供することであ
る。
【００１４】
【課題を解決するための手段】上記及び他の目的（図面
を含めた明細書全体から明らかとなるであろう）は、本
発明に従い、ポリマー性基板成形物質でチップを内包す
る前に、多くの集積回路チップの周りにコンプライアン
ト物質の少なくとも一つの層を配置することによって成
し遂げられる。
【００１５】簡潔には、本発明の好ましい実施態様にお
いては、集積回路モジュール基板を作成するための方法
は、ベースメンバーを覆う絶縁性ベースシート（ベース
シートは接着層で覆われている）を適用する工程を使用
する。複数の集積回路チップ（各々接続パッドを有す
る）はベースシートを覆う接着層の上に伏せて配置され
る。コンプライアント物質の少なくとも一つの層はチッ
プの接着剤非含有表面の周りに配置される。次いで成形
型を所望の周辺に配置し、チップ及びコンプライアント
物質を取り囲む。接着層と接触した接続パッドを含むチ
ップ表面を除き、チップ及びコンプライアント物質の表
面を全て内包するためにポリマー性基板成形物質を成形
型に添加する。ポリマー性物質は次に成形型内で硬化さ
れる。成形型を除去し、次いで高密度相互接続（ＨＤ
Ｉ）構造をチップパッドの表面上に配置し、任意にはベ
ースシートをＨＤＩ構造の第一の誘電層とする。
【００１６】
【発明の実施の形態】本発明の課題は明細書の結論部分
に特に指摘されており、明確に主張されている。本発明
は、更なる目的及び利点と共に、添付の図面（数字が部
品を表す）と共に以下の説明を参照することによって理
解される。
【００１７】図１は、接着剤を被覆したフィルム層（完
成したモジュールに相互接続層の部位を含有し得る）に
伏せて配置されたチップの断面図である。
【００１８】図２は、図１の断面図と類似の断面図であ
り、チップ間及び周囲に配置されたコンプライアント物
質をさらに示した図である。
【００１９】図３は、図２の断面図と類似の断面図であ
り、チップ及びコンプライアント物質の周囲に設置した
成形型をさらに示し、基板成形物質を含有する。
【００２０】図４は、図３の断面図と類似の断面図であ
り、基板成形物質にはめ込んだチップをさらに示し、成
形型から外した後、チップ間及び周囲に配置されたコン
プライアント物質を有する。
【００２１】図５は、図４の断面図と類似の断面図であ
り、成形物質上にチップに付与された高密度相互接続構
造をさらに示したものである。
【００２２】図６はコンプライアント物質の二つの層
と、接着剤で被覆したフィルム層上に伏せて配置した二
つのチップの断面図である。
【００２３】図７は基板の成形物質を形成し硬化するの
に使用する好ましいラミネーター／成形型の断面図であ
る。
【００２４】図８は図３の断面図と類似の断面図であ
り、熱の除去を促進するチップの受動的背面上に位置す
るサーマルプラグをさらに示したものである。
【００２５】図１は複数のチップの断面図であり、コン
デンサー２０及びチップパッド１５を有する集積回路チ
ップ１４で代表され、これらはベースメンバー１０で担
持されるベースシート１２上に伏せて配置される。ベー
スシート１２は、“ＫＡＰＴＯＮ”ポリイミド（ＫＡＰ
ＴＯＮはE.I.DuPont de Nemours and Co. の登録商標で
ある）のようなポリマーのフィルム層１２ｂが、“ＵＬ
ＴＥＭ”ポリエーテルイミド樹脂（ＵＬＴＥＭはGenera
l Electric Company（Ｐｉｔｔｓｆｉｅｌｄ、Ｍａｓ
ｓ）の登録商標である）又はWojnarowskiらの米国特許
第5,108,825号（１９９２年４月２８日発行、参考文献
として本明細書に援用する）に一般に挙げられ、開示さ
れているエポキシ／ポリイミドのコポリマーブレンドの
ような接触接着層１２ａで被覆されたものから成ること
ができる。米国特許第5,108,825号には、エポキシ及び
ポリイミドのコポリマーブレンドを多層相互接続構造の
誘電層として使用することが開示されている。このコポ
リマーブレンドはクラッキング及びクレージングがな
く、良好な内部層の接着性を提供し、２００℃を越える
温度において安定である。又、エポキシ／ポリイミドの
コポリマーブレンドの好ましい組成物は脂環式エポキシ
と組み合わせたシロキサンポリイミドである。溶媒性ダ
イ接着（solvent die attach）を使用し得るが、これ
は、米国特許第5,348,607号（１９９４年９月２０日発
行）のEichelbergerらの“High Density Interconnect
Thermoplastic Die Attach Material and Solvent Die
Attach Processing”に一般に挙げられ、記載されてい
る。米国特許第5,348,607号には、熱可塑性ポリイミ
ド、ポリイミド用のの溶媒及び、ポリイミドを溶解しな
いが混合物にチキソトロピーを付与する溶媒を含む、ダ
イスを基板に付着させる混合物が開示されている。混合
物を基板に塗布し、ダイスをこれに配置し、溶媒を蒸発
させダイスを基板に結合させる。結合は放射線硬化し、
高剪断引張接着強度を示す。ポリイミドの貧溶媒をダイ
スとダイ接着物質のさらされている接着部位に噴霧する
と、さらされたダイ接着物質の接着部位においてポリイ
ミドが幾分溶液から析出し、ダイス間に伸長し、高温度
工程の間ダイスが「浮遊（swimming together）」する
のを防ぐグリッドを形成する。溶媒性ダイ接着法におい
ては、基板を最初にダイ接着物質の混合物で被覆し、混
合物を乾燥させる。溶媒をダイ接着物質に噴霧すると、
物質が軟化し、適用したダイスが接着し得る。ダイ接着
物質を次に乾燥させ、結合を形成する。詳細は米国特許
第5,348,607号を援用する。
【００２６】「伏せて配置する」という句は、接続パッ
ド１５が接着層１２ａと接触していることを意味する。
ベースメンバー１０は例えば、プラスチック、セラミッ
ク、又は金属のような、構造化（好ましくは相対的に固
い）物質から成ることができる。
【００２７】チップ１４は、集積回路（ＩＣｓ）のよう
な活性半導性チップ、トランジスタのような個別装置、
及び例えば、コンデンサー、抵抗、インデューサー及び
トランスデューサーのような受動的部品を含む、電気回
路部品を含み得る。チップ１４（同一の厚さを有するこ
とを必ずしも必要としない）は任意の従来方法において
接着層１２ａと接触して配置することができる。一つの
実施態様にとして、ピックアンドプレイス（pick-and-p
lace）機器１８（部分的に表示）を使用する。他の実施
態様において、チップはワックスのような一時的な表面
又はニットウ社（Nitto Co.）の製品（「ニットウテー
プ」として公知）及びセミコンダクターエクイプメント
社（Semiconductor Equipment Corp.）（「ブルーメン
ブラン」（“Blue Membrane”）として公知）のウェー
ハータイプの膜のような低粘着性のフィルム上に正確に
配置され、一時的な表面に接着させたまま、チップをベ
ースシート１２上に伏せて配置する。一時的な表面の使
用は、チップが類似の厚みを有している場合に最も効果
的である。
【００２８】ベースシート１２は接着層１２ａ及びポリ
マーフィルム１２ｂからなるが、ＨＤＩ構造の第一の誘
電層として使用することができ、誘電層は典型的には、
十分に硬化したポリマーフィルムに適用された熱可塑性
又は熱硬化性接着剤を含有する。希望であれば、複数の
接着剤／誘電性／金属被覆層を構築することが可能であ
り、最下部の暴露された接着層に取り付けられたチップ
１４と共に、十分に機能的な高密度相互接続構造（以下
に詳述する）に組み入れることができる。あるいは、ベ
ースシート１２は成形の後除去される使い捨ての層であ
り得る。ベースシートを第一の誘電層として使用する場
合、接着層及びポリマーフィルム層は両方とも３５０乃
至３７０ｎｍの波長においてレーザー融餌性（laser ab
latable）であることが好ましい。好ましい実施態様に
おいては、選択的なシートフレーム１６をベースメンバ
ー１０の表面上においてベースシートを平らに保つため
に一時的に使用する。フレーム１６は、典型的にはステ
ンレススチール、モリブデン、又はチタンから成るが、
任意の適した構造化物質を含有し得る。チップを取り付
けた後、リアクティブイオンエッチングのような方法を
使用して、より良好に接着するためにシリコンダイの背
面を清浄にし、接着層１２ａを粗くすることができる。
所望により、ＶＭ−６５１（E.I.du Pont de Nemours C
ompany, Wilmington, DE）のような接着促進剤（非表
示）を、さらなるモジュール工程の前に公知の技術によ
って接着層１２ａに使用し得る。
【００２９】本発明において、図２はコンプライアント
物質の層１７を示しており、コンプライアント物質の層
１７は接着層１２ａの背面及びチップ１４の周りに配置
される。噴霧、浸漬、マイクロシリンジによるチップ間
の分散、スピンの適用など、当業者に熟知の種々の方法
によって、コンプライアント物質１７をチップ１４の背
面に塗布し得る。コンプライアント物質１７は緩衝マウ
ントとして作用するために設計され、チップ１４と成形
材料の間の熱膨脹係数の差異によって生じる応力を粉砕
及び減少する（後に詳述する）。
【００３０】コンプライアント物質１７は例えば、紫外
線（ＵＶ）及び熱硬化性アクリレート、紫外線及び熱硬
化性エポキシド、ポリイミド及び、“Epoxy/Polyimide
Copolymer Blend Dielectric and Layered Circuits In
corporating It”という名称の米国特許第5,108,825号
（Wojnarowskiら、１９９２年４月２８日発行）に記載
されているＳＰＩＥのようなエポキシポリイミドブレン
ドのような種々の物質を含むことができる。コンプライ
アント物質１７は粒子、繊維、スクリーン、マット又は
プレートの形状で充填物質を含有し得る。充填物質の形
及び量は、熱伝導性及び熱膨脹係数のような種々の物質
の性質をモジュールの要求に一致するように調整するた
めに使用し得る。例えば、コンプライアント物質１７は
ガラス、ＳｉＣ、Ａｌ2Ｏ3、ＡｌＮの無機粒子、ダイヤ
モンド又はグラファイトの粒子、又は、銀又は銅の金属
粒子を含むことができる。ガラス、ＳｉＣ、ＡｌＮ、ダ
イヤモンド、シリカ及びグラファイトはより低い熱膨脹
係数を有するのに対し、コンプライアント物質ポリマー
及び金属はより高い熱膨脹係数を有する。熱伝導性物質
はＳｉＣ、ＡｌＮ、銅、グラファイト、シリカ及びダイ
ヤモンドを含有するが、グラファイト及びダイヤモンド
がよりよい伝導体である。
【００３１】ここにおいて、好ましいコンプライアント
物質１７は、約６０重量％のＳＰＩの固体と約４０重量
％のエポキシ固体のブレンドからなる、ＳＰＩＥポリマ
ー物質を含有する。このポリマーはさらに、Ｓ−５６３
１の超小形シリカ（シグマケミカル（Sigma Chemical）
（St.Louis、Missouri）の製品）のような微小に分散さ
れた超小形化されたシリカ粒子とブレンドされ、ジグリ
ム（diglyme）のような適した溶媒中に、約５５重量％
のシリカ粒子、約２７重量％のＳＰＩ固体及び約１８重
量％のエポキシ固体の最終的な組成物が生成される。超
小形化されたシリカは好ましくは約２乃至約５ミクロン
の範囲の直径を有する。シリカはコンプライアント物質
１７の熱膨脹係数を下げ、チップ１４の熱膨脹係数に近
付ける。いくつかの場合においてはチップの周囲に溝領
域を作ることが望ましいが、モジュールの応力を減少す
るためにコンプライアント物質１７をいくらか残したま
まにする。この場合、コンプライアント物質１７は米国
特許第5,169,678号の“Laser Ablatable Polymer Diele
ctrics and Methods”（Coleら）に記載されているよう
にレーザー融餌性であるか、又はレーザー融餌性を付与
することが可能であるべきである。米国特許第5,169,67
8号には、ポリマー物質の紫外線吸収性を紫外線吸収染
料を添加することにより改良し、改良前には実質的に非
レーザー融餌性である周波数において、物質にレーザー
融餌性を付与することが記載されている。溶媒を除去
し、ＳＰＩＥブレンドを十分に硬化することは、約１０
０℃乃至２００℃の温度の範囲において対流式オーブン
における傾斜焼成工程及び次いで約３０分間この２次温
度に保つことによって到達する。
【００３２】溶媒を除去し、ポリマーブレンドが硬化す
ると、コンプライアント物質１７は縮み、チップ１４の
間の高さの５０％の高さしか満たさない。チップ１４の
間において５０％を充填することは多くの応用に適して
いるが、とりわけチップ１４が高密度である場合、すな
わち、１５ミル（０．３８１ｍｍ）間隔を有する２５個
のチップの場合、図６に記載のように、コンプライアン
ト物質の層１７はより厚みを要求される。厚い層を形成
する場合、二つの層１７ａ及び１７ｂを組み合わせてコ
ンプライアント物質１７の一つの厚い層を形成する。こ
れは、典型的にはＳＰＩＥ（１７ｂ）の第２の適用を導
入することによって完成されるが、又は任意にはコンプ
ライアント物質の一つの厚い層１７を１００％固体の混
合物（例えば、液体エポキシ又はＵＶ硬化アクリルの使
用により）として製造することが可能であり、この場合
チップ１４の間の完全な充填が一段階の適用で完成し得
る。この溶媒を含まない層の硬化を実施した場合、溶媒
の損失は生じず、縮みも最小限である。コンプライアン
ト物質の厚い層１７を製造する他の方法は、例えば、シ
リコーンＲＴＶのようなシリコーン、アクリレートなど
の他のコンプライアント物質の第二の層（１７ｂ）を第
一の層１７ａの上に配置する。コンプライアント物質の
第二の層１７ｂを硬化した後、得られた厚みは約１８乃
至２２ミル（０．４５７２ｍｍ乃至０．５５８８ｍｍ）
であり、これはおよそのＩＣチップ１４の厚さである。
モジュールの大多数に関して、チップ１４はコンプライ
アント物質１７中に完全に浸漬している必要がないこと
が判明している。しかし、コンプライアント物質１７中
にチップが全て浸漬する場合も本発明の範囲に含まれる
ことを理解すべきである。
【００３３】図３は図２の装置の断面図であるが、さら
にチップの周りに配置され、基板成形物質２４で充填し
た成形型２２を示す。成形型２２は「基板」の形状を形
成することが可能な適した構造であればいずれでもよ
く、さらに付加的には図７に示したように、加熱又は加
圧下に「基板」を形成し、硬化することが可能な構造で
あり得る。しかし、図３に示した成形型は成形物質２４
を使用可能な形に形成する方法のうち、現存する好まし
い例を示しただけである。他方、あまり複雑ではないデ
ザインは簡単な壁面に含有するが、これは液体ベースの
成形物質２４が適切な形に硬化するまでこれを維持し得
る。成形型２２は例えば、プラスチック又は金属を含む
構造化物質のいずれからも作成され、設計が可能であれ
ば、さらなる工程の間成形した物質をそのままにする
か、又は成形した後に除去する。除去可能な成形型は使
い捨てか又は再利用可能である。成形型が再利用可能で
あれば、成形型に成形物質を充填する前に、ＴＥＦＬＯ
Ｎポリテトラフルオロエチレン（ＴＥＦＬＯＮはE.I.Du
Pont de Nemours and Co. の登録商標である）、シリコ
ーン、又はノンスティック植物油のような剥離剤（非表
示）を噴霧することが有用である。
【００３４】潜在的な基板の成形物質２４は、熱可塑性
及び熱硬化性ポリマーのような脂肪族及び芳香族ポリマ
ー及び、ＵＬＴＥＭポリエーテルイミド樹脂、アクリレ
ート、ポリウレタン、ＴＥＦＬＯＮポリテトラフルオロ
エチレン、エポキシド、ベンゾシクロブテン（ＢＣ
Ｂ）、ポリイミド、又は他のポリマーのような種々のポ
リマーのブレンドを含有するが、これに限定されない。
成形物質２４は粒子、繊維、スクリーン、マット又はプ
レートの形状の充填物質をも又包含する。上記のように
（コンプライアント層１７の充填物質の説明におい
て）、充填物質のタイプ及び量は、モジュールの要求に
合致させるために、熱伝導性及び熱膨張係数のような種
々の成形物質の性質を調整するのに使用することが可能
である。
【００３５】本発明において好ましい成形物質はＨｙｓ
ｏｌ ＭＧ４８Ｆ（Dexter Corporation of Olean （ニ
ューヨーク）製）、又はＰｌａｓｋｏｎ ＳＭＴ−Ｂ−
１（Amoco Electronic Material of Alpharetta（Ｇ
Ａ）製）のような、トランスファー成形パウダーであ
る。本発明において好ましい成形物質２４は一時的にコ
ーティングしたダイの背面に使用し、成形型／ラミネー
ターに配置する（図７）。チップ及び成形型の固定物は
約２００℃で予熱をしたラミネーター中に入れ、次いで
約１分間真空にする。一旦、成形型固定温度が１５０℃
に達すると、１インチ四方当たり５０ポンド（ｐｓｉ）
の応力がステンレス鋼板の頭頂部に加えられ、成形物質
が成形型の形に押し込まれ、成形型の中に加工された排
出穴を通って過剰の物質が押し出される。成形物質２４
は３０分間２００℃で応力下で硬化される。成形型／ラ
ミネーターを次に１００℃以下の温度まで冷却し、応力
を大気圧に減少させ、プラスチックの成形部分を除去
し、仕上げをする（図２及び３の領域３００）。この時
点において、硬化したプラスチック成形部分はさらなる
ＨＤＩ工程のための準備ができている。
【００３６】図４は図３の装置の断面図であるが、さら
に成形型２２を成形物質２４から除去し、ベースシート
１２を仕上げ、ベースメンバー１０から分離した後の固
定したチップを示している。
【００３７】図５は図４の装置の断面図であるが、さら
に成形された基板２４上に設置された多層ＨＤＩ構造２
６を示し、チップ２０及び１４を含む。ＨＤＩ２６構造
は第一の相互接続層２８（経由開口部（via openings）
３０ａを含む誘電層１２ｂを含有し、電気伝導体３２ａ
のパターンを支持する）を含む。第二の相互接続層２９
は経由開口部３０ｂを含む誘電層３５を含有し、電気伝
導体３２ａのパターンを支持する。所望であれば、付加
的な相互接続層を適用し得る。経由開口部３０ａ及び３
０ｂの形成及び充填方法、電気伝導体３２ａ及び３２ｂ
のパターン形成方法、及び一つ以上の上方の相互接続層
２９の作成方法はGorczycaらの米国特許第5,161,093号
（１９９２年１１月３日発行）、Eichelbergerらの米国
特許第4,835,704号（１９８９年５月３０日）、及びEic
helbergerらの米国特許第4,783,695号（１９８８年１１
月８日）に開示されており、いずれも一般に取り上げら
れている。
【００３８】米国特許第5,161,093号には、後にラミネ
ートを添加する間すでに製造した構造の安定性を維持す
るために、複数のラミネートされた誘電層を組み込んだ
高密度相互接続構造をＳＰＩ／エポキシ架橋されたコポ
リマーブレンド接着剤を使用して製造しており、高密度
相互接続構造の修復性をも維持することが記載されてい
る。
【００３９】米国特許第4,835,704号には基板上の非常
に大きいスケールの集積回路の高密度相互接続の製造す
るための受容可能な方法及びシステムが開示されてい
る。その方法は、４つの基本的な工程で実施される。第
一に、集積回路の相互接続のためのアートワークの表示
を製造する。このアートワークの表示はコンピューター
データベースに蓄積し、集積回路が基板上の予め決めた
理想の位置にあることを確実にする。第二に、イメージ
ングを使用して、基板上の各集積回路を実際の位置を決
定する。集積回路の実際の位置はその理想的な位置と比
較し、基板上の各集積回路のオフセット及びローテーシ
ョンを算定する。第三に、算定したオフセット及びロー
テーションを使用して、データベースに蓄積されたアー
トワークの表示を改良し、基板上の集積回路の実際の位
置を説明する。最後に、改良されたアートワーク表示を
使用して、基板上に集積回路の高密度相互接続を実際に
形成する直接書込みレーザーリトグラフィーシステムを
運用する。アートワーク表示はコンピューターデータベ
ースにおいて蓄積要求を最小にするベクターの形で蓄積
されている。リトグラフィーシステムによって生成され
たレーザー光線は基板上に走査されたラスタである。レ
ーザー光線の変調は改良されたアートワークのベクター
表示の同時変換によって制御され、ビットマップド（bi
t mapped）表示となる。内部構造の実際の形成を確認す
るため、フィードバック配列システムを使用して、ラス
タ走査を通じたレーザー光線の正確な位置付けを行う。
【００４０】米国特許第4,783,695号には、相互接続パ
ッドを有する一つ以上の集積回路を固定する基板を含む
マルチチップ集積回路パッケージが開示されている。集
積回路チップの上を覆い架橋するポリマーフィルムに
は、複数の経由開口部が設けられ、チップ上に配列され
た相互接続パッド内の種々のチップ及びチップパッドを
接続するための相互接続金属被覆層を適応させる。この
発明のパッケージ法及び配置の重大な利点はポリマーフ
ィルムを除去する可能性である。これによって試験可能
性が改良され、収率及び試験可能性に関して問題のない
ウェファースケール集積回路パッケージを提供する。
【００４１】詳細は、米国特許第5,161,093号、米国特
許第4,835,704号、及び米国特許第4,783,695号を本明細
書に参考として援用する。
【００４２】図５に示したマルチチップモジュールを作
動させると、チップ１４は熱を発生する。一般に、シリ
コンの熱膨脹係数は約４ｐｐｍ／℃であり、これに対し
典型的な成形物質２４の熱膨脹係数は約１４ｐｐｍ／℃
である。それゆえ、チップ１４が発熱し始めると、モジ
ュール内の応力も増大するが、これはチップ１４と成形
物質２４の膨脹の違いによる。コンプライアント物質１
７は低いモジュラスを有し、チップ間（最大の応力が存
在している）に配置されるため、応力が高モジュラスの
成形物質に到達する前にこの応力を伸張させ、屈服さ
せ、消散させることが可能である。例えば、ＳＰＩ１３
５（ミクロエスアイ社（MicroSi Inc.）（Phoenix ，Ａ
Ｚ）の製品）のような典型的なコンプライアント物質は
約１００，０００のモジュラスを有するが、Ｐｌａｓｋ
ｏｎ ＳＭＴ−Ｂ−１のような典型的な成形物質は約
２，０００，０００のモジュラスを有する。
【００４３】低モジュラスのコンプライアント物質１７
を使用し得るマルチチップモジュール内には他の応力の
源が存在する。例えば、いくつかの成形物質２４はＺ軸
（モジュールの上から下への軸）におけるかなりの縮み
を有するが、これはモジュールをたわませる傾向にあ
る。この縮みを克服するための従来の方法は、成形物質
２４を硬化した後、モジュールを機械的に加工し、受容
可能なモジュールを産生する。しかし、コンプライアン
ト物質１７に関して、他の応力源を十分に減少させるこ
とも可能であるが、これは同一平面上のモジュールを再
現的に生産する能力を十分に増大させることによる。
【００４４】図８は、図３に類似した断面図であるが、
サーマルプラグ４０として示したようにさらに熱又は熱
電気的プラグを含み、これはチップ１４の受動（passiv
e）背面に設置されている。これらのプラグは、所望で
あれば、アースをとる目的でエポキシ銀（非表示）によ
ってチップを接着することが可能である。本発明の重要
な利点の一つは、サーマルプラグ４０をチップの背面か
ら熱を消散させるために使用することが可能であり、か
つ応力が最小になるようにコンプライアント物質をモジ
ュール全体にわたって使用することができるということ
である。従来技術の方法において、サーマルプラグを組
み込むことができ、信頼性があり応力のかからないモジ
ュールを製造することは困難であった。
【００４５】サーマルプラグ４０に要求される熱伝導性
はモジュールの熱消散特性、設計した用途における環境
条件、及び回路の計画された寿命によって変化する。グ
ラファイト、エポキシ銀又はダイヤモンドのような熱伝
導性の高い充填物質は、モジュール当たり１００ワット
を越えるような非常高い出力密度であって最も強力な適
用に十分であるが、サーマルプラグ４０は有用である。
サーマルプラグ４０は、いずれの熱伝導性物質をも含有
することができ、例えば、モリブデン又は銅、又はLanx
ide Corporationの製品のような、アルミニウムを含浸
させた炭化ケイ素マトリックスのような混合物を含む。
図８に示したように、成形型２２の高さは好ましくはチ
ップ１４に接続したサーマルプラグ４０の高さを越えな
い。サーマルプラッグ４０及び成形型２２は得られる基
板及びサーマルプラグの外縁が同一平面になるように選
択される。
【００４６】本発明を特定の好ましい実施態様に従って
詳細に説明したが、多くの改良及び変更も当業者によっ
て行い得る。従って、本発明者らの意図は特許請求の範
囲によってのみ制限され、本明細書に示した実施態様に
記載の説明及び方法に限定されるものではない。
【図面の簡単な説明】
【図１】接着剤を被覆したフィルム層（完成したモジュ
ールに相互接続層の部位を含有し得る）にチップを伏せ
て配置した断面図である。
【図２】図１の断面図と類似の断面図であり、チップ間
及び周囲に配置されたコンプライアント物質をさらに示
した図である。
【図３】図２の断面図と類似の断面図であり、チップ及
びコンプライアント物質の周囲に設置した成形型をさら
に示し、基板成形物質を含有する。
【図４】図３の断面図と類似の断面図であり、基板成形
物質にはめ込んだチップをさらに示し、成形型から外し
た後のチップ間及び周囲に配置されたコンプライアント
物質を有する。
【図５】図４の断面図と類似の断面図であり、成形物質
上にチップを添加した高密度相互接続構造をさらに示し
たものである。
【図６】コンプライアント物質の二つの層で被覆した接
着剤フィルム層上に伏せて配置した二つのチップの断面
図である。
【図７】基板の成形物質を形成し硬化するのに使用する
のに好ましいラミネーター／成形型の断面図である。
【図８】図３の断面図と類似の断面図であり、熱の除去
を促進するチップの受信背面上に位置するサーマルプラ
グをさらに示したものである。
【符号の説明】
１０ ベースメンバー １２ ベースシート １２ａ 接触接着層（接着層） １２ｂ ポリマーフィルム層（誘電層） １４ 集積回路チップ １５ チップパッド １６ シートフレーム １７ コンプライアント物質層 １７ａ 第一のコンプライアント物質層 １７ｂ 第二のコンプライアント物質層 ２０ コンデンサー ２２ 成形型 ２４ 基板成形物質 ２６ 多層ＨＤＩ構造 ２８ 第一の相互接続層 ２９ 第二の相互接続層 ３０ａ 経由開口部 ３０ｂ 経由開口部 ３２ａ 電気伝導体 ３２ｂ 電気伝導体 ３５ 誘電層 ４０ サーマルプラグ ３００ 領域
フロントページの続き (72)発明者 スタントン・アール・ウィーバー・ジュニ ア アメリカ合衆国、ニュー・ヨーク州 12134、ノースビル、ヘムロック・テラス 119

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 集積回路モジュールを製造する方法であ
    って、 ベースメンバーの上に絶縁性ベースシートを使用し（前
    記ベースシートが、ベースメンバーとは反対側のポリマ
    ーフィルムの側面上に設置された接着コーティングを有
    するポリマーフィルムを含有する）をのせ、 ベースシートの接着コーティング上に接続パットを有す
    る複数のチップを伏せて配置し、 複数のチップの間及び周りにコンプライアント物質の少
    なくとも一つの層を設置し、 チップ及びコンプライアント物質層の周りに基板成形物
    質を添加し、 基板成形物質を硬化し、 ベースシートからベースメンバーを分離し、 ベースシートを通過する複数の経由口（複数のチップ上
    の接続パッドのうちの予め決められたものと複数の経由
    口のいくつかが一直線上に並べられる）を形成し、及
    び、 ベースシート中の複数の経由口から選択された経由口を
    通過して伸びる電気コンダクターのパターンを設けて、
    集積回路モジュールを形成する、工程を含むことを特徴
    とする方法。
  2. 【請求項２】 チップ及びコンプライアント物質層の周
    りに成形型を設置し、成形型内に基板成形物質を添加
    し、次いで基体成形物質が硬化した後に基体成形物質か
    ら成形型を除去する工程をさらに含むことを特徴とす
    る、請求項１の方法。
  3. 【請求項３】 基板成形物質がポリエーテルイミド樹
    脂、ポリテトラフルオロエチレン、エポキシ、ベンゾシ
    クロブテン、アクリレート、ポリウレタン、及びポリイ
    ミドから成る群から選択される物質を含有することを特
    徴とする、請求項１の方法。
  4. 【請求項４】 基板成形物質が含有する充填物質が、粒
    子、繊維、スクリーン、マット、プレート及びこれらの
    混合物から成る群から選択される形状であることを特徴
    とする、請求項３の方法。
  5. 【請求項５】 充填物質がガラス、ＳｉＣ、ＡｌＮ、ダ
    イヤモンド、グラファイト、Ａｌ2Ｏ3、金属及びこれら
    の混合物から成る群から選択されることを特徴とする、
    請求項４の方法。
  6. 【請求項６】 コンプライアント物質の少なくとも一つ
    の層の第一の層が、紫外線硬化性及び熱硬化性アクリレ
    ート、紫外線及び熱硬化性エポキシド、ポリイミド、及
    びエポキシ／ポリイミドブレンドから成る群から選択さ
    れることを特徴とする、請求項１の方法。
  7. 【請求項７】 コンプライアント物質の少なくとも一つ
    の層が、粒子、繊維、スクリーン、マット、プレート及
    びこれらの混合物を含む群から選択される形状の充填物
    質を含有し、充填物質がガラス、ＳｉＣ、ＡｌＮ、ダイ
    ヤモンド、グラファイト、Ａｌ2Ｏ3、金属及びこれらの
    組み合わせを含む群から選択されることを特徴とする、
    請求項６の方法。
  8. 【請求項８】 コンプライアント物質の少なくとも一つ
    の層の追加層が、紫外線硬化性及び熱硬化性アクリレー
    ト、紫外線及び熱硬化性エポキシ、ポリイミド、及びエ
    ポキシ／ポリイミドブレンドから成る群から選択される
    ことを特徴とする、請求項６の方法。
  9. 【請求項９】 成形型が、組み合わせた成形型／ラミネ
    ーターを含有し、基板成形物質がトランスファー形成物
    質を含有することを特徴とする、請求項１の方法。
  10. 【請求項１０】 基板成形物質を添加する前に、少なく
    とも一つのチップの背面にサーマルプラグを固定する工
    程をさらに含有することを特徴とする、請求項１の方
    法。
  11. 【請求項１１】 集積回路モジュールであって、 複数のチップ（前記チップは各々、表面に配置された接
    続パットを有し、前記チップパッドは実質的に共通の平
    面にある）、 前記チップの周り及び間に配置され、前記チップの背面
    まで少なくとも実質的な部分の距離において前記チップ
    の前記表面から伸張する、コンプライアント物質の少な
    くとも一つの層、 前記コンプライアント物質の周囲の硬化された基体成形
    物質、 前記チップ及び前記硬化した基体成形物質の表面上に配
    置された誘電層（前記誘電層は複数の経由口を含み、前
    記複数の経由口の少なくともいくつかはそれぞれ前記接
    続パットの予め決められたものと一直線上に並んでい
    る）、及び前記誘電層中の前記複数の経由口の選択され
    た経由口を通って伸張する電気伝導体のパターン、を含
    むことを特徴とする集積回路モジュール。
  12. 【請求項１２】 硬化した基体成形物質が熱可塑性、熱
    硬化性、ポリエーテルイミド樹脂、ポリテトラフルオロ
    エチレン、エポキシ、ベンゾシクロブテン、アクリレー
    ト、ポリウレタン、ポリイミドから成る群から選択され
    ることを特徴とする、請求項１１のモジュール。
  13. 【請求項１３】 基板成形物質が粒子、繊維、スクリー
    ン、マット、プレート及びこれらの混合物から成る群か
    ら選択される形状の充填物質を含有することを特徴とす
    る、請求項１２のモジュール。
  14. 【請求項１４】 充填物質がガラス、ＳｉＣ、ＡｌＮ、
    ダイヤモンド、グラファイト、Ａｌ2、金属及びこれら
    の組み合わせから成る群から選択されることを特徴とす
    る、請求項１３のモジュール。
  15. 【請求項１５】 コンプライアント物質少なくとも一つ
    の層の第一の層が、紫外線硬化性及び熱硬化性アクリレ
    ート、紫外線及び熱硬化性エポキシ、ポリイミド、及び
    エポキシ／ポリイミドブレンドから成る群から選択され
    ることを特徴とする、請求項１１のモジュール。
  16. 【請求項１６】 コンプライアント物質少なくとも一つ
    の層が、粒子、繊維、スクリーン、マット、プレート及
    びこれらの混合物から成る群から選択される形状の充填
    物質を含有し、充填物質がガラス、ＳｉＣ、ＡｌＮ、ダ
    イヤモンド、グラファイト、Ａｌ2Ｏ3、金属及びこれら
    の混合物から成る群から選択されることを特徴とする、
    請求項１５のモジュール。
  17. 【請求項１７】 コンプライアント物質の少なくとも一
    つの層の追加層が、シリコーン、紫外線硬化性及び熱硬
    化性アクリレート、紫外線及び熱硬化性エポキシ、ポリ
    イミド、及びエポキシ／ポリイミドブレンドから成る群
    から選択されることを特徴とする、請求項１５のモジュ
    ール。
  18. 【請求項１８】 基板成形物質がトランスファー形成物
    質を含有することを特徴とする、請求項１１のモジュー
    ル。
  19. 【請求項１９】 少なくとも一つのチップの背面から少
    なくとも前記硬化した基板形成物質の反対側の面まで伸
    びるサーマルプラッグをさらに含有することを特徴とす
    る、請求項１１のモジュール。
  20. 【請求項２０】 前記サーマルプラグが電気的伝導性の
    物質を含有することを特徴とする、請求項１９のモジュ
    ール。
  21. 【請求項２１】 前記サーマルプラグが銅、モリブデン
    及びアルミニウムを含浸させた炭化ケイ素マトリックス
    から成る群から選択される物質を含有することを特徴と
    する、請求項２０のモジュール。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201387A (ja) * 2005-12-28 2007-08-09 Nitto Denko Corp 半導体装置及びその製造方法
JP2007260866A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体装置およびその製造方法
JP2010179401A (ja) * 2009-02-05 2010-08-19 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2012129437A (ja) * 2010-12-17 2012-07-05 Fujitsu Ltd 電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法
JP2015076519A (ja) * 2013-10-09 2015-04-20 富士通株式会社 電子部品パッケージおよび電子部品パッケージの製造方法
JP2016532302A (ja) * 2014-07-28 2016-10-13 インテル・コーポレーション 密なパッケージ配線を有するマルチチップモジュールの半導体チップパッケージ
JP2017518644A (ja) * 2014-06-26 2017-07-06 アップル インコーポレイテッド ポータブル電子デバイスのシステムインパッケージアセンブリのためのサーマルソリューション
US11266010B2 (en) 2014-03-18 2022-03-01 Apple Inc. Multi-layer thin-film coatings for system-in-package assemblies in portable electronic devices

Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541852B2 (en) 1994-07-07 2003-04-01 Tessera, Inc. Framed sheets
US6228685B1 (en) 1994-07-07 2001-05-08 Tessera, Inc. Framed sheet processing
KR100420994B1 (ko) * 1996-10-10 2004-06-18 삼성전자주식회사 파워하이브리드집적회로
US6130116A (en) * 1996-12-13 2000-10-10 Tessera, Inc. Method of encapsulating a microelectronic assembly utilizing a barrier
US6217972B1 (en) 1997-10-17 2001-04-17 Tessera, Inc. Enhancements in framed sheet processing
US6025995A (en) * 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
FR2772516B1 (fr) * 1997-12-12 2003-07-04 Ela Medical Sa Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation
US6191952B1 (en) * 1998-04-28 2001-02-20 International Business Machines Corporation Compliant surface layer for flip-chip electronic packages and method for forming same
JP2000114204A (ja) * 1998-10-01 2000-04-21 Mitsubishi Electric Corp ウエハシート及びこれを用いた半導体装置の製造方法並びに半導体製造装置
KR100379835B1 (ko) * 1998-12-31 2003-06-19 앰코 테크놀로지 코리아 주식회사 반도체패키지및그제조방법
US6258192B1 (en) * 1999-02-10 2001-07-10 International Business Machines Corporation Multi-thickness, multi-layer green sheet processing
JP3792445B2 (ja) 1999-03-30 2006-07-05 日本特殊陶業株式会社 コンデンサ付属配線基板
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6949822B2 (en) * 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
US6841740B2 (en) 2000-06-14 2005-01-11 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the same
EP1321980A4 (en) 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
US6608375B2 (en) * 2001-04-06 2003-08-19 Oki Electric Industry Co., Ltd. Semiconductor apparatus with decoupling capacitor
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
US6617371B2 (en) 2001-06-08 2003-09-09 Addison Clear Wave, Llc Single component room temperature stable heat-curable acrylate resin adhesive
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
US6602739B1 (en) 2001-10-31 2003-08-05 Lockheed Martin Corporation Method for making multichip module substrates by encapsulating electrical conductors and filling gaps
US6888256B2 (en) * 2001-10-31 2005-05-03 Infineon Technologies Ag Compliant relief wafer level packaging
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP2004015017A (ja) * 2002-06-11 2004-01-15 Renesas Technology Corp マルチチップモジュールおよびその製造方法
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP2004214249A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
US7135780B2 (en) * 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
US6921975B2 (en) 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
US7054599B2 (en) * 2003-05-08 2006-05-30 Lockheed Martin Corporation High density interconnect structure for use on software defined radio
JP2007535123A (ja) * 2003-07-14 2007-11-29 エイブイエックス コーポレイション モジュール式電子アッセンブリーおよび製造方法
US20050093175A1 (en) * 2003-11-03 2005-05-05 Martin Reiss Arrangement for improving the reliability of semiconductor modules
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US7015075B2 (en) * 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
US20050242425A1 (en) 2004-04-30 2005-11-03 Leal George R Semiconductor device with a protected active die region and method therefor
US7442581B2 (en) * 2004-12-10 2008-10-28 Freescale Semiconductor, Inc. Flexible carrier and release method for high volume electronic package fabrication
US8335084B2 (en) * 2005-08-01 2012-12-18 Georgia Tech Research Corporation Embedded actives and discrete passives in a cavity within build-up layers
US7500531B2 (en) * 2005-10-03 2009-03-10 Latourneau Technologies Drilling Systems, Inc. Low speed AC motor for direct drive applications
US20070090170A1 (en) * 2005-10-20 2007-04-26 Endicott Interconnect Technologies, Inc. Method of making a circuitized substrate having a plurality of solder connection sites thereon
US7518236B2 (en) * 2005-10-26 2009-04-14 General Electric Company Power circuit package and fabrication method
US8158510B2 (en) * 2009-11-19 2012-04-17 Stats Chippac, Ltd. Semiconductor device and method of forming IPD on molded substrate
US8409970B2 (en) 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US8791006B2 (en) 2005-10-29 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor on polymer matrix composite substrate
TWI262565B (en) * 2005-10-31 2006-09-21 Ind Tech Res Inst Protecting structure and method for manufacturing electronic packaging joints
US8067253B2 (en) * 2005-12-21 2011-11-29 Avery Dennison Corporation Electrical device and method of manufacturing electrical devices using film embossing techniques to embed integrated circuits into film
TWI334638B (en) * 2005-12-30 2010-12-11 Ind Tech Res Inst Structure and process of chip package
US7425464B2 (en) * 2006-03-10 2008-09-16 Freescale Semiconductor, Inc. Semiconductor device packaging
US7713575B2 (en) 2006-03-31 2010-05-11 International Business Machines Corporation Method and apparatus for depositing coplanar microelectronic interconnectors using a compliant mold
US7993972B2 (en) 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
WO2007130471A2 (en) * 2006-05-01 2007-11-15 The Charles Stark Draper Laboratory, Inc. Systems and methods for high density multi-component modules
US7892882B2 (en) 2006-06-09 2011-02-22 Freescale Semiconductor, Inc. Methods and apparatus for a semiconductor device package with improved thermal performance
US7405102B2 (en) 2006-06-09 2008-07-29 Freescale Semiconductor, Inc. Methods and apparatus for thermal management in a multi-layer embedded chip structure
US7659608B2 (en) * 2006-09-15 2010-02-09 Stats Chippac Ltd. Stacked die semiconductor device having circuit tape
KR100840790B1 (ko) * 2006-11-29 2008-06-23 삼성전자주식회사 반도체 모듈 및 그의 제조 방법
JP4957220B2 (ja) * 2006-12-04 2012-06-20 株式会社デンソー 電子パッケージ
US20080142996A1 (en) * 2006-12-19 2008-06-19 Gopalakrishnan Subramanian Controlling flow of underfill using polymer coating and resulting devices
US7875503B2 (en) * 2006-12-28 2011-01-25 Intel Corporation Reducing underfill keep out zone on substrate used in electronic device processing
US20080318055A1 (en) * 2007-06-21 2008-12-25 General Electric Company Recoverable electronic component
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
US20080318413A1 (en) * 2007-06-21 2008-12-25 General Electric Company Method for making an interconnect structure and interconnect component recovery process
US20080313894A1 (en) * 2007-06-21 2008-12-25 General Electric Company Method for making an interconnect structure and low-temperature interconnect component recovery process
US20080318054A1 (en) * 2007-06-21 2008-12-25 General Electric Company Low-temperature recoverable electronic component
US20090028491A1 (en) 2007-07-26 2009-01-29 General Electric Company Interconnect structure
US7595226B2 (en) * 2007-08-29 2009-09-29 Freescale Semiconductor, Inc. Method of packaging an integrated circuit die
WO2009051679A2 (en) * 2007-10-16 2009-04-23 Promex Industries Incorporated Process for placing, securing and interconnecting electronic components
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US9318441B2 (en) * 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US8609471B2 (en) * 2008-02-29 2013-12-17 Freescale Semiconductor, Inc. Packaging an integrated circuit die using compression molding
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US8273603B2 (en) 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8125766B2 (en) * 2008-06-13 2012-02-28 Kemet Electronics Corporation Concentrated capacitor assembly
DE102008032330A1 (de) 2008-07-09 2010-01-14 Akro Plastic Gmbh Verfahren zur Herstellung von montagefertigen, kunststoffumspritzten Elektronikbauteilen bzw. Elektronikbaugruppen
FI125526B (fi) * 2008-08-25 2015-11-13 Ge Embedded Electronics Oy Sähköisiä komponentteja sisältävä paketoitu piirilevyrakenne ja menetelmä sähköisiä komponentteja sisältävän paketoidun piirilevyrakenteen valmistamiseksi
US7820485B2 (en) * 2008-09-29 2010-10-26 Freescale Semiconductor, Inc. Method of forming a package with exposed component surfaces
US8415203B2 (en) * 2008-09-29 2013-04-09 Freescale Semiconductor, Inc. Method of forming a semiconductor package including two devices
US7935570B2 (en) * 2008-12-10 2011-05-03 Stats Chippac, Ltd. Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
JP5147678B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 微細配線パッケージの製造方法
US9054111B2 (en) * 2009-04-07 2015-06-09 Freescale Semiconductor, Inc. Electronic device and method of packaging an electronic device
TWI455215B (zh) * 2009-06-11 2014-10-01 Advanced Semiconductor Eng 半導體封裝件及其之製造方法
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
JP5296636B2 (ja) * 2009-08-21 2013-09-25 新光電気工業株式会社 半導体パッケージの製造方法
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US9450556B2 (en) 2009-10-16 2016-09-20 Avx Corporation Thin film surface mount components
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8327532B2 (en) * 2009-11-23 2012-12-11 Freescale Semiconductor, Inc. Method for releasing a microelectronic assembly from a carrier substrate
US9202769B2 (en) 2009-11-25 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming thermal lid for balancing warpage and thermal management
US8034661B2 (en) 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US9691734B1 (en) * 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US8338934B2 (en) * 2010-03-18 2012-12-25 Marvell World Trade Ltd. Embedded die with protective interposer
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8617935B2 (en) 2011-08-30 2013-12-31 Freescale Semiconductor, Inc. Back side alignment structure and manufacturing method for three-dimensional semiconductor device packages
TWI446501B (zh) * 2012-01-20 2014-07-21 矽品精密工業股份有限公司 承載板、半導體封裝件及其製法
US20140085601A1 (en) * 2012-09-25 2014-03-27 Google Inc. Contact lens having a chip integrated into a polymer substrate and method of manufacture
EP3005427B1 (en) * 2013-06-06 2019-01-16 Lumileds Holding B.V. Manufacturing method of light emitting diode laminated with a phosphor sheet
US8912641B1 (en) 2013-09-09 2014-12-16 Harris Corporation Low profile electronic package and associated methods
US9443789B2 (en) 2013-09-11 2016-09-13 Harris Corporation Embedded electronic packaging and associated methods
US9768038B2 (en) 2013-12-23 2017-09-19 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of making embedded wafer level chip scale packages
US9913412B2 (en) 2014-03-18 2018-03-06 Apple Inc. Shielding structures for system-in-package assemblies in portable electronic devices
DE102015102535B4 (de) * 2015-02-23 2023-08-03 Infineon Technologies Ag Verbundsystem und Verfahren zum haftenden Verbinden eines hygroskopischen Materials
BR112017018820A2 (pt) 2015-04-14 2018-04-24 Huawei Technologies Co., Ltd. chip
GB2545155B (en) * 2015-09-02 2020-04-01 Facebook Tech Llc Assembly of semiconductor devices
KR102497583B1 (ko) * 2015-10-27 2023-02-10 삼성전자주식회사 유연한 연결부를 갖는 반도체 장치 및 그 제조방법
US10128193B2 (en) * 2016-11-29 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10424559B2 (en) * 2016-12-22 2019-09-24 Intel Corporation Thermal management of molded packages
US11276634B2 (en) * 2017-05-23 2022-03-15 Intel Corporation High density package substrate formed with dielectric bi-layer
CN110945668B (zh) * 2017-07-25 2023-09-22 ams传感器新加坡私人有限公司 用于在光电子模块上制造均匀的材料的层的晶片级方法
CN109686668A (zh) * 2018-11-22 2019-04-26 珠海越亚半导体股份有限公司 一种埋芯流程前置的集成电路封装方法及封装结构
US11367676B2 (en) * 2019-09-12 2022-06-21 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including redistribution layer and method for manufacturing the same
US11948906B2 (en) * 2020-02-07 2024-04-02 Intel Corporation Hybrid backside thermal structures for enhanced IC packages
CN111509107B (zh) * 2020-04-24 2021-06-04 湘能华磊光电股份有限公司 一种将led晶圆分离n份的倒膜的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2572849B1 (fr) * 1984-11-06 1987-06-19 Thomson Csf Module monolithique haute densite comportant des composants electroniques interconnectes et son procede de fabrication
US4635356A (en) * 1984-12-28 1987-01-13 Kabushiki Kaisha Toshiba Method of manufacturing a circuit module
US5214655A (en) 1986-09-26 1993-05-25 General Electric Company Integrated circuit packaging configuration for rapid customized design and unique test capability
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4835704A (en) 1986-12-29 1989-05-30 General Electric Company Adaptive lithography system to provide high density interconnect
GB2202673B (en) * 1987-03-26 1990-11-14 Haroon Ahmed The semi-conductor fabrication
US4897153A (en) * 1989-04-24 1990-01-30 General Electric Company Method of processing siloxane-polyimides for electronic packaging applications
US5108825A (en) * 1989-12-21 1992-04-28 General Electric Company Epoxy/polyimide copolymer blend dielectric and layered circuits incorporating it
US5169678A (en) 1989-12-26 1992-12-08 General Electric Company Laser ablatable polymer dielectrics and methods
US5127998A (en) 1990-01-02 1992-07-07 General Electric Company Area-selective metallization process
FI88229C (fi) 1990-04-12 1993-04-13 Nokia Mobile Phones Ltd Anslutningsstycke foer insatsadapter
US5161093A (en) * 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5073814A (en) * 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
JPH0473955A (ja) * 1990-07-16 1992-03-09 Hitachi Ltd 半導体装置及びその製造方法
US5270371A (en) * 1992-10-02 1993-12-14 General Electric Company Adhesive compositions for electronic packages
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5300812A (en) * 1992-12-09 1994-04-05 General Electric Company Plasticized polyetherimide adhesive composition and usage
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201387A (ja) * 2005-12-28 2007-08-09 Nitto Denko Corp 半導体装置及びその製造方法
JP2007260866A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体装置およびその製造方法
JP4559993B2 (ja) * 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
US7875481B2 (en) 2006-03-29 2011-01-25 Kabushiki Kaisha Toshiba Semiconductor apparatus and method for manufacturing the same
JP2010179401A (ja) * 2009-02-05 2010-08-19 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2012129437A (ja) * 2010-12-17 2012-07-05 Fujitsu Ltd 電子部品、その電子部品の製造方法、電子機器およびその電子機器の製造方法
JP2015076519A (ja) * 2013-10-09 2015-04-20 富士通株式会社 電子部品パッケージおよび電子部品パッケージの製造方法
US11266010B2 (en) 2014-03-18 2022-03-01 Apple Inc. Multi-layer thin-film coatings for system-in-package assemblies in portable electronic devices
JP2017518644A (ja) * 2014-06-26 2017-07-06 アップル インコーポレイテッド ポータブル電子デバイスのシステムインパッケージアセンブリのためのサーマルソリューション
JP2016532302A (ja) * 2014-07-28 2016-10-13 インテル・コーポレーション 密なパッケージ配線を有するマルチチップモジュールの半導体チップパッケージ
US10256211B2 (en) 2014-07-28 2019-04-09 Intel Corporation Multi-chip-module semiconductor chip package having dense package wiring

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