JP3641002B2 - 封止型一体成形プラスチックマルチチップモジュール基板並びに作製方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、全般的にはマルチチップモジュールに関するものであり、より詳細には、埋封チップ基板の製造技術に関する。
【0002】
関連出願の相互参照
本願は、1993年10月29日出願の名称を「Encased Integral Molded Plastic Multi−chip ModuleSubstrate and Fabrication Process(封止型一体成形プラスチックマルチチップモジュール基板並びに作製方法)」とするT.Gorczycaの米国出願番号第08/143519号の部分継続出願である。本願は、同一譲受人に譲渡された下記の係属中の出願:1993年2月8日出願の米国出願番号第08/014481号の部分継続出願として1993年7月9日に出願された名称を「Embedded Substrate for Integrated Circuit Modules(集積回路モジュール用埋封基板)」とするFillion他の米国出願番号第08/087434号、並びに1993年10月29日出願の名称を「Contact Areas for Plastic Multi−chip Module Substrates(プラスチックマルチチップモジュール基板用の接触領域)」とするGorczyca他の米国出願番号第08/143092号の部分継続出願と関連している。
【0003】
【従来の技術】
従来の高密度相互接続(high density interconnect;HDIと略す)法では、チップの上面が基板表面と基本的に同一平面になるように、チップ設置用の基板ベースにキャビティーを形成したものを利用することが多い。基板は一般にセラミック又は複合構造体である。基板にキャビティーを作るための通例のHDI技術は、コンピューター制御されたダイヤモンドビットでキャビティー材料を機械加工又は切削することである。この時間のかかる方法では、チップ用キャビティーがいつも所望通りの深さで得られるとは限らず、また、亀裂が生じて基板が使いものにならなくなってしまうこともある。
【0004】
従来のHDI法では、チップは、機械的、熱的及び電気的マウンティングのためのダイ接着剤を数滴滴下したキャビティーの中に設置される。この方法で設置したチップは、チップとダイ接着剤との境界面に不均一な表面張力が存在するので、それ以降の加工処理の際に位置ずれを起こしてしまうことがある。このようなずれが生じるとチップ位置の精度が低下するだけでなく、チップの配置のずれに対して個々の電気的相互接続を適合させるためのさらに多くの処理段階が必要になる。さらに、個々のチップとその各々のウェルの側壁との間に隙間(谷間)が残る。
【0005】
従来のHDI技術では、接着剤を塗布したポリマーフィルムのオーバーレイで、下にある基板上のチップウェルに収納された複数の集積回路チップをカバーする。このポリマーフィルムは絶縁層を与えるが、この絶縁層の上に、個々の回路チップを相互接続するためのメタライゼーションパターンを付着させる。オーバーレイを用いるHDIプロセスの実施方法は、1988年11月8日発行の米国特許第4783695号(Eichelberger他)並びに1990年6月12日発行の米国特許第4933042号(Eichelberger他)に記載されている。これらの開示内容は文献の援用によって本明細書の内容の一部をなす。また、このようなポリマーフィルムのオーバーレイ中にバイア開口すなわちアパチャを設けて一チップ内の部分間又は幾つかのチップ間を電気的に接続できるようにするのが望ましい。1990年1月16日発行の米国特許第4894115号(Eichelberger他)には、このようなアパチャを設けるための具体的方法が開示されている。この米国特許第4894115号の開示内容は文献の援用によって本明細書の内容の一部をなす。さらに、不良集積回路チップにアクセスしそれを交換する方法が1989年11月7日発行の米国特許第4878991号(Eichelberger他)並びに1992年10月13日発行の米国特許第5154793号(Wojnarowski他)に記載されている。これらの開示内容は文献の援用によって本明細書の内容の一部をなす。
【0006】
従来の基板ではチップの周囲に隙間が存在していて、チップ周縁部でポリマーフィルムの接着剤が稀薄化したり、隙間の上でポリマーフィルムが弛んだりすることがあるので、チップウェル近傍でのバイアの位置取り及び相互接続パターンの形成がさらに難しくなる。さらに、セラミック基板の熱膨脹率とポリマーオーバーレイの熱膨脹率が調和していないと、接着剤層に応力が生じることがあり、そのため、基板からのポリマーフィルムの剥離が助長される傾向がみられる。
【0007】
1992年2月25日発行の米国特許第5091769号(Eichelberger他)には、基板上に集積回路チップの裏側を下にして載置して、チップの両面と側面を封入し、検査及びバーンイン処理用の接触パッドとのバイア及び相互接続部を封入材の中に形成して、検査後に封入材を取り除くという方法によって製造した集積回路パッケージが記載されている。厚さの異なる複数のチップを1個のマルチチップモジュール(MCM)に使用する場合、これらのチップのパッドは同一平面上に位置しないので、この方法では、幾つかのチップの厚さを薄くするか或いはバイアの深さを変えることが必要になる。さらに、この方法では、表面を平坦にするための機械的研磨段階並びに検査後に取り除かなくてはならない封入材の使用を要する。
【0008】
前述のFillion他の米国出願番号第08/087434号には、HDIフィルム上に載せたチップの周囲にプラスチックを成形することによって基板を製作する方法が開示されており、この方法では、研削プロセスは必要なく、チップと基板の間の隙間の存在しない平坦な表面が得られる。簡単に述べると、この方法では、ベース上に絶縁性ベースシートを設ける。このベースシート上に接触パッドを有するチップを裏返しにして1個以上載せる。1個以上のチップを取り囲むように所望の場所に型枠を置く。この型枠内に基板成形材料を加えて固化させる。次に、型枠とベースを取り外し、基板を裏返して、チップを相互接続する。
【0009】
【発明が解決しようとする課題】
型枠が基板の一体部分となって化学物質暴露から基板を保護することのできるプラスチック成形プロセスが望まれる。また、成形プロセス及びチップ相互接続プロセスの間、基板を終始同じ向きに保つことのできる方法が望まれる。
【0010】
したがって、本発明の目的の一つは、化学耐性を増大させかつチップ相互接続層の一体部分を構成するような完全に硬化した高分子フィルムで封止されている埋封プラスチックチップ基板を製造するための低温方法を提供することである。
【0011】
本発明のもう一つの目的は、基板の一体部分となるような埋封チップ基板を製造するための、成形用ポケットを用いるチップ埋封法を提供することである。
【0012】
本発明のまた別の目的は、規格の同じキャリアを用いて様々な大きさのポケット及び基板を製造して後段の相互接続段階で加工処理するというチップの埋封及び相互接続法を提供することである。
【0013】
【課題を解決するための手段】
以上の課題を解決すべく、本発明は、その好ましい実施態様において、以下の段階:
ウェルをもつキャリアを用意する段階;
上記キャリアウェル中に基板成形材料を入れる段階;
上記基板成形材料に複数のチップを配置する段階;及び
上記基板成形材料の上に積層可能な絶縁層を、上記基板成形材料が流動して上記複数チップを封入するような所定温度及び所定圧力で、積層する段階
を含んでなることを特徴とするマルチチップモジュール基板の製造方法を提供する。
【0014】
新規であると思われる本発明の様々な態様は特許請求の範囲に詳細に記載されている。ただし、本発明の構成及び実施方法並びに本発明の上記以外の目的及び利点については、以下の記載を添付図面とともに参照することによって、さらに理解を深めることができるものと思われる。添付図面において、同じ符号は同種の構成部材を示している。まず図面について説明する。
【0015】
図1は、ウェルをもつキャリア、ベースシートを支持するベース、及び保護絶縁層の断面図である。この図では、ベースシートはキャリアに取り付ける前の状態にあり、また、保護絶縁層もキャリアに取り付ける前の状態にある。
【0016】
図2は、図1と類似した断面図であるが、キャリアにベースシート及び保護絶縁層が取り付けられた状態を示している。
【0017】
図3は、図2と類似した断面図であるが、キャリアウェル中に基板成形材料を入れた状態を示している。
【0018】
図4は、図3と類似した断面図であるが、さらに、基板成形材料の表面上にチップを載置した状態を示すもので、キャリア及び基板成形材料の上に積層すべき積層可能な絶縁層についても示してある。
【0019】
図5は、図4と類似した断面図であるが、基板成形材料中にチップが埋封され、基板成形材料上に積層可能な絶縁層が積層された状態を示している。
【0020】
図6は、図3と類似した断面図であるが、キャリアに底が付いていて、ベースシートのない別の実施態様を示している。
【0021】
図7は、図3と類似した断面図であるが、ベースシートのない別の実施態様を示している。
【0022】
図8は、図3と類似した断面図であるが、ベースシートが存在するもののそのベースシートがキャリアに接していない別の実施態様を示している。
【0023】
図9は、図3と類似した断面図であるが、保護絶縁層のない別の実施態様を示している。
【0024】
図10は、図6と類似した断面図であるが、保護絶縁層のない別の実施態様を示している。
【0025】
図11は、図5と類似した断面図であるが、積層可能な絶縁層及び外側絶縁層の中にバイア及び相互接続部を設けた状態を示してある。
【0026】
図12は、図11と類似した断面図であるが、チップの裏面にバイア及びサーマルパスを設けた状態を示してある。
【0027】
図13は、積層可能な絶縁層中に埋込まれたチップを示す図である。
【0028】
図14〜図17は、基板成形材料上に積層可能な金属パターンを形成する方法を示す図である。
【0029】
図18〜図21は、チップの被覆を取り去って積層可能な金属パターンを形成する方法を示す図である。
【0030】
発明の好ましい実施態様についての説明
図1は、本発明で用いるウェル12をもつ底なしキャリア10の断面図である。キャリア10はどんな適当な構造材からなるものであってもよいが、好ましくはセラミック又は金属(例えばチタン)からなる。ウェル12は例えば金属薄板を穴あけすることによって形成することができる。ベース24はベースシート14を支持し、このベースシート14にキャリア10が取り付けられる(それにより、ウェル12の底面が形成される)。保護絶縁層16はキャリア10に取り付けられる。ベース24は、200℃の高温に耐え得る適当な構造材であればどのような材料からなるものであってもよく、具体例としてはチタン又はステンレス鋼が挙げられる。ベースシート14及び保護絶縁層16は、各々、後段での加工処理の際にキャリア及びその内容物を保持することのできる材料(例えば熱可塑性ポリマーや熱硬化性ポリマー)からなる。保護絶縁層16の材料は、さらに、ベースシート14の表面及びキャリアのウェルに適用し得るものでなければならない。
【0031】
図2は、図1のキャリア10にベースシート14及び保護絶縁層16が取り付けられた状態を示す図である。一つの実施態様では、ULTEM(登録商標,米国コネティカット州フェアフィールドのGeneral Electric Co.製)というポリエーテルイミドからなる熱可塑性接着剤コーティングで被覆した厚さ5ミルのKAPTON(カプトン)と呼ばれるポリイミド(登録商標,米国デラウェア州ウィルミントンのE.I. du Pont de Nimours and Co.製)からなるベースシート上にキャリア10を置く。このベースシートの上にキャリアを置いた後、キャリア上に保護絶縁層16を載せるが、この保護絶縁層16は好ましくはULTEMポリエーテルイミド系熱可塑性接着剤コーティングで被覆した厚さ2ミルのKAPTONポリイミド層からなる。この構造物全体をULTEMポリエーテルイミド接着剤層の軟化点(約215℃)よりも高温の約300℃に加熱しながら構造物の上面に圧力を加えてKAPTONポリイミドフィルムをキャリア10に接着させ、ウェル12を作り上げる。ウェル12の形成には、上記以外の熱可塑性又は熱硬化性接着剤をKAPTONポリイミドフィルムと共に使用することもできるが、ただし、それらの接着剤が後段のモジュール組立て段階で安定であることが条件となる。
【0032】
次に、接着性を促進するため、保護絶縁層の表面を酸素プラズマ処理に付す。この時点で、ベースシート及び保護絶縁層は剛性をもっていて成形用ポケットを既に形成しており後段での加工処理に際してそれ以上の支持を必要としないので、所望によりベースからキャリアを取り外してもよい。保護絶縁層に加えてベースシートを使用することの利点は、後段の成形プロセスの間に保護絶縁層を適所に保持しておくのにベースシートが役立つことである。
【0033】
図3は、図2のキャリアウェル中に基板成形材料18を入れた状態を示している。本発明の一つの実施態様では、この基板成形材料はエポキシ/ポリイミド溶液を含んでなる。この場合、選択すべきエポキシ及びポリイミドは、互いに相溶性であると同時に両成分を溶解する溶剤に対しても相溶性でなければならない。また、エポキシ及びポリイミドは後段で用いるすべての加工温度に耐え得るものでなければならない。例えば、シロキサン系及びポリエーテルイミド系のポリイミドは共に脂環式、ビスフェノールA型及びノボラック型エポキシ樹脂のようなエポキシ樹脂と相溶性である。基板成形材料と保護絶縁層16が同種の材料でできていてそれらを低温で同時に硬化させた場合、パッケージに生じる応力を最小限に抑えることができる。
【0034】
基板成形材料の添加の前後にキャリアを秤量する。次に材料を加熱して溶液を部分的に硬化させ溶剤を除去する。溶液の添加と部分硬化をさらに繰返す必要性は所望とする基板の厚さによって異なる。これらの操作を繰返すごとにキャリア10を秤量することによって、溶剤減量を極めて正確に測定することができる。
【0035】
基板成形材料は、成形材料18のアブレーション(又は紫外線吸収)操作を用いない実施態様では、脂環式、ビスフェノールA型及びノボラック型樹脂のようなエポキシドだけからも調製することができ、そうすると、部分硬化を行う必要がなくなる。また、エポキシ溶液はポリイミド以外のポリマー(例えばポリスルホン)と組合わせて製造することもできる。室温で約100センチポアズ(cP)の粘度の液体であるような脂環式エポキシ樹脂から、温度150℃で50000cPを超える粘度の半固形物であるような高分子量ビスフェノールAまで、大幅に異なる粘度をもつ種々のエポキシ樹脂を調製することができる。未硬化基板成形材料の粘度特性並びにその最終硬化特性を調整するために、これらの樹脂を互いにブレンドしたり或いは高分子量、高粘度ポリマーと併用してもよい。
【0036】
本発明の好ましい実施態様では、基板成形材料は無溶剤で加工処理してもよい。「無溶剤」とは、本明細書中では、成形材料が混合されかつ加熱されて実質的に均一な部材を生じることを意味する。加工処理に際して、これらの材料の溶剤を使用する必要は全くない。例えば、微粉砕したシロキサンポリイミド粉末(例えば米国インディアナ州ヴァーノンのGE Plastics, MT.製のD9000など)をエポキシ樹脂粉末(例えば米国ミシガン州ミッドランドのDow Chemical Co.製のDER662など)及び触媒(例えば米国ニューヨーク州ウォーターフォードのGE Silicones社製のOctacatなど)と混合すれば、HDI基板用の成形材料として使用することのできる乾燥粉末ブレンドが得られる。このような乾燥粉末ブレンドをキャリアに入れた後、加熱してフレームプレス又は真空/圧縮ラミネーターを用いて加圧すれば、基板を形成することができる。混合粉末の加熱によって、そのすべての成分の融解及び混合が起こり、材料同士が完全にブレンディングされ、続いて触媒の存在によってエポキシの硬化が起こる。このプロセスでは溶剤を除去する必要がないので、製造プロセスが格段に低コスト化及び迅速化され、しかも環境に優しいものとなる。また、ポリマーとエポキシ材を任意の比率で使用することができるようになるので、ポリマー(1種類又はそれ以上)とエポキシ樹脂(1種類又はそれ以上)の間の不相溶性並びにこれら各成分に適した溶剤の特異性についての問題が解消する。
【0037】
エポキシ樹脂又はエポキシ樹脂とポリマーのブレンドにセラミック粉体や金属酸化物粉体のような充填剤を配合すると、熱伝導性や熱膨脹率などの硬化基板材料の諸特性をさらに調整することができる。ブレンドに添加することのできる一般的な充填剤には、ヒュームドシリカ、溶融シリカ、窒化ケイ素、酸化チタン、酸化マグネシウム、酸化亜鉛、酸化アルミニウム及び窒化アルミニウムの粉体が含まれる。
【0038】
成形材料の硬化特性は、エポキシブレンドに対する触媒の使用量並びに硬化温度プロフィールを変化させることによって、制御することができる。硬化温度を上昇させると硬化時間を短縮することができ、硬化時間を延ばすと硬化温度を低くすることができる。また、触媒含有量を増やすと硬化時間の短縮又は硬化温度の低下が可能になるが、触媒含有量を減らすためにはより高温で硬化時間を長くする必要がある。多種多様な相溶性のポリマーとエポキシの混合物を調製することができて、それらの硬化特性を調節することができるので、未硬化状態及び最終硬化状態における基板の特性を思い通りに設計することができる。
【0039】
一つの実施態様では、基板成形材料の厚さは挿入すべきチップの厚さと同じくらいであり、それにより、極めて丈夫な可撓性基板が得られるが、この基板は回路に使用する際にキャリアから取り外すこともできるし或いはキャリアに装着したままにしておくこともできる。
【0040】
図4は、図3と同様の実施態様を示す図であるが、さらに、基板成形材料18の表面上に載置した複数の集積回路チップ20、並びにキャリア10と基板成形材料18の上に積層する前の状態の積層可能な絶縁層26についても示してある。これらのチップ20はすべて同じ厚さである必要はなく、それらの裏面にチップ接着用の接着剤が付いたものであってもよいし、或いはキャリアを加温すれば粘着性の成形材料表面にチップを直接付着させることができる。
【0041】
積層可能な絶縁層26は、例えば部分硬化したポリイミド/エポキシ接着剤被膜をもつKAPTONポリイミドフィルムのような、電気的相互接続パターンの支持材として好適なアブレーション(融蝕)可能な材料からなるのが好ましい。
【0042】
成形材料に取り付けるチップの位置はその周りのウェルの縁に合わせることができる。チップの洗浄又は表面処理は、所望により、チップ設置後に酸素プラズマ処理又は2−プロパノールなどの溶剤洗浄を行うことにより、遂行することができる。
【0043】
図5は、図4の実施態様のチップを基板成形材料18の中に埋封して積層可能な絶縁層26を取り付けた状態を示す図である。一つの実施態様では、周囲温度80℃に設定したラミネーターの中に積層可能な絶縁層を入れ、積層可能な絶縁層26の上面及び底面を真空にして脱気する。100ミリトール(mTorr)の基本真空度に達するまでの十分な時間(通常約20分)真空排気した後、約10〜20psi(ポンド毎平方インチ)窒素の圧力を絶縁層26の上面に加えて、絶縁層26をチップ及び成形材料18及び保護絶縁層16に対してプレスする。次いで、圧力を維持しながら積層温度を180℃に上げるが、これにより、まず最初に成形材料18の軟化が起こって、チップの周囲に流れて隙間を満たすようになり、続いてエポキシの硬化が起こって硬質の基板を形成する。温度を180℃に約1時間保ってエポキシ/ポリイミドブレンドの硬化を完了させる。次に基板を100℃未満の温度まで冷却し、圧力を解放し、基板をラミネーターから取り出して、図5に示す基板、すなわち成形材料18の中にチップ20が埋封されていて、それらの上面に積層可能な絶縁層26が積層された基板を得る。
【0044】
成形材料及び積層可能な絶縁層接着剤の双方について粘度及び硬化速度を適切に選択することによって、最小限度の横すれしか起こさずに完全に封入されたチップと平坦で隙間のない積層体が得られる。初期積層時に起こり得るチップのずれに適応するためにチップ位置の精度を僅かに緩和することができる。1989年5月30日発行の米国特許第4835704号(Eichelberger他)には、相互接続を形成するための適応型リソグラフィー装置が記載されている。その開示内容は文献の援用によって本明細書の内容の一部をなす。
【0045】
本発明は、底なしキャリアにベースシート及び保護絶縁層が取付けられた実施態様に限定されるものではない。例えば、図6は、図3と類似した断面図であるが、キャリア10aに保護絶縁層16を支持する底が付いており、図3に示すようなベースシート14をもたない別の実施態様を示している。図7は、図3と類似した断面図であるが、ベースシートのない別の実施態様を示している。図8は、図3と類似した断面図であるが、キャリア10と接触していないセラミック製のベースシート14aをもつ別の実施態様を示している。図9は、図3と類似した断面図であるが、前述の実施態様で用いる層16のような保護絶縁層をもたない別の実施態様を示している。図10は、キャリア10aに底が付いている図6と類似した断面図であるが、保護絶縁層をもたない別の実施態様を示している。図10に示す実施態様では、基板18はキャリア10aから取り外すのは難しく、基板は所望によりキャリア内に残したままにしておいてもよい。図11〜図21について述べる以下の説明は、図3及び図6〜図10に示すそれぞれの実施態様に対しても適用し得る。
【0046】
図11は、図5の実施態様の積層可能な絶縁層26を貫通して形成した複数のバイア30及び導電性相互接続部32のパターンを示す図である。バイア30はレーザー又はマスクエッチング法によって形成することができるが、好ましい技法は前述の米国特許第4894115号に記載されているものである。これらのバイアはチップパッド22と整合している。導電性相互接続部32のパターンは、例えばスパッタリングやプレーティングで導電性被膜を形成して標準的なフォトレジスト及びエッチング法でパターン形成することによって形成できる。前述の米国特許第4835704号(Eichelberger他)には相互接続部の形成に有用な適応型リソグラフィー装置が記載されている。好ましい相互接続材はチタン:銅:チタンの複合構造材である。所望により、バイア及び導電性相互接続部の支持パターン(図示せず)を有する多層絶縁材料を設けてもよい。好ましい実施態様では、相互接続部の緩衝材として外側絶縁層28を設ける。外側絶縁層28は、例えばポリイミド/エポキシ被膜をもつKAPTONポリイミドフィルムで構成することができる。外側相互接続部38は、導電性相互接続部のパターンと同様の手段で形成することができる。
【0047】
図12は、図11と類似した断面図であるが、チップの裏面に背面バイア34及び導電性サーマルパス36を設けた状態を示す。これらの背面バイア及びサーマルパスは、図11に示す実施態様のバイア30及び導電性相互接続部32に関して述べたものと同じ手段で形成することができる。好ましくは、サーマルパスはチタン:銅:チタン複合構造材のような材料からなる。
【0048】
図13は、積層可能な絶縁層26に埋込まれたチップ20を示す図である。背面に接着剤を塗布した個々のチップを基板成形材料(図4に示す実施態様に関して説明した)に載置するための別法は次の通りである。チップを所定位置に保持しておくための部分硬化した積層可能な絶縁層26の上の所定の位置にチップを裏返しに載せ、次にこの積層可能な絶縁層を図4に示すキャリア10のようなキャリアに取付けてチップを図4に示す基板成形材料18に接しさせ、積層可能な絶縁層26をキャリアに積層する。
【0049】
また、チップは、熱可塑性接着剤又は部分硬化した熱硬化性接着剤を用いることにより、基板上のチップ及びデバイスの高さがある程度等しくなるような平坦な又は部分的に切削したセラミック基板の表面にチップの表を上にして取付けることもでき、この接着剤をホットプレート上で加熱し、次いで部分硬化した積層可能な絶縁層の接着剤塗布面に押し込む。チップ及び積層可能な絶縁層を冷却すると、チップと積層可能な絶縁層との良好な接着が得られる。
【0050】
例えば図11及び図12の実施態様に示したような基板は、所望により、ベースシート14のみならず積層可能な絶縁層26及び外側絶縁層28並びに保護絶縁層16を基板周縁部で切断するか或いは融蝕(アブレーション)することによって、キャリア10から取り外すことができる。一つのウェルの中で数個の基板を作製することもでき、個々の回路アセンブリを得るには後段の最終製造工程で切断すればよい。
【0051】
図14〜図17は、基板成形材料18の上に初期金属パターンを設ける方法を示す図である。チップ間の部分的な相互接続を形成するためだけでなく、必要とされる上部相互接続層の数を低減するために、成形基板自体に金属パターンを設けることが望ましい。金属処理段階の際に成形材料を保護するため、図14に示すように、部分硬化した成形材料の上に、所望により、例えば4ミクロン厚のSPI(シロキサンポリイミド)ポリマーのような薄い保護被膜40を設けることもできる。この保護被膜は、ガラス転移点の低い材料であって、その溶液を成形材料を硬化させずにベーキング(熱硬化)することのできる材料からなる。次に、保護被膜40の上に直接基板金属42を付着させパターン形成する。図15に示すように、基板金属42の中にパターン形成した開口部内の保護被膜表面上にチップ20を載せる。その後の積層可能な絶縁層26の積層の際に、保護被膜が軟化してポリイミド/エポキシ系成形材料と混じり合い、その結果、図16に示すように、チップが成形材料の中に沈み込んでチップが封入される。次いで、図11の実施態様に関して述べたものと同じ手段を用いて、図17に示すように、チップパッド22を相互に接続するとともに基板金属とも接続する。
【0052】
図18〜図21は、チップの被覆を取り去って初期金属パターンを設ける方法を示す図である。最初の積層及び基板硬化の段階では、図4に示す積層可能な絶縁層26のような初期絶縁層として、TEFLON(テフロン)と呼ばれるポリテトラフルオロエチレン層(TEFLONはE.I. du Pont de Nimours and Co.の登録商標である)を用いる。このTEFLON材は積層後に簡単に剥離することができ、図18に示す構造体が残る。所望により、チップが被覆されたまま残るようにTEFLONポリテトラフルオロエチレンを取り去ることもできるし、或いは図19に示すようにKAPTONポリイミドフィルムのような別の材料44をチップ上に付着させて、図20に示すようにパターン形成することもできる。図20にさらに図示した通り、このパターン形成した材料44及び基板成形材料18の上に金属層42を付着させることもできる。次に、金属42を図21に示すようにパターン形成すればよい。
【0053】
以下の実施例は本発明の適用法及び用途を例示するためのものであり、本発明を限定するためのものではない。
【0054】
【実施例】
実施例1
図5に示す実施態様を、溶剤法を用いて以下に述べるようにして実行に移した。
【0055】
厚さ50ミルの平らなチタン金属板に2.1インチ四方の穴を開けて、直径約6インチのキャリアを得た。次の手順を用いて、ULTEMポリエーテルイミド接着剤で被覆されたKAPTONポリイミドフィルムを窒素圧縮積層法によりキャリアの両側に同時に積層した。温度150℃に設定したラミネーターの中に、キャリア、2枚の接着剤被覆KAPTONポリイミドフィルム(各々ベースシート及び保護絶縁層を構成する)及びベースを入れた。ラミネーターを密閉し、100mTorrの基本真空度に達するまで真空にして脱気した。次に、温度を300℃に上げてULTEMポリエーテルイミド接着剤を溶融させつつ、保護絶縁層の上面に30psiの圧を加えて、保護絶縁層をキャリア及びベースシートに押し付けてウェルを形成した。ラミネーターを300℃の温度に30分間保持し、加圧下で冷却した後、ラミネーターを開けてキャリアを取り出し、図2に示すものを得た。
【0056】
基板成形材料の溶液は、50gのシロキサンポリイミドD9000(GE Plastics, MT.製)、10gのエポキシCY179(米国ニューヨーク州ホーソーンのCiba Geigy Corp.から入手可能)、40gのエポキシDER662(Dow Chemical Co.製)、1gのオクチルオキシフェニル(フェニル)ヨードニウムヘキサフルオロアンチモネート触媒、100gのアニソール溶剤及び20gのシクロペンタノン溶剤(アニソール及びシクロペンタノンの両溶剤は米国ウィスコンシン州ミルウォーキーのAldrich Chemical Co.から入手可能)からなるものであった。この溶液を、上記のKAPTONポリイミドフィルムで被覆されたウェルに2回に分けて注入した(1度目と2度目の添加の間に100℃のホットプレートで約2時間ベーキングした)。最終的な部分硬化ベーキング操作の手順は、ホットプレート上で100℃で15時間、続いて100Torrに減圧した真空オーブン中で100℃で24時間というものであり、その結果、ウェル内に2.2gの部分硬化ポリイミド/エポキシが厚さ30ミルで得られた。この成形材料の表面に、厚さ20ミルの複数のチップをエポキシ接着剤を使って直接添付し、接着剤を温度100℃で30分間部分硬化した。チップとキャリアの上に、厚さ15ミクロンの部分硬化ポリイミド/エポキシ接着剤層で被覆された厚さ1ミルのKAPTONポリイミドフィルムをオーバーレイした。これらの部材を、周囲温度80℃に設定したラミネーターの中に入れ、上記オーバーレイ絶縁層の上面及び底面を真空にして脱気した。100mTorrの基本真空度に達するまでの十分な時間(通常約20分)真空排気した後、圧力20psiの窒素ガスを上記オーバーレイ絶縁層の上面に加えて、オーバーレイ層をチップ及び成形材料及びその下の保護絶縁層に対してプレスした。圧力を維持しながら積層温度を180℃に上げ、約1時間その温度に保持して、エポキシ/ポリイミドブレンドの硬化を完了させた。キャリアを100℃未満の温度まで冷却し、圧力を解放し、ラミネーターからキャリアを取り出して、図5に示すように、空隙のない成形材料の中にチップが埋封されていて、それらの上面に積層可能な絶縁層が積層された基板を得た。
【0057】
実施例2
図5に示す実施態様を、無溶剤法を用いて以下に述べるようにして実行に移した。
【0058】
9gのDER662エポキシ樹脂フレークを乳鉢と乳棒で粉砕して粉末とした。この粉末に、9gのD9000シロキサンポリイミドポリマーと0.09gのOctacat触媒を加えた。この混合物をさらに混合して、その一部を、底なしキャリアにKAPTONフィルムを積層して形成したポケットに加えた。このイミド/エポキシ粉末と鏡像形の成形鋳型(チップ設置用の空間を形成するために用いる)の間に1ミルのTEFLONフィルム剥離層を設けて、真空/圧縮ラミネーターに入れた。これらの集成体を110℃で30分間真空加熱した。次に、上記成形鋳型に圧力を加えて10分間150℃に加熱し、室温に冷却した。
【0059】
ラミネーターから取り出した後、上記のようにして成形したポケットにシリコンチップを載置し、チップ上にD9000/エポキシ部分硬化フレームをオーバーレイして標準的な多層積層法で部品に積層した。これにより、チップが完全に埋封されたが、積層時のダイの移動は無視できる程度のものであった。キャリアから部品を取り外して、チップの埋封されたオールプラスチック製KAPTON封止HDIモジュールを得た。
【0060】
本発明の幾つかの好ましい態様についてのみ例示・説明してきたが、これらに数々の修正及び変更を加えることは当業者が容易になし得ることである。よって、本願特許請求の範囲は、そのような修正及び変更がすべて本願発明の技術的範囲に属するものとして解するべきである。
【図面の簡単な説明】
【図1】ウェルをもつキャリア、ベースシートを支持するベース、及び保護絶縁層を示す断面図。
【図2】キャリアにベースシート及び保護絶縁層を取り付けた状態を示す断面図。
【図3】キャリアウェル中に基板成形材料を入れた状態を示す断面図。
【図4】基板成形材料の表面にチップを載置した状態を示す断面図。
【図5】基板成形材料上に積層可能な絶縁層を積層してチップを封止した状態を示す断面図。
【図6】ベースシートを用いずに、底の付いたキャリアを用いる実施態様を示す断面図。
【図7】ベースシートを用いない実施態様を示す断面図。
【図8】キャリアと接していないベースシートを用いる実施態様を示す断面図。
【図9】保護絶縁層を用いない実施態様を示す断面図。
【図10】保護絶縁層を用いない実施態様を示す断面図。
【図11】積層可能な絶縁層及び外側絶縁層の中にバイア及び相互接続部を設けた状態を示す断面図。
【図12】チップの裏面にバイア及びサーマルパスを設けた状態を示す断面図。
【図13】チップを積層可能な絶縁層中に埋込む実施態様を示す断面図。
【図14】基板成形材料の上に、保護被膜及び基板金属層を設けた状態を示す断面図。
【図15】基板金属層の中に形成した開口部内の保護被膜表面上にチップを載せた状態を示す断面図。
【図16】保護被膜及びチップの上に積層可能な絶縁層を積層して、チップを封止した状態を示す断面図。
【図17】相互接続した状態を示す断面図。
【図18】ポリテトラフルオロエチレン製の保護絶縁層を積層後に剥離した状態を示す断面図。
【図19】ポリテトラフルオロエチレン製の保護絶縁層の剥離後に、別の材料を付着させた状態を示す断面図。
【図20】金属層を付着させた状態を示す断面図。
【図21】金属層にパターン形成した状態を示す断面図。
【符号の説明】
10 キャリア
12 ウェル
14 ベースシート
16 保護絶縁層
18 基板成形材料
20 チップ
24 ベース
26 積層可能な絶縁層
Claims (16)
- マルチチップモジュール基板を製造する方法であって、
キャリアウェルをその中に有するキャリアを供給する段階と、
前記キャリアウェル中に基板成形材料を供給する段階と、
複数の回路チップを配置する段階と、
前記基板成形材料が流動して前記複数の回路チップの少なくとも1つを封入するように、所定温度及び所定圧力で、前記基板成形材料上に積層可能な絶縁層を積層する段階と、
を有することを特徴とする方法。 - 前記複数の回路チップの各々が前記基板成形材料の中で上向きのチップパッドを有していることを特徴とする請求項1記載の方法。
- 前記キャリアが底なしキャリアを備えるとともに、前記キャリアを供給する段階がその底なしキャリアの一方の面にベースシートを設ける段階を含み、該ベースシートを設ける段階が絶縁材料を含むシートを設ける段階を有することを特徴とする請求項2記載の方法。
- 前記キャリアウェル中に基板成形材料を入れる前に、前記キャリアウェルの内面に保護絶縁層を設ける段階をさらに含むことを特徴とする請求項3記載の方法。
- 前記キャリアを供給する段階が、前記ウェルの底面を画定する底付キャリアを供給する段階を含むことを特徴とする請求項2記載の方法。
- 前記キャリアウェル中に基板成形材料を入れる前に、前記キャリアウェルの内面に保護絶縁層を供給する段階をさらに含むことを特徴とする請求項5記載の方法。
- 前記基板成形材料の中に前記複数の回路チップを配置する段階は、前記積層可能な絶縁層を積層する段階の前に、
前記積層可能な絶縁層中に前記複数の回路チップの各々を裏返して置く段階と、
前記積層可能な絶縁層を硬化して前記記複数の回路チップを適当な位置に保持する段階と、
前記複数の回路チップが前記基板成形材料の底面上の空間内に位置するように、チップ側を下にして前記積層可能な絶縁層を前記キャリアの上に載せる段階と、
を有することを特徴とする請求項2記載の方法。 - 前記基板成形材料が、エポキシ/ポリイミド、ポリイミド、エポキシ/ポリスルホン及びエポキシからなる群のいずれか一つを含むことを特徴とする請求項2記載の方法。
- 前記基板成形材料の各成分は、共通の溶剤に溶解されることを特徴とする請求項8記載の方法。
- 前記基板成形材料が無溶剤であることを特徴とする請求項8記載の方法。
- 前記基板成形材料の中に複数の回路チップを配置する段階の前に、
前記基板成形材料の上に保護被膜を供給する段階と、
金属層を貫通して前記保護被膜まで達する複数の開口部が形成されるようにパターン形成される前記保護被膜の上に金属層を形成する段階とをさらに含み、
前記基板成形材料の中に複数の回路チップを配置する段階が、前記保護被膜上の金属層の複数の開口部の所定の一つに前記複数の回路チップの少なくとも1個を配置する段階を含むとともに、前記積層可能な絶縁層を積層する段階における温度及び圧力の高さが、前記保護被膜が前記基板成形材料との混合を起こすのに足るものであることを特徴とする請求項2記載の方法。 - 前記チップパッドの所定のものとそれぞれ整合した前記積層可能な絶縁層の中に複数のバイアを供給する段階と、
前記チップパッドのうちの前記選択されたものを相互接続するために、前記複数のバイアを通して延びる導電体のパターンを設ける段階とをさらに含むことを特徴とする請求項2記載の方法。 - 前記回路チップの裏面に整合した前記積層可能な絶縁層の中にバイアを供給する段階と、
前記バイアを通して前記回路チップの背面に到達する導電体を設ける段階とをさらに含むことを特徴とする請求項12記載の方法。 - 前記積層可能な絶縁層がポリテトラフルオロエチレンを備え、前記方法は、前記ポリテトラフルオロエチレンの積層後に該ポリテトラフルオロエチレンを除去する段階をさらに含むことを特徴とする請求項2記載の方法。
- 前記チップパッドの上にパターン化されたマスクを形成する最終段階をさらに含むことを特徴とする請求項14記載の方法。
- 前記キャリアウェルをその中に有するキャリアを供給する段階が、ウェルを有する底なしキャリアをベース上に配置するとともに、そのベース上の前記ウェルの中にセラミック板を配置する段階を有することを特徴とする請求項2記載の方法。
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Families Citing this family (30)
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KR0172779B1 (ko) * | 1995-03-29 | 1999-03-20 | 김주용 | 감광막 제거 방법 |
US5762853A (en) * | 1996-04-01 | 1998-06-09 | Morton International, Inc. | Method of encapsulating a sensor into a panel body |
WO1998027411A1 (de) * | 1996-12-17 | 1998-06-25 | Laboratorium Für Physikalische Elektronik Institut Für Quantenelektronik | Verfahren zum aufbringen eines mikrosystems oder wandlers auf ein substrat und nach diesem verfahren herstellbare vorrichtung |
US6038133A (en) * | 1997-11-25 | 2000-03-14 | Matsushita Electric Industrial Co., Ltd. | Circuit component built-in module and method for producing the same |
US6034441A (en) * | 1997-11-26 | 2000-03-07 | Lucent Technologies, Inc. | Overcast semiconductor package |
US6160714A (en) * | 1997-12-31 | 2000-12-12 | Elpac (Usa), Inc. | Molded electronic package and method of preparation |
JP2004506309A (ja) * | 1997-12-31 | 2004-02-26 | エルパック(ユーエスエー)、インコーポレイテッド | モールドされた電子パッケージ、製作方法およびシールディング方法 |
US5888884A (en) * | 1998-01-02 | 1999-03-30 | General Electric Company | Electronic device pad relocation, precision placement, and packaging in arrays |
US6412971B1 (en) | 1998-01-02 | 2002-07-02 | General Electric Company | Light source including an array of light emitting semiconductor devices and control method |
TW420853B (en) * | 1998-07-10 | 2001-02-01 | Siemens Ag | Method of manufacturing the wiring with electric conducting interconnect between the over-side and the underside of the substrate and the wiring with such interconnect |
JP3454748B2 (ja) * | 1999-02-26 | 2003-10-06 | 三洋電機株式会社 | パック電池 |
JP2001168400A (ja) * | 1999-12-09 | 2001-06-22 | Rohm Co Ltd | ケース付チップ型発光装置およびその製造方法 |
JP3669429B2 (ja) * | 2001-03-27 | 2005-07-06 | 信越化学工業株式会社 | 電極用組成物及び電極材 |
US6601753B2 (en) * | 2001-05-17 | 2003-08-05 | Visteon Global Technologies, Inc. | Void-free die attachment method with low melting metal |
US6748650B2 (en) * | 2001-06-27 | 2004-06-15 | Visteon Global Technologies, Inc. | Method for making a circuit assembly having an integral frame |
US6602739B1 (en) | 2001-10-31 | 2003-08-05 | Lockheed Martin Corporation | Method for making multichip module substrates by encapsulating electrical conductors and filling gaps |
US6737002B1 (en) * | 2002-02-04 | 2004-05-18 | Lockheed Martin Corporation | Fabrication of plastic module with exposed backside contact |
US6756662B2 (en) * | 2002-09-25 | 2004-06-29 | International Business Machines Corporation | Semiconductor chip module and method of manufacture of same |
JP4489411B2 (ja) * | 2003-01-23 | 2010-06-23 | 新光電気工業株式会社 | 電子部品実装構造の製造方法 |
DE10304777B4 (de) * | 2003-02-05 | 2006-11-23 | Infineon Technologies Ag | Verfahren zur Herstellung eines Chipnutzens mittels eines Hitze- und Druckprozesses unter Verwendung eines thermoplastischen Materials und Vorrichtung zur Durchführung des Verfahrens |
US7122404B2 (en) * | 2003-03-11 | 2006-10-17 | Micron Technology, Inc. | Techniques for packaging a multiple device component |
DE10317018A1 (de) * | 2003-04-11 | 2004-11-18 | Infineon Technologies Ag | Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten |
TWI283467B (en) * | 2003-12-31 | 2007-07-01 | Advanced Semiconductor Eng | Multi-chip package structure |
DE102004057494A1 (de) * | 2004-11-29 | 2006-06-08 | Siemens Ag | Metallisierte Folie zur flächigen Kontaktierung |
DE102005002814B3 (de) * | 2005-01-20 | 2006-10-12 | Siemens Ag | Halbleitersensorbauteil mit geschützten Zuleitungen und Verfahren zur Herstellung desselben |
US7741151B2 (en) * | 2008-11-06 | 2010-06-22 | Freescale Semiconductor, Inc. | Integrated circuit package formation |
US7851266B2 (en) * | 2008-11-26 | 2010-12-14 | Micron Technologies, Inc. | Microelectronic device wafers including an in-situ molded adhesive, molds for in-situ molding adhesives on microelectronic device wafers, and methods of molding adhesives on microelectronic device wafers |
US7944029B2 (en) * | 2009-09-16 | 2011-05-17 | Sandisk Corporation | Non-volatile memory with reduced mobile ion diffusion |
US8736065B2 (en) | 2010-12-22 | 2014-05-27 | Intel Corporation | Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same |
US11729915B1 (en) * | 2022-03-22 | 2023-08-15 | Tactotek Oy | Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3364567A (en) * | 1965-09-14 | 1968-01-23 | Bell Telephone Labor Inc | Encapsulated electrical device and method of fabricating same |
US4933042A (en) | 1986-09-26 | 1990-06-12 | General Electric Company | Method for packaging integrated circuit chips employing a polymer film overlay layer |
US4783695A (en) * | 1986-09-26 | 1988-11-08 | General Electric Company | Multichip integrated circuit packaging configuration and method |
US4835704A (en) | 1986-12-29 | 1989-05-30 | General Electric Company | Adaptive lithography system to provide high density interconnect |
US5032543A (en) * | 1988-06-17 | 1991-07-16 | Massachusetts Institute Of Technology | Coplanar packaging techniques for multichip circuits |
US4913930A (en) * | 1988-06-28 | 1990-04-03 | Wacker Silicones Corporation | Method for coating semiconductor components on a dielectric film |
US5154793A (en) | 1988-09-27 | 1992-10-13 | General Electric Company | Method and apparatus for removing components bonded to a substrate |
US4878991A (en) | 1988-12-12 | 1989-11-07 | General Electric Company | Simplified method for repair of high density interconnect circuits |
US4894115A (en) | 1989-02-14 | 1990-01-16 | General Electric Company | Laser beam scanning method for forming via holes in polymer materials |
US5081520A (en) * | 1989-05-16 | 1992-01-14 | Minolta Camera Kabushiki Kaisha | Chip mounting substrate having an integral molded projection and conductive pattern |
WO1991000618A1 (en) * | 1989-07-03 | 1991-01-10 | General Electric Company | Electronic systems disposed in a high force environment |
US5041396A (en) * | 1989-07-18 | 1991-08-20 | Vlsi Technology, Inc. | Reusable package for holding a semiconductor chip and method for reusing the package |
JPH03211757A (ja) * | 1989-12-21 | 1991-09-17 | General Electric Co <Ge> | 気密封じの物体 |
US5063177A (en) * | 1990-10-04 | 1991-11-05 | Comsat | Method of packaging microwave semiconductor components and integrated circuits |
US5091769A (en) | 1991-03-27 | 1992-02-25 | Eichelberger Charles W | Configuration for testing and burn-in of integrated circuit chips |
US5149387A (en) * | 1991-05-06 | 1992-09-22 | Administrator Of The National Aeronautics And Space Administration | Flush mounting of thin film sensors |
US5224265A (en) * | 1991-10-29 | 1993-07-06 | International Business Machines Corporation | Fabrication of discrete thin film wiring structures |
-
1994
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