JP3885169B2 - 半導体装置製造方法 - Google Patents
半導体装置製造方法 Download PDFInfo
- Publication number
- JP3885169B2 JP3885169B2 JP2002014502A JP2002014502A JP3885169B2 JP 3885169 B2 JP3885169 B2 JP 3885169B2 JP 2002014502 A JP2002014502 A JP 2002014502A JP 2002014502 A JP2002014502 A JP 2002014502A JP 3885169 B2 JP3885169 B2 JP 3885169B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bare chip
- mounting
- thickness
- thermosetting resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置製造方法に関し、例えば回路基板間に介挿されている層間部内にベアチップが内蔵された半導体装置を製造する半導体装置製造方法に適用して好適なものである。
【０００２】
【従来の技術】
従来、図６に示すように、半導体装置製造方法においては、まず、ベアチップ実装用基板１上に実装されたベアチップ２の厚みよりも僅かに大きい厚みを有するプリプレグ３を選定し、当該プリプレグ３に対してルータ加工を施すことによりプリプレグ３の一部を除去して貫通孔４を形成する。
【０００３】
次いで、ベアチップ実装用基板１に実装されたベアチップ２へプリプレグ３の貫通孔４を挿通させてベアチップ実装用基板１上にプリプレグ３を積層した後に積層用基板５を積層することにより、当該プリプレグ３の貫通孔４によってほぼベアチップ２の体積に応じた空間ｖ１を形成する。
【０００４】
最後に、プリプレグ３を加熱することにより熱硬化性特性を有するプリプレグ３の硬化によってベアチップ２を気密性を保って覆うと共に、ベアチップ実装用基板３と積層用基板５とを一体接続して半導体装置６を製造する。
【０００５】
【発明が解決しようとする課題】
ところで、かかる半導体装置製造方法においては、例えば図６との対応部分に同一符号を付して示す図７のように、ベアチップ２に加えて当該ベアチップ２の厚みよりも小さい厚みを有するベアチップ７がベアチップ実装用基板１に実装されている場合、ベアチップ７の厚みに応じた被包空間８をプリプレグ３に形成することが技術的に困難であるため、当該被包空間８を含む貫通孔４と同様の貫通孔９を形成する。
【０００６】
しかしながらこの場合、半導体装置製造方法においては、ベアチップ実装用基板１上にプリプレグ３及び積層用基板５を順次積層すると、当該プリプレグ３の貫通孔９によってベアチップ７の天面７Ａから積層用基板５の一面５Ａまでの距離ｃｉｒが大きい空間ｖ２が形成される。
【０００７】
従ってプリプレグ３を加熱した際には、ベアチップ２については気密性を保って覆うことができるものの、ベアチップ７については気密性を保って覆うことができず、その結果、ベアチップ２及び７周面の凹凸によって半導体装置１０全体として反りのばらつき度が大幅に増大してしまうという問題があった。
【０００８】
本発明は以上の点を考慮してなされたもので、反りのばらつき度を低減し得る半導体装置製造方法を提案しようとするものである。
【０００９】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、所定のプリント基板の一面から当該一面に実装された複数の表面実装部品の表面までの実装高のうち、最も小さい最小実装高以下の厚みを有するシート状の熱硬化樹脂を選定し、当該実装高のうち最も大きい最大実装高を満たすｎ枚の熱硬化樹脂に対して、当該ｎ枚の熱硬化樹脂をプリント基板の一面へ順次積層する際の各層における複数の表面実装部品に対応した貫通孔を熱硬化樹脂の厚み方向に穿設して第１層から第ｎ層の積層用熱硬化樹脂を形成し、貫通孔に複数の表面実装部品を挿通した状態で第１層から第ｎ層の積層用熱硬化樹脂をプリント基板の一面へ順次積層すると共に、第ｎ層の積層用熱硬化樹脂の貫通孔を閉塞する閉塞用部材を載置することにより、複数の表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離が最小実装高以下となる空間を形成するようにした。
【００１０】
従って本発明においては、複数の表面実装部品の体積に応じた空間を形成することが技術的に困難であったために最小実装高と最大実装高との差が大きいほど、複数の表面実装部品に対して当該複数の表面実装部品それぞれの表面からの距離が異なった空間を形成していた従来に比して、最小実装高以下の厚みを有する第１層から第ｎ層の積層用熱硬化樹脂を形成して順次積層した後に閉塞用部材を載置するのみで、最小実装高と最大実装高との差に係わらず表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離がそれぞれ最小実装高以下にほぼ均等化された空間を容易に形成でき、これにより複数の表面実装部品それぞれを一律に密封度の高い状態で封止することができる。
【００１１】
また、かかる課題を解決するため本発明においては、複数の表面実装部品のうち最薄の厚みを有する表面実装部品とほぼ同厚の熱硬化樹脂を選定するようにしたことにより、表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離がそれぞれ当該最薄の厚みを有する表面実装部品以下にほぼ均等化された空間を容易に形成でき、これにより複数の表面実装部品それぞれを一律に一段と密封度の高い状態で封止することができる。
【００１２】
さらに、かかる課題を解決するため本発明においては、最小実装高とほぼ同厚の熱硬化樹脂を選定する前に、プリント基板の一面に実装した最薄の表面実装部品の厚みに対して、整数倍の距離を有する状態で１又は２以上の表面実装部品をプリント基板の一面に実装するようにしたことにより、最薄の表面実装部品を除く複数の表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離をほぼ回避することができ、これにより複数の表面実装部品それぞれを一律に一段と密封度の高い状態で封止することができる。
【００１３】
【発明の実施の形態】
以下図面について、本発明の一実施の形態を詳述する。
【００１４】
図１〜図５において、本発明による半導体装置６０（図６（Ｊ））の製造工程を段階的に示し、第１段階（図１（Ａ）上段）として、まず、半導体モジュール製造装置（図示せず）は、例えば半導体メモリ用のベアチップ２０と、当該ベアチップ２０の厚みｔｈ１よりも大きい厚みｔｈ２を有する半導体メモリ用のベアチップ２１との実装面２０Ａ及び２１Ａにバンプ２２及び２３を形成する。
【００１５】
次いで、半導体モジュール製造装置は、ベアチップ実装用の両面銅張板（以下、これをベアチップ実装用基板と呼ぶ）２４（図１（Ａ）下段）の一面２４Ａに配線２５、２６及び２７を形成した後、ベアチップ接合用部材として微粒子内包型の異方性導電膜２８及びワイヤー内包型の異方性導電膜２９を配線２５及び２６上に載置する。
【００１６】
第２段階（図１（Ｂ））として、半導体モジュール製造装置は、矢印ａ方向からベアチップ２０及び２１を熱圧着することにより、バンプ２２及び異方性導電膜２８を介して配線２５にベアチップ２０を実装（いわゆるフリップチップ実装）すると共に、バンプ２３及び異方性導電膜２９を介して配線２６にベアチップ２１をフリップチップ実装する。
【００１７】
因みにベアチップ２０は、異方性導電膜２８内の微粒子によりバンプ２２と異方性導電膜２８との間における電気的接続を介してフリップチップ実装され、ベアチップ２１は、異方性導電膜２９内のワイヤーによりバンプ２３と異方性導電膜２９との間における電気的接続を介してフリップチップ実装される。
【００１８】
ここで、半導体モジュール製造装置は、異方性導電膜２９の厚みｔｈ３（図１（Ａ）上段）を変更し得るようになされており、これによりベアチップ実装用積層板２４の一面２４Ａに実装するベアチップ２０及び２１のうち薄い方のベアチップ２０の厚みｔｈ１に対して、ベアチップ実装用積層板２４の一面２４Ａに実装したベアチップ２１の実装面２１Ａと対向する表面２１Ｂまでの実装高（以下、これを最大実装高と呼ぶ）ｄｉｓ１が整数倍となる関係（以下、これを整数倍関係と呼ぶ）を満たすように調整し得るようになされている。
【００１９】
この実施の形態の場合では、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１に対して最大実装高ｄｉｓ２が例えば５倍となる整数倍関係を満たすように調整する。
【００２０】
従って第３段階（図１（Ｃ））として、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４のガラスエポキシ材質でなるシート状の５枚のプリプレグ３０ａ〜３０ｅ選定することにより、当該選定した５枚のプリプレグ３０ａ〜３０ｅを合わせた際の厚みｔｈ５を最大実装高ｄｉｓ１とほぼ一致させ得るようになされている。
【００２１】
次いで、半導体モジュール製造装置は、図２及び図３に示すように、プリプレグ３０ａ（図１（Ｃ））に対してパンチ加工を行って、当該プリプレグ３０ａをベアチップ実装用基板２４の一面２４Ａへ積層する際のベアチップ２０及び２１に対応した対応貫通孔３１及び３２と、層間接続用の仲介貫通孔３３とをプリプレグ３０ａの厚み方向と平行に穿設することにより、一層目に積層する第１層積層用プリプレグ４０ａを形成する。
【００２２】
そして半導体モジュール製造装置は、第１層積層用プリプレグ４０ａと同様にして対応貫通孔３１及び３２と仲介貫通孔３３とをプリプレグ３０ｂ及び３０ｃ（図１（Ｃ））に対してパンチ加工を行って穿設することにより、二層目に積層する第２層積層用プリプレグ４０ｂ及び五層目に積層する第３層積層用プリプレグ４０ｃを形成する。
【００２３】
また半導体モジュール製造装置は、プリプレグ３０ｄ（図１（Ｃ））に対してパンチ加工を行って、当該プリプレグ３０ｄをベアチップ実装用基板２４の一面２４Ａへ積層する際のベアチップ２１に対応した対応貫通孔３２と、仲介貫通孔３３とをプリプレグ３０ｄの厚み方向と平行に穿設することにより、四層目に積層する第４層積層用プリプレグ４０ｄを形成する。
【００２４】
そして半導体モジュール製造装置は、第４層積層用プリプレグ４０ｄと同様にして対応貫通孔３２と仲介貫通孔３３とをプリプレグ３０ｅに対してパンチ加工を行って穿設することにより、五層目に積層する第５層積層用プリプレグ４０ｅを形成する。
【００２５】
この場合、半導体モジュール製造装置は、ルータ加工に比して加工時に高熱を必要としないパンチ加工によって対応貫通孔３１及び３２と仲介貫通孔３３とを形成することにより、当該対応貫通孔３１及び３２と仲介貫通孔３３との周囲におけるプリプレグ３０ａ、３０ｂ及び３０ｃに対する融解や硬化を極力回避した状態で第１〜第５層積層用プリプレグ４０ａ〜４０ｅを形成し得るようになされている。
【００２６】
従って半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの各層における対応貫通孔３１及び３２にベアチップ２０及び２１を挿通させてベアチップ実装用基板２４の一面２４Ａに第１層〜第５層積層用プリプレグ４０ａ〜４０ｅを積層する際に、当該第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの各層と、ベアチップ２０及び２１との干渉を回避し得るようになされている。
【００２７】
第４段階（図４（Ｄ））として、半導体モジュール製造装置は、ベアチップ実装用基板２４の一面２４Ａ上に第１層、第２層及び第３層積層用プリプレグ４０ａ、４０ｂ及び４０ｃを順次積層することにより、当該第１層及び第２層積層用プリプレグ４０ａ、４０ｂ及び４０ｃの対応貫通孔３１によってベアチップ２０の体積に応じた空間ｖ１０が形成される。
【００２８】
第５段階（図４（Ｅ））として、半導体モジュール製造装置は、第３層積層用プリプレグ４０ｃ上に第４層積層用プリプレグ４０ｄを積層して空間ｖ１０（図２（Ｄ））を閉塞することにより、ベアチップ２０の表面２０Ｂから第４層積層用プリプレグ４０ｄまでの距離ｄｉｓ２をベアチップ２０の厚みｔｈ１以下に抑えたベアチップ被包空間ｖ１１が形成される。
【００２９】
第６段階（図４（Ｆ））として、半導体モジュール製造装置は、第４層積層用プリプレグ４０ｄ上に第５層積層用プリプレグ４０ｅを積層することにより、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの対応貫通孔３１によってベアチップ２１の体積に応じた空間ｖ１２が形成される。
【００３０】
第７段階（図５（Ｇ））として、半導体モジュール製造装置は、第５層積層用プリプレグ４０ｅの貫通孔３２を閉塞するための薄厚の閉塞用プリプレグ３６（仲介貫通孔３３が形成されている）を第５層積層用プリプレグ４０ｅ上に積層して空間ｖ１２（図４（Ｆ））を閉塞することにより、ベアチップ被包空間ｖ１３が形成される。
【００３１】
この場合、半導体モジュール製造装置は、第１段階（図１（Ａ）上段）で異方性導電膜２９の厚みｔｈ３を変更した後に、第２段階（図１（Ｂ））でベアチップ２１を５倍となる整数倍関係を満たすように調整してフリップチップ実装していることにより、ベアチップ２１の表面２１Ｂから第５層積層用プリプレグ４０ｅまでの距離をほぼ回避し得るようになされている。
【００３２】
このように半導体モジュール製造装置は、第４段階（図４（Ｄ））から第７段階（図５（Ｇ））に渡って第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６を順次積層するのみで、ベアチップ実装用基板２４の一面２４Ａからベアチップ２０及び２１の表面２０Ｂ及び２１Ｂまでの距離をベアチップ２０の厚みｔｈ１以下にそれぞれ均等化されたベアチップ被包空間ｖ１２及びｖ１３を容易に形成し得るようになされている。
【００３３】
従って、半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６を加熱した際には、当該第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６が気密性を保ってベアチップ被包空間ｖ１２及びｖ１３へ拡散し得るようになされている。
【００３４】
第８段階（図５（Ｈ））として、半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６の仲介貫通孔３３によって形成される層間接続用空間ｖ１４に対応した棒状の導電ペースト３５を挿通させた後、ベアチップ実装用基板２０と同形同厚でなる積層用の両面銅張板（以下、これを積層用基板と呼ぶ）３７を閉塞用プリプレグ３６上に載置する。
【００３５】
この状態において、第９段階（図５（Ｉ））として、半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６（図５（Ｈ））を真空雰囲気中で所定温度に加熱すると、熱硬化特性を有する第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６が速やかにベアチップ被包空間ｖ１２、ベアチップ被包空間ｖ１３及び層間接続用空間ｖ１３へ拡散してベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止すると共に、ベアチップ実装用基板２４と積層用基板３７とを一体接続して層間部５０となる。
【００３６】
このとき熱溶融性を有する導電ペースト３５は加熱に伴って、熱硬化特性を有する第１層〜第５層積層用プリプレグ４０ａ〜４０ｅとは逆に溶融するが、当該第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの拡散によって導電ペースト３５の表面が圧迫されながら溶融することにより、結果的に整形される。
【００３７】
その後、半導体モジュール製造装置は、常圧常温に戻して導電ペースト３５を硬化させることにより、ベアチップ実装用基板２４と積層用基板３７とを電気的及び機械的に接続し得るようになされている。
【００３８】
このように半導体モジュール製造装置は、層間部５０を形成する工程と同時平行してベアチップ実装用基板２４と積層用基板３７とを電気的及び機械的に接続し得るようになされている。
【００３９】
最後に、第１０段階（図５（Ｊ））として、半導体モジュール製造装置は、ベアチップ実装用基板２４の他面２４Ｂ及び積層用基板３７の他面３７Ｂに対して、エッチングレジスト処理及び湿式エッチング処理を順次施して所定の配線５１及び５２を形成することにより、半導体装置６０を製造し得るようになされている。
【００４０】
かかる製造工程によって製造された半導体装置６０においては、ベアチップ実装用基板２４の一面２４Ａに実装された互いに厚みの異なるベアチップ２０の表面２０Ｂから第４層積層用プリプレグ４０ｄまでの距離ｄｉｓと、ベアチップ２１の表面２１Ｂから閉塞用プリプレグ３６までの距離とがそれぞれベアチップ２０の厚みｔｈ１以下にそれぞれほぼ均等化された状態で加熱され、当該ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止されていることにより、当該ベアチップ２０及び２１の周面における凹凸を回避することができ、その結果、全体として反りのばらつき度が大幅に低減し得るようになされている。
【００４１】
以上の半導体モジュール製造方法において、まず、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４のガラスエポキシ材質でなるシート状の５枚のプリプレグ３０ａ〜３０ｅ選定する（第３段階（図１（Ｃ））。
【００４２】
続いて、半導体モジュール製造装置は、５枚のプリプレグ３０ａ〜３０ｅに対して、当該プリプレグ３０ａ〜３０ｅをベアチップ実装用基板２４の一面２４Ａへ順次積層する際の各層におけるベアチップ２０及び２１に対応した貫通孔３１及び３２をプリプレグ３０ａ〜３０ｅの厚み方向と平行に穿設して第１層〜第５層積層用プリプレグ４０ａ〜４０ｅを形成する（図２及び図３）。
【００４３】
次いで、半導体モジュール製造装置は、貫通孔３１及び３２にベアチップ２０及び２１を挿通して第１層〜第５層積層用プリプレグ４０ａ〜４０ｅをベアチップ実装用基板２４の一面２４Ａへ順次積層すると共に、閉塞用プリプレグ３６を載置することにより、当該ベアチップ２０の表面２０Ｂから当該表面２０Ｂ上の第３層積層用プリプレグ４０ｃまでの距離ｄｉｓ２がベアチップ２０の厚みｔｈ１以下となるベアチップ被包空間ｖ１２と、ベアチップ２１の表面２１Ｂから当該表面２１Ｂ上の閉塞用プリプレグ３６までの距離をほぼ回避したベアチップ被包空間ｖ１３とを形成するようにした（第４段階（図４（Ｄ））〜第７段階（図５（Ｇ））。
【００４４】
従って半導体モジュール製造装置は、図７に示したように、ベアチップ７の体積に応じた収容空間８を形成することが技術的に困難であったためにベアチップ２及び７における厚みの差が大きいほど、ベアチップ７の天面７Ａから積層用基板５の一面５Ａまでの距離ｃｉｒが大きい空間ｖ２を形成していた従来に比して、当該ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４の第１層〜第５層の積層用熱硬化樹脂４０ａ〜４０ｅを形成して順次積層した後に閉塞用プリプレグ３６を載置するのみで、当該収容空間８に対応するベアチップ被包空間ｖ１２を容易に形成できる。
【００４５】
また半導体モジュール製造装置は、従来に比してベアチップ２０の厚みｔｈ１とベアチップ２１の厚みｔｈ２との差の大きさに係わらず、ベアチップ２０の表面２０Ｂから当該表面２０Ｂ上の第３層積層用プリプレグ４０ｃまでの距離ｄｉｓ２と、ベアチップ２１の表面２１Ｂから当該表面２１Ｂ上の閉塞用プリプレグ３６までの距離とをベアチップ２０の厚みｔｈ１以下にほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができるので、ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止することができる。
【００４６】
以上のような半導体モジュール製造方法によれば、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４の第１層〜第５層積層用プリプレグ４０ａ〜４０ｅを形成して順次積層した後に閉塞用プリプレグ３６を載置するのみで、ベアチップ２０及び２１表面２０Ｂ及び表面２１Ｂからの高さをベアチップ２０の厚みｔｈ１以下にほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができるので、ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止することができ、その結果、ベアチップ２０及び２１の周面における凹凸がないので全体として反りのばらつき度が大幅に低減された半導体装置６０を製造することができる。
【００４７】
なお上述の実施の形態においては、表面実装部品としてのベアチップ２０及び２１をベアチップ実装用銅箔２４に実装する場合について述べたが、本発明はこれに限らず、例えばトランジスタやダイオード等、この他の種々の表面実装部品を幅広く用いることができる。
【００４８】
また上述の実施の形態においては、表面実装部品としての２つのベアチップ２０及び２１をベアチップ実装用銅箔２４に実装する場合について述べたが、本発明はこれに限らず、様々な厚みを有する複数の表面実装部品をベアチップ実装用銅箔２４に実装するようにしても良い。この場合、ベアチップ実装用銅箔２４に実装された複数の表面実装部品のうち、最薄の表面実装部品の厚みに熱硬化樹脂３０を選定すれば良い。このようにすれば、上述の実施の形態と同様の効果を得ることができる。
【００４９】
さらに上述の実施の形態においては、ベアチップ２０及び２１をベアチップ実装用銅箔２４にフリップチップ実装する場合について述べたが、本発明はこれに限らず、ワイヤボンディング実装したり、一方をフリップチップ実装し他方をワイヤボンディング実装する等、この他種々の実装又はその組み合わせにより実装するようにしても良い。この場合でも上述の実施の形態と同様の効果を得ることができる。
【００５０】
さらに上述の実施の形態においては、熱硬化性樹脂としてのガラスエポキシ材質でなるプリプレグ３０ａ〜３０ｅを選定する場合について述べたが、本発明はこれに限らず、ポリフェニレンエーテル又はビスマレイミドトリアジン材質等、この他種々の材質でなる熱硬化性樹脂を幅広く選定することができる。
【００５１】
この場合、熱硬化性樹脂の材質に対応する熱膨張係数に応じて、当該熱硬化性樹脂に穿設する貫通孔３１、３２及び３３の面積を選定するようにすれば、加熱時の第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６がベアチップ被包空間ｖ１２、ベアチップ被包空間ｖ１３及び層間接続用空間ｖ１３へ拡散してベアチップ２０及び２１それぞれを一律に一段と密封度の高い状態で封止することができる。
【００５２】
さらに上述の実施の形態においては、閉塞用部材としての閉塞用プリプレグ３６を第５層積層用プリプレグ４０ｅ上に積層して空間ｖ１２（図２（Ｆ））を閉塞する場合について述べたが、本発明はこれに限らず、直接に積層用基板３７を第５層積層用プリプレグ４０ｅ上に積層して空間ｖ１２（図２（Ｆ））を閉塞するようにしても良く、要は、最上層（第５層）の積層用熱硬化樹脂４０ｅの貫通孔３２を閉塞するこの他種々の閉塞用部材を幅広く用いることができる。
【００５３】
さらに上述の実施の形態においては、熱硬化性樹脂としてのプリプレグ３０ａ〜３０ｅをベアチップ実装用銅箔２４の一面２４Ａに実装されたベアチップ２０及び２１のうち、薄い厚みを有するベアチップ２０の厚みｔｈ１とほぼ同厚のものを選定する場合について述べたが、本発明はこれに限らず、当該ベアチップ２０の表面２０Ｂからベアチップ実装用銅箔２４の一面２４Ａまでの実装高までを最大限としてその厚みを選定することができる。
【００５４】
この場合、ベアチップ実装用銅箔２４の一面２４Ａまでの最小実装高以下の厚みを有する第１層〜第ｎ層積層用プリプレグ４０ａ〜４０ｎを形成して順次積層した後に閉塞用プリプレグ３６を載置するのみで、ベアチップ２０及び２１表面２０Ｂ及び表面２１Ｂからの高さをベアチップ実装用銅箔２４の一面２４Ａまでの最小実装高以下にほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができるので、ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止することができる。
【００５５】
特に、ベアチップ２０の表面２０Ｂからベアチップ実装用銅箔２４の一面２４Ａまでの実装高とほぼ同厚の熱硬化性樹脂を選定した場合には、当該熱硬化性樹脂を積層する最も少ない枚数でほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができる。
【００５６】
【発明の効果】
上述のように本発明によれば、所定のプリント基板の一面から当該一面に実装された複数の表面実装部品の表面までの実装高のうち、最も小さい最小実装高以下の厚みを有するシート状の熱硬化樹脂を選定し、当該実装高のうち最も大きい最大実装高を満たすｎ枚の熱硬化樹脂に対して、当該ｎ枚の熱硬化樹脂をプリント基板の一面へ順次積層する際の各層における複数の表面実装部品に対応した貫通孔を熱硬化樹脂の厚み方向に穿設して第１層から第ｎ層の積層用熱硬化樹脂を形成し、貫通孔に複数の表面実装部品を挿通した状態で第１層から第ｎ層の積層用熱硬化樹脂をプリント基板の一面へ順次積層すると共に、第ｎ層の積層用熱硬化樹脂の貫通孔を閉塞する閉塞用部材を載置することにより、複数の表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離が最小実装高以下となる空間を形成するようにした。
【００５７】
従って本発明においては、複数の表面実装部品の体積に応じた空間を形成することが技術的に困難であったために最小実装高と最大実装高との差が大きいほど、複数の表面実装部品に対して当該複数の表面実装部品それぞれの表面からの距離が異なった空間を形成していた従来に比して、最小実装高以下の厚みを有する第１層から第ｎ層の積層用熱硬化樹脂を形成して順次積層した後に閉塞用部材を載置するのみで、最小実装高と最大実装高との差に係わらず表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離がそれぞれ最小実装高以下にほぼ均等化された空間を容易に形成でき、これにより複数の表面実装部品それぞれを一律に密封度の高い状態で封止することができ、その結果、全体として反りのばらつき度を低減した半導体装置を製造することができる。
【００５８】
【図面の簡単な説明】
【図１】半導体装置製造工程（１）を示す略線的断面図である。
【図２】半導体装置製造工程（２）を示す略線的断面図である。
【図３】半導体装置製造工程（３）を示す略線的断面図である。
【図４】半導体装置製造工程（４）を示す略線的断面図である。
【図５】半導体装置製造工程（５）を示す略線的断面図である。
【図６】従来による半導体装置製造工程（１）を示す略線的断面図である。
【図７】従来による半導体装置製造工程（２）を示す略線的断面図である。
【符号の説明】
２０、２１……ベアチップ、２４……ベアチップ実装用基板、２８、２９……異方性導電膜、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ……プリプレグ、３１、３２……対応貫通孔、３３……仲介貫通孔、３５……導電ペースト、３６……閉塞用プリプレグ、３７……積層用基板、４０ａ……第１層積層用プリプレグ、４０ｂ……第２層積層用プリプレグ、４０ｃ……第３層積層用プリプレグ、４０ｄ……第４層積層用プリプレグ、４０ｅ……第５層積層用プリプレグ、５０……層間部、６０……半導体装置。
【発明の属する技術分野】
本発明は半導体装置製造方法に関し、例えば回路基板間に介挿されている層間部内にベアチップが内蔵された半導体装置を製造する半導体装置製造方法に適用して好適なものである。
【０００２】
【従来の技術】
従来、図６に示すように、半導体装置製造方法においては、まず、ベアチップ実装用基板１上に実装されたベアチップ２の厚みよりも僅かに大きい厚みを有するプリプレグ３を選定し、当該プリプレグ３に対してルータ加工を施すことによりプリプレグ３の一部を除去して貫通孔４を形成する。
【０００３】
次いで、ベアチップ実装用基板１に実装されたベアチップ２へプリプレグ３の貫通孔４を挿通させてベアチップ実装用基板１上にプリプレグ３を積層した後に積層用基板５を積層することにより、当該プリプレグ３の貫通孔４によってほぼベアチップ２の体積に応じた空間ｖ１を形成する。
【０００４】
最後に、プリプレグ３を加熱することにより熱硬化性特性を有するプリプレグ３の硬化によってベアチップ２を気密性を保って覆うと共に、ベアチップ実装用基板３と積層用基板５とを一体接続して半導体装置６を製造する。
【０００５】
【発明が解決しようとする課題】
ところで、かかる半導体装置製造方法においては、例えば図６との対応部分に同一符号を付して示す図７のように、ベアチップ２に加えて当該ベアチップ２の厚みよりも小さい厚みを有するベアチップ７がベアチップ実装用基板１に実装されている場合、ベアチップ７の厚みに応じた被包空間８をプリプレグ３に形成することが技術的に困難であるため、当該被包空間８を含む貫通孔４と同様の貫通孔９を形成する。
【０００６】
しかしながらこの場合、半導体装置製造方法においては、ベアチップ実装用基板１上にプリプレグ３及び積層用基板５を順次積層すると、当該プリプレグ３の貫通孔９によってベアチップ７の天面７Ａから積層用基板５の一面５Ａまでの距離ｃｉｒが大きい空間ｖ２が形成される。
【０００７】
従ってプリプレグ３を加熱した際には、ベアチップ２については気密性を保って覆うことができるものの、ベアチップ７については気密性を保って覆うことができず、その結果、ベアチップ２及び７周面の凹凸によって半導体装置１０全体として反りのばらつき度が大幅に増大してしまうという問題があった。
【０００８】
本発明は以上の点を考慮してなされたもので、反りのばらつき度を低減し得る半導体装置製造方法を提案しようとするものである。
【０００９】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、所定のプリント基板の一面から当該一面に実装された複数の表面実装部品の表面までの実装高のうち、最も小さい最小実装高以下の厚みを有するシート状の熱硬化樹脂を選定し、当該実装高のうち最も大きい最大実装高を満たすｎ枚の熱硬化樹脂に対して、当該ｎ枚の熱硬化樹脂をプリント基板の一面へ順次積層する際の各層における複数の表面実装部品に対応した貫通孔を熱硬化樹脂の厚み方向に穿設して第１層から第ｎ層の積層用熱硬化樹脂を形成し、貫通孔に複数の表面実装部品を挿通した状態で第１層から第ｎ層の積層用熱硬化樹脂をプリント基板の一面へ順次積層すると共に、第ｎ層の積層用熱硬化樹脂の貫通孔を閉塞する閉塞用部材を載置することにより、複数の表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離が最小実装高以下となる空間を形成するようにした。
【００１０】
従って本発明においては、複数の表面実装部品の体積に応じた空間を形成することが技術的に困難であったために最小実装高と最大実装高との差が大きいほど、複数の表面実装部品に対して当該複数の表面実装部品それぞれの表面からの距離が異なった空間を形成していた従来に比して、最小実装高以下の厚みを有する第１層から第ｎ層の積層用熱硬化樹脂を形成して順次積層した後に閉塞用部材を載置するのみで、最小実装高と最大実装高との差に係わらず表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離がそれぞれ最小実装高以下にほぼ均等化された空間を容易に形成でき、これにより複数の表面実装部品それぞれを一律に密封度の高い状態で封止することができる。
【００１１】
また、かかる課題を解決するため本発明においては、複数の表面実装部品のうち最薄の厚みを有する表面実装部品とほぼ同厚の熱硬化樹脂を選定するようにしたことにより、表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離がそれぞれ当該最薄の厚みを有する表面実装部品以下にほぼ均等化された空間を容易に形成でき、これにより複数の表面実装部品それぞれを一律に一段と密封度の高い状態で封止することができる。
【００１２】
さらに、かかる課題を解決するため本発明においては、最小実装高とほぼ同厚の熱硬化樹脂を選定する前に、プリント基板の一面に実装した最薄の表面実装部品の厚みに対して、整数倍の距離を有する状態で１又は２以上の表面実装部品をプリント基板の一面に実装するようにしたことにより、最薄の表面実装部品を除く複数の表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離をほぼ回避することができ、これにより複数の表面実装部品それぞれを一律に一段と密封度の高い状態で封止することができる。
【００１３】
【発明の実施の形態】
以下図面について、本発明の一実施の形態を詳述する。
【００１４】
図１〜図５において、本発明による半導体装置６０（図６（Ｊ））の製造工程を段階的に示し、第１段階（図１（Ａ）上段）として、まず、半導体モジュール製造装置（図示せず）は、例えば半導体メモリ用のベアチップ２０と、当該ベアチップ２０の厚みｔｈ１よりも大きい厚みｔｈ２を有する半導体メモリ用のベアチップ２１との実装面２０Ａ及び２１Ａにバンプ２２及び２３を形成する。
【００１５】
次いで、半導体モジュール製造装置は、ベアチップ実装用の両面銅張板（以下、これをベアチップ実装用基板と呼ぶ）２４（図１（Ａ）下段）の一面２４Ａに配線２５、２６及び２７を形成した後、ベアチップ接合用部材として微粒子内包型の異方性導電膜２８及びワイヤー内包型の異方性導電膜２９を配線２５及び２６上に載置する。
【００１６】
第２段階（図１（Ｂ））として、半導体モジュール製造装置は、矢印ａ方向からベアチップ２０及び２１を熱圧着することにより、バンプ２２及び異方性導電膜２８を介して配線２５にベアチップ２０を実装（いわゆるフリップチップ実装）すると共に、バンプ２３及び異方性導電膜２９を介して配線２６にベアチップ２１をフリップチップ実装する。
【００１７】
因みにベアチップ２０は、異方性導電膜２８内の微粒子によりバンプ２２と異方性導電膜２８との間における電気的接続を介してフリップチップ実装され、ベアチップ２１は、異方性導電膜２９内のワイヤーによりバンプ２３と異方性導電膜２９との間における電気的接続を介してフリップチップ実装される。
【００１８】
ここで、半導体モジュール製造装置は、異方性導電膜２９の厚みｔｈ３（図１（Ａ）上段）を変更し得るようになされており、これによりベアチップ実装用積層板２４の一面２４Ａに実装するベアチップ２０及び２１のうち薄い方のベアチップ２０の厚みｔｈ１に対して、ベアチップ実装用積層板２４の一面２４Ａに実装したベアチップ２１の実装面２１Ａと対向する表面２１Ｂまでの実装高（以下、これを最大実装高と呼ぶ）ｄｉｓ１が整数倍となる関係（以下、これを整数倍関係と呼ぶ）を満たすように調整し得るようになされている。
【００１９】
この実施の形態の場合では、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１に対して最大実装高ｄｉｓ２が例えば５倍となる整数倍関係を満たすように調整する。
【００２０】
従って第３段階（図１（Ｃ））として、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４のガラスエポキシ材質でなるシート状の５枚のプリプレグ３０ａ〜３０ｅ選定することにより、当該選定した５枚のプリプレグ３０ａ〜３０ｅを合わせた際の厚みｔｈ５を最大実装高ｄｉｓ１とほぼ一致させ得るようになされている。
【００２１】
次いで、半導体モジュール製造装置は、図２及び図３に示すように、プリプレグ３０ａ（図１（Ｃ））に対してパンチ加工を行って、当該プリプレグ３０ａをベアチップ実装用基板２４の一面２４Ａへ積層する際のベアチップ２０及び２１に対応した対応貫通孔３１及び３２と、層間接続用の仲介貫通孔３３とをプリプレグ３０ａの厚み方向と平行に穿設することにより、一層目に積層する第１層積層用プリプレグ４０ａを形成する。
【００２２】
そして半導体モジュール製造装置は、第１層積層用プリプレグ４０ａと同様にして対応貫通孔３１及び３２と仲介貫通孔３３とをプリプレグ３０ｂ及び３０ｃ（図１（Ｃ））に対してパンチ加工を行って穿設することにより、二層目に積層する第２層積層用プリプレグ４０ｂ及び五層目に積層する第３層積層用プリプレグ４０ｃを形成する。
【００２３】
また半導体モジュール製造装置は、プリプレグ３０ｄ（図１（Ｃ））に対してパンチ加工を行って、当該プリプレグ３０ｄをベアチップ実装用基板２４の一面２４Ａへ積層する際のベアチップ２１に対応した対応貫通孔３２と、仲介貫通孔３３とをプリプレグ３０ｄの厚み方向と平行に穿設することにより、四層目に積層する第４層積層用プリプレグ４０ｄを形成する。
【００２４】
そして半導体モジュール製造装置は、第４層積層用プリプレグ４０ｄと同様にして対応貫通孔３２と仲介貫通孔３３とをプリプレグ３０ｅに対してパンチ加工を行って穿設することにより、五層目に積層する第５層積層用プリプレグ４０ｅを形成する。
【００２５】
この場合、半導体モジュール製造装置は、ルータ加工に比して加工時に高熱を必要としないパンチ加工によって対応貫通孔３１及び３２と仲介貫通孔３３とを形成することにより、当該対応貫通孔３１及び３２と仲介貫通孔３３との周囲におけるプリプレグ３０ａ、３０ｂ及び３０ｃに対する融解や硬化を極力回避した状態で第１〜第５層積層用プリプレグ４０ａ〜４０ｅを形成し得るようになされている。
【００２６】
従って半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの各層における対応貫通孔３１及び３２にベアチップ２０及び２１を挿通させてベアチップ実装用基板２４の一面２４Ａに第１層〜第５層積層用プリプレグ４０ａ〜４０ｅを積層する際に、当該第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの各層と、ベアチップ２０及び２１との干渉を回避し得るようになされている。
【００２７】
第４段階（図４（Ｄ））として、半導体モジュール製造装置は、ベアチップ実装用基板２４の一面２４Ａ上に第１層、第２層及び第３層積層用プリプレグ４０ａ、４０ｂ及び４０ｃを順次積層することにより、当該第１層及び第２層積層用プリプレグ４０ａ、４０ｂ及び４０ｃの対応貫通孔３１によってベアチップ２０の体積に応じた空間ｖ１０が形成される。
【００２８】
第５段階（図４（Ｅ））として、半導体モジュール製造装置は、第３層積層用プリプレグ４０ｃ上に第４層積層用プリプレグ４０ｄを積層して空間ｖ１０（図２（Ｄ））を閉塞することにより、ベアチップ２０の表面２０Ｂから第４層積層用プリプレグ４０ｄまでの距離ｄｉｓ２をベアチップ２０の厚みｔｈ１以下に抑えたベアチップ被包空間ｖ１１が形成される。
【００２９】
第６段階（図４（Ｆ））として、半導体モジュール製造装置は、第４層積層用プリプレグ４０ｄ上に第５層積層用プリプレグ４０ｅを積層することにより、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの対応貫通孔３１によってベアチップ２１の体積に応じた空間ｖ１２が形成される。
【００３０】
第７段階（図５（Ｇ））として、半導体モジュール製造装置は、第５層積層用プリプレグ４０ｅの貫通孔３２を閉塞するための薄厚の閉塞用プリプレグ３６（仲介貫通孔３３が形成されている）を第５層積層用プリプレグ４０ｅ上に積層して空間ｖ１２（図４（Ｆ））を閉塞することにより、ベアチップ被包空間ｖ１３が形成される。
【００３１】
この場合、半導体モジュール製造装置は、第１段階（図１（Ａ）上段）で異方性導電膜２９の厚みｔｈ３を変更した後に、第２段階（図１（Ｂ））でベアチップ２１を５倍となる整数倍関係を満たすように調整してフリップチップ実装していることにより、ベアチップ２１の表面２１Ｂから第５層積層用プリプレグ４０ｅまでの距離をほぼ回避し得るようになされている。
【００３２】
このように半導体モジュール製造装置は、第４段階（図４（Ｄ））から第７段階（図５（Ｇ））に渡って第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６を順次積層するのみで、ベアチップ実装用基板２４の一面２４Ａからベアチップ２０及び２１の表面２０Ｂ及び２１Ｂまでの距離をベアチップ２０の厚みｔｈ１以下にそれぞれ均等化されたベアチップ被包空間ｖ１２及びｖ１３を容易に形成し得るようになされている。
【００３３】
従って、半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６を加熱した際には、当該第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６が気密性を保ってベアチップ被包空間ｖ１２及びｖ１３へ拡散し得るようになされている。
【００３４】
第８段階（図５（Ｈ））として、半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６の仲介貫通孔３３によって形成される層間接続用空間ｖ１４に対応した棒状の導電ペースト３５を挿通させた後、ベアチップ実装用基板２０と同形同厚でなる積層用の両面銅張板（以下、これを積層用基板と呼ぶ）３７を閉塞用プリプレグ３６上に載置する。
【００３５】
この状態において、第９段階（図５（Ｉ））として、半導体モジュール製造装置は、第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６（図５（Ｈ））を真空雰囲気中で所定温度に加熱すると、熱硬化特性を有する第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６が速やかにベアチップ被包空間ｖ１２、ベアチップ被包空間ｖ１３及び層間接続用空間ｖ１３へ拡散してベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止すると共に、ベアチップ実装用基板２４と積層用基板３７とを一体接続して層間部５０となる。
【００３６】
このとき熱溶融性を有する導電ペースト３５は加熱に伴って、熱硬化特性を有する第１層〜第５層積層用プリプレグ４０ａ〜４０ｅとは逆に溶融するが、当該第１層〜第５層積層用プリプレグ４０ａ〜４０ｅの拡散によって導電ペースト３５の表面が圧迫されながら溶融することにより、結果的に整形される。
【００３７】
その後、半導体モジュール製造装置は、常圧常温に戻して導電ペースト３５を硬化させることにより、ベアチップ実装用基板２４と積層用基板３７とを電気的及び機械的に接続し得るようになされている。
【００３８】
このように半導体モジュール製造装置は、層間部５０を形成する工程と同時平行してベアチップ実装用基板２４と積層用基板３７とを電気的及び機械的に接続し得るようになされている。
【００３９】
最後に、第１０段階（図５（Ｊ））として、半導体モジュール製造装置は、ベアチップ実装用基板２４の他面２４Ｂ及び積層用基板３７の他面３７Ｂに対して、エッチングレジスト処理及び湿式エッチング処理を順次施して所定の配線５１及び５２を形成することにより、半導体装置６０を製造し得るようになされている。
【００４０】
かかる製造工程によって製造された半導体装置６０においては、ベアチップ実装用基板２４の一面２４Ａに実装された互いに厚みの異なるベアチップ２０の表面２０Ｂから第４層積層用プリプレグ４０ｄまでの距離ｄｉｓと、ベアチップ２１の表面２１Ｂから閉塞用プリプレグ３６までの距離とがそれぞれベアチップ２０の厚みｔｈ１以下にそれぞれほぼ均等化された状態で加熱され、当該ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止されていることにより、当該ベアチップ２０及び２１の周面における凹凸を回避することができ、その結果、全体として反りのばらつき度が大幅に低減し得るようになされている。
【００４１】
以上の半導体モジュール製造方法において、まず、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４のガラスエポキシ材質でなるシート状の５枚のプリプレグ３０ａ〜３０ｅ選定する（第３段階（図１（Ｃ））。
【００４２】
続いて、半導体モジュール製造装置は、５枚のプリプレグ３０ａ〜３０ｅに対して、当該プリプレグ３０ａ〜３０ｅをベアチップ実装用基板２４の一面２４Ａへ順次積層する際の各層におけるベアチップ２０及び２１に対応した貫通孔３１及び３２をプリプレグ３０ａ〜３０ｅの厚み方向と平行に穿設して第１層〜第５層積層用プリプレグ４０ａ〜４０ｅを形成する（図２及び図３）。
【００４３】
次いで、半導体モジュール製造装置は、貫通孔３１及び３２にベアチップ２０及び２１を挿通して第１層〜第５層積層用プリプレグ４０ａ〜４０ｅをベアチップ実装用基板２４の一面２４Ａへ順次積層すると共に、閉塞用プリプレグ３６を載置することにより、当該ベアチップ２０の表面２０Ｂから当該表面２０Ｂ上の第３層積層用プリプレグ４０ｃまでの距離ｄｉｓ２がベアチップ２０の厚みｔｈ１以下となるベアチップ被包空間ｖ１２と、ベアチップ２１の表面２１Ｂから当該表面２１Ｂ上の閉塞用プリプレグ３６までの距離をほぼ回避したベアチップ被包空間ｖ１３とを形成するようにした（第４段階（図４（Ｄ））〜第７段階（図５（Ｇ））。
【００４４】
従って半導体モジュール製造装置は、図７に示したように、ベアチップ７の体積に応じた収容空間８を形成することが技術的に困難であったためにベアチップ２及び７における厚みの差が大きいほど、ベアチップ７の天面７Ａから積層用基板５の一面５Ａまでの距離ｃｉｒが大きい空間ｖ２を形成していた従来に比して、当該ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４の第１層〜第５層の積層用熱硬化樹脂４０ａ〜４０ｅを形成して順次積層した後に閉塞用プリプレグ３６を載置するのみで、当該収容空間８に対応するベアチップ被包空間ｖ１２を容易に形成できる。
【００４５】
また半導体モジュール製造装置は、従来に比してベアチップ２０の厚みｔｈ１とベアチップ２１の厚みｔｈ２との差の大きさに係わらず、ベアチップ２０の表面２０Ｂから当該表面２０Ｂ上の第３層積層用プリプレグ４０ｃまでの距離ｄｉｓ２と、ベアチップ２１の表面２１Ｂから当該表面２１Ｂ上の閉塞用プリプレグ３６までの距離とをベアチップ２０の厚みｔｈ１以下にほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができるので、ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止することができる。
【００４６】
以上のような半導体モジュール製造方法によれば、半導体モジュール製造装置は、ベアチップ２０の厚みｔｈ１とほぼ同厚ｔｈ４の第１層〜第５層積層用プリプレグ４０ａ〜４０ｅを形成して順次積層した後に閉塞用プリプレグ３６を載置するのみで、ベアチップ２０及び２１表面２０Ｂ及び表面２１Ｂからの高さをベアチップ２０の厚みｔｈ１以下にほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができるので、ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止することができ、その結果、ベアチップ２０及び２１の周面における凹凸がないので全体として反りのばらつき度が大幅に低減された半導体装置６０を製造することができる。
【００４７】
なお上述の実施の形態においては、表面実装部品としてのベアチップ２０及び２１をベアチップ実装用銅箔２４に実装する場合について述べたが、本発明はこれに限らず、例えばトランジスタやダイオード等、この他の種々の表面実装部品を幅広く用いることができる。
【００４８】
また上述の実施の形態においては、表面実装部品としての２つのベアチップ２０及び２１をベアチップ実装用銅箔２４に実装する場合について述べたが、本発明はこれに限らず、様々な厚みを有する複数の表面実装部品をベアチップ実装用銅箔２４に実装するようにしても良い。この場合、ベアチップ実装用銅箔２４に実装された複数の表面実装部品のうち、最薄の表面実装部品の厚みに熱硬化樹脂３０を選定すれば良い。このようにすれば、上述の実施の形態と同様の効果を得ることができる。
【００４９】
さらに上述の実施の形態においては、ベアチップ２０及び２１をベアチップ実装用銅箔２４にフリップチップ実装する場合について述べたが、本発明はこれに限らず、ワイヤボンディング実装したり、一方をフリップチップ実装し他方をワイヤボンディング実装する等、この他種々の実装又はその組み合わせにより実装するようにしても良い。この場合でも上述の実施の形態と同様の効果を得ることができる。
【００５０】
さらに上述の実施の形態においては、熱硬化性樹脂としてのガラスエポキシ材質でなるプリプレグ３０ａ〜３０ｅを選定する場合について述べたが、本発明はこれに限らず、ポリフェニレンエーテル又はビスマレイミドトリアジン材質等、この他種々の材質でなる熱硬化性樹脂を幅広く選定することができる。
【００５１】
この場合、熱硬化性樹脂の材質に対応する熱膨張係数に応じて、当該熱硬化性樹脂に穿設する貫通孔３１、３２及び３３の面積を選定するようにすれば、加熱時の第１層〜第５層積層用プリプレグ４０ａ〜４０ｅ及び閉塞用プリプレグ３６がベアチップ被包空間ｖ１２、ベアチップ被包空間ｖ１３及び層間接続用空間ｖ１３へ拡散してベアチップ２０及び２１それぞれを一律に一段と密封度の高い状態で封止することができる。
【００５２】
さらに上述の実施の形態においては、閉塞用部材としての閉塞用プリプレグ３６を第５層積層用プリプレグ４０ｅ上に積層して空間ｖ１２（図２（Ｆ））を閉塞する場合について述べたが、本発明はこれに限らず、直接に積層用基板３７を第５層積層用プリプレグ４０ｅ上に積層して空間ｖ１２（図２（Ｆ））を閉塞するようにしても良く、要は、最上層（第５層）の積層用熱硬化樹脂４０ｅの貫通孔３２を閉塞するこの他種々の閉塞用部材を幅広く用いることができる。
【００５３】
さらに上述の実施の形態においては、熱硬化性樹脂としてのプリプレグ３０ａ〜３０ｅをベアチップ実装用銅箔２４の一面２４Ａに実装されたベアチップ２０及び２１のうち、薄い厚みを有するベアチップ２０の厚みｔｈ１とほぼ同厚のものを選定する場合について述べたが、本発明はこれに限らず、当該ベアチップ２０の表面２０Ｂからベアチップ実装用銅箔２４の一面２４Ａまでの実装高までを最大限としてその厚みを選定することができる。
【００５４】
この場合、ベアチップ実装用銅箔２４の一面２４Ａまでの最小実装高以下の厚みを有する第１層〜第ｎ層積層用プリプレグ４０ａ〜４０ｎを形成して順次積層した後に閉塞用プリプレグ３６を載置するのみで、ベアチップ２０及び２１表面２０Ｂ及び表面２１Ｂからの高さをベアチップ実装用銅箔２４の一面２４Ａまでの最小実装高以下にほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができるので、ベアチップ２０及び２１それぞれを一律に密封度の高い状態で封止することができる。
【００５５】
特に、ベアチップ２０の表面２０Ｂからベアチップ実装用銅箔２４の一面２４Ａまでの実装高とほぼ同厚の熱硬化性樹脂を選定した場合には、当該熱硬化性樹脂を積層する最も少ない枚数でほぼ均等化されたベアチップ被包空間ｖ１２及びｖ１３を形成することができる。
【００５６】
【発明の効果】
上述のように本発明によれば、所定のプリント基板の一面から当該一面に実装された複数の表面実装部品の表面までの実装高のうち、最も小さい最小実装高以下の厚みを有するシート状の熱硬化樹脂を選定し、当該実装高のうち最も大きい最大実装高を満たすｎ枚の熱硬化樹脂に対して、当該ｎ枚の熱硬化樹脂をプリント基板の一面へ順次積層する際の各層における複数の表面実装部品に対応した貫通孔を熱硬化樹脂の厚み方向に穿設して第１層から第ｎ層の積層用熱硬化樹脂を形成し、貫通孔に複数の表面実装部品を挿通した状態で第１層から第ｎ層の積層用熱硬化樹脂をプリント基板の一面へ順次積層すると共に、第ｎ層の積層用熱硬化樹脂の貫通孔を閉塞する閉塞用部材を載置することにより、複数の表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離が最小実装高以下となる空間を形成するようにした。
【００５７】
従って本発明においては、複数の表面実装部品の体積に応じた空間を形成することが技術的に困難であったために最小実装高と最大実装高との差が大きいほど、複数の表面実装部品に対して当該複数の表面実装部品それぞれの表面からの距離が異なった空間を形成していた従来に比して、最小実装高以下の厚みを有する第１層から第ｎ層の積層用熱硬化樹脂を形成して順次積層した後に閉塞用部材を載置するのみで、最小実装高と最大実装高との差に係わらず表面実装部品の表面から当該表面上の積層用熱硬化樹脂又は閉塞用部材までの距離がそれぞれ最小実装高以下にほぼ均等化された空間を容易に形成でき、これにより複数の表面実装部品それぞれを一律に密封度の高い状態で封止することができ、その結果、全体として反りのばらつき度を低減した半導体装置を製造することができる。
【００５８】
【図面の簡単な説明】
【図１】半導体装置製造工程（１）を示す略線的断面図である。
【図２】半導体装置製造工程（２）を示す略線的断面図である。
【図３】半導体装置製造工程（３）を示す略線的断面図である。
【図４】半導体装置製造工程（４）を示す略線的断面図である。
【図５】半導体装置製造工程（５）を示す略線的断面図である。
【図６】従来による半導体装置製造工程（１）を示す略線的断面図である。
【図７】従来による半導体装置製造工程（２）を示す略線的断面図である。
【符号の説明】
２０、２１……ベアチップ、２４……ベアチップ実装用基板、２８、２９……異方性導電膜、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ……プリプレグ、３１、３２……対応貫通孔、３３……仲介貫通孔、３５……導電ペースト、３６……閉塞用プリプレグ、３７……積層用基板、４０ａ……第１層積層用プリプレグ、４０ｂ……第２層積層用プリプレグ、４０ｃ……第３層積層用プリプレグ、４０ｄ……第４層積層用プリプレグ、４０ｅ……第５層積層用プリプレグ、５０……層間部、６０……半導体装置。
Claims (4)
- 所定のプリント基板の一面から当該一面に実装された複数の表面実装部品の表面までの実装高のうち、最も小さい最小実装高以下の厚みを有するシート状の熱硬化樹脂を選定する選定ステップと、
上記実装高のうち最も大きい最大実装高を満たすｎ枚の上記熱硬化樹脂に対して、当該ｎ枚の上記熱硬化樹脂を上記プリント基板の一面へ順次積層する際の各層における複数の上記表面実装部品に対応した貫通孔を上記熱硬化樹脂の厚み方向に穿設して第１層から第ｎ層の積層用熱硬化樹脂を形成する積層用熱硬化樹脂形成ステップと、
上記貫通孔に複数の上記表面実装部品を挿通した状態で第１層から第ｎ層の上記積層用熱硬化樹脂を上記プリント基板の一面へ順次積層すると共に、第ｎ層の上記積層用熱硬化樹脂の上記貫通孔を閉塞する閉塞用部材を載置することにより、複数の上記表面実装部品の表面から当該表面上の上記積層用熱硬化樹脂又は上記閉塞用部材までの距離が上記最小実装高以下となる空間を形成する空間形成ステップと
を具えることを特徴とする半導体装置製造方法。 - 上記選定ステップでは、
複数の上記表面実装部品のうち最薄の厚みを有する上記表面実装部品とほぼ同厚の上記熱硬化樹脂を選定する
ことを特徴とする請求項１に記載の半導体装置製造方法。 - 上記選定ステップ前に、上記プリント基板の一面に実装した最薄の上記表面実装部品の厚みに対して、整数倍の距離を有する状態で１又は２以上の上記表面実装部品を上記プリント基板の一面に実装する実装ステップを具える
ことを特徴とする請求項２に記載の半導体装置製造方法。 - 上記表面実装部品は、ベアチップである
ことを特徴とする請求項１に記載の半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002014502A JP3885169B2 (ja) | 2002-01-23 | 2002-01-23 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002014502A JP3885169B2 (ja) | 2002-01-23 | 2002-01-23 | 半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218143A JP2003218143A (ja) | 2003-07-31 |
| JP3885169B2 true JP3885169B2 (ja) | 2007-02-21 |
Family
ID=27651160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002014502A Expired - Fee Related JP3885169B2 (ja) | 2002-01-23 | 2002-01-23 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3885169B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059992A (ja) * | 2004-08-19 | 2006-03-02 | Shinko Electric Ind Co Ltd | 電子部品内蔵基板の製造方法 |
| JP4622449B2 (ja) * | 2004-10-21 | 2011-02-02 | パナソニック株式会社 | 電子部品内蔵基板及びその製造方法 |
| JP2015153853A (ja) * | 2014-02-13 | 2015-08-24 | 日立化成株式会社 | 半導体装置 |
-
2002
- 2002-01-23 JP JP2002014502A patent/JP3885169B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003218143A (ja) | 2003-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11605609B2 (en) | Ultra-thin embedded semiconductor device package and method of manufacturing thereof | |
| KR102295990B1 (ko) | 임베딩된 반도체 디바이스 패키지 및 그 제조 방법 | |
| US10186477B2 (en) | Power overlay structure and method of making same | |
| US7405102B2 (en) | Methods and apparatus for thermal management in a multi-layer embedded chip structure | |
| KR102071522B1 (ko) | 극박의 매설식 다이 모듈 및 그 제조 방법 | |
| US9681558B2 (en) | Module with integrated power electronic circuitry and logic circuitry | |
| US6784530B2 (en) | Circuit component built-in module with embedded semiconductor chip and method of manufacturing | |
| US6489685B2 (en) | Component built-in module and method of manufacturing the same | |
| JP4401070B2 (ja) | 半導体装置内蔵多層配線基板及びその製造方法 | |
| TWI420635B (zh) | 低分佈剖面倒裝功率模組及製造方法 | |
| US20060145328A1 (en) | Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same | |
| US20070262470A1 (en) | Module With Built-In Semiconductor And Method For Manufacturing The Module | |
| JP2017531919A5 (ja) | ||
| JP2002290051A (ja) | 部品内蔵モジュールとその製造方法 | |
| JP2016225620A (ja) | プリント回路基板、プリント回路基板の製造方法及びこれを含む半導体パッケージ | |
| JP2004158545A (ja) | 多層基板及びその製造方法 | |
| CN103137613B (zh) | 制备有源芯片封装基板的方法 | |
| US20050285253A1 (en) | Forming buried via hole substrates | |
| JP4137451B2 (ja) | 多層基板製造方法 | |
| JP2006237517A (ja) | 回路装置およびその製造方法 | |
| JP3888578B2 (ja) | 電子部品ユニット製造方法 | |
| JP3885169B2 (ja) | 半導体装置製造方法 | |
| JP3922977B2 (ja) | 半導体装置内蔵多層配線基板 | |
| JP5539453B2 (ja) | 電子部品搭載多層配線基板及びその製造方法 | |
| CN113964093A (zh) | 封装结构及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041027 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061013 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3885169 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |