JP2007260866A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化することを可能にする。
【解決手段】ＭＥＭＳデバイス２ａが形成された第１チップ２と、半導体デバイス４ａが形成された第２チップ４と、第１チップの側面と第２チップの側面とを接着し、第１および第２チップの材料よりも小さいヤング率を有する接着層１０と、を有する接合チップを備えている
【選択図】図２

Description

本発明は、ＭＥＭＳ（マイクロエレクトロメカニカルシステムズ）デバイスと、半導体デバイスとを備えた半導体装置およびその製造方法に関する。
ＭＥＭＳ（マイクロエレクトロメカニカルシステムズ）とは、シリコンの微細加工プロセスを用いて製作されるミクロな構造体を総称したものである。このＭＥＭＳは圧力センサ、加速度センサ、インクジェットプリンタ、フィルタなど幅広い分野での応用が期待されている。このようなＭＥＭＳ構造を有するＭＥＭＳデバイスを用いてシステムを構築するためには、ＭＥＭＳデバイスと他の半導体デバイス（ロジック回路、アナログアンプ、メモリー等）を同一基板上に集積化する必要がある。
集積化の手法として大きく２つの方法がある。一つはシステムオンチップ（ＳＯＣ）と呼ばれるものであり、複数のデバイスを１チップ上に全て直接形成することにより集積化する方法である。この方法ではデバイスの集積度も高く、全てのデバイスが１チップ上で形成されていることからデバイス間を接続するグローバル配線の微細化も可能となる。このため高集積化、高性能化、パッケージの薄化が可能である。しかし、この方法では、集積できるデバイスに制限がある。例えば、シリコン基板上にＧａＡｓなどの別の結晶系からなるデバイスを形成することは、シリコンとＧａＡｓとの格子定数の違い、熱膨張率の違いなどから困難である。また、ＬＳＩなどの高精細なデザインルールを必要とするデバイスと、低精細なデザインルールで形成されるデバイスとを同一工程で作成することは効率的でない。特に新規デバイスを組み込む際にも全てのプロセスを変更することになり、新規デバイス開発の際のコストが高く、開発期間も長くなるという問題がある。
他方、もう一つの方法はシステムインパッケージ（ＳＩＰ）とよばれる方法である。これは各々のチップを別々に形成し、それぞれを分割してインターポーザーと呼ばれる基板上に実装するものである。この方法では、各々のデバイスは個々に形成できるので、デバイスに対する制限が少ない。また、新規システムを開発する際にも既存のチップの利用が可能であり、開発コストが安く開発期間も短くすることができる。しかし、この方法の問題点としては、インターポーザーとチップの間はボンディングワイヤーやバンプなどで接続されるため、チップ配置の高密度化、配線の微細化、パッケージの薄化が難しい。
また、ＳＩＰの一変形例の方法として、個別に形成された異種のチップを同一半導体基板上に混載する技術が知られている（例えば、特許文献１参照）。この特許文献に記載された技術は、半導体基板上に、所定の機能を有する回路と、１以上の凹部とを形成し、その凹部に、予め製造された半導体チップを埋め込むものである。このように、特許文献１に記載された技術は凹部に半導体チップを埋め込むため、半導体チップの断面形状に制約がある。例えば、半導体チップの断面をテーパー形状にしないと半導体チップを埋め込みにくい。これは、半導体チップの断面が垂直形状であると半導体チップを嵌め込みにくいし、逆テーパー形状であると半導体チップを嵌め込めないためである。また、この方法は、特にＭＥＭＳのような複雑な構造体には適さない。
また、ＳＩＰの他の変形例の方法として、異なる２つ以上チップを粘着材上に仮固定した後、これらのチップの上部から接着剤を塗布してチップを埋め込み、その後、上記粘着材を剥離することでチップを集積化する技術が知られている（例えば、特許文献２参照）。しかし、この特許文献２に記載の技術においては、チップの主面（デバイス面）が粘着材側と反対側であるので、厚みの異なるチップを混載した場合、粘着材の表面からチップの上面のまでの高さが異なることになる。したがって、チップ上のパッシベーション膜の厚さが異なので、より厚いパッシベーション膜が必要となり、微細なスルーホールを開けることが難しい。
このような状況のもと、ＭＥＭＳデバイスと半導体デバイスとの集積化に関しても同様に高機能化、高集積化、低コスト化、パッケージの薄化などが求められている。しかしながら、ＭＥＭＳデバイスの集積化に関していえば、さらにいくつかの問題点がある。もっとも大きいのはＭＥＭＳデバイス自体の構造の複雑さにある。また、ＭＥＭＳデバイスはパッケージ化する上で中空構造をとる必要がある。このため、中空構造に耐えるだけの厚さを有するキャップをデバイス上に形成しなければならない。このため、ＭＥＭＳデバイスは他の半導体デバイスに比べて厚く、形状も複雑であることが多い。このようなデバイスを集積することで従来のチップよりもより厚くなり、また配線接続も難しくなる。
特開２００１−１８９４２４号公報 特開２００５−２６８４５３号公報
このように従来の集積化技術では、複数種類のデバイスを集積する際、ＳＯＣの方式を用いると、集積できるデバイスに制限があり、開発コストも高いという問題があり、他方ＳＩＰの方式を用いると、集積度が低く、システム全体の縮小化、パッケージの薄化が困難であった。特に、ＭＥＭＳデバイスを集積する際には、その厚みや複雑な形状から、さらに高集積化、薄化が難しいという問題があった。
本発明は、上記事情を考慮してなされたものであって、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化が可能な半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、ＭＥＭＳデバイスが形成された第１チップと、半導体デバイスが形成された第２チップと、前記第１チップの側面と前記第２チップの側面とを接着し、前記第１および第２チップの材料よりも小さいヤング率を有する接着層と、を有する接合チップを備えていることを特徴とする。
なお、前記第１チップの主面と前記第２チップの主面が実質的に同一面上に位置していてもよい。
なお、前記第１チップの裏面、前記第２チップの裏面、および前記接着層の前記第１および第２チップの裏面側の面には、更に接着層が設けられていてもよい。
なお、前記第１チップの主面、前記第２チップの主面、および前記接着層の前記第１および第２チップの主面側の面を覆うように設けられた絶縁層と、前記絶縁層上に設けられ前記ＭＥＭＳデバイスと前記半導体デバイスとを電気的に接続する配線とを更に備えていてもよい。
なお、前記接着層上における前記配線の幅は、前記第１および第２チップ上における前記配線の幅よりも広くてもよい。
なお、前記第１チップの裏面と前記第２チップの主面が実質的に同一面上に位置していてもよい。
なお、前記ＭＥＭＳデバイスと前記半導体デバイスとを電気的に接続する配線が前記接着層の一方の面から他方の面を貫通するように設けられていてもよい。
なお、前記第１および第２チップの高さは実質的に同じであってもよい。
なお、前記第１チップの側面と前記第２チップの側面を接着する前記接着層はエポキシ樹脂であってもよい。
なお、前記第１チップの側面と前記第２チップの側面を接着する前記接着層のヤング率が１０ＧＰａ以下であってもよい。
本発明の第２の態様による半導体装置は、
ＭＥＭＳデバイスが形成された第１チップと、半導体デバイスが形成された第２チップと、前記第１チップの側面と前記第２チップの側面とを接着し、前記第１および第２チップの材料よりも小さいヤング率を有する第１接着層と、を有する第１接合チップと、
ＭＥＭＳデバイスが形成された第３チップと、半導体デバイスが形成された第４チップと、前記第３チップの側面と前記第４チップの側面とを接着し、前記第３および第４チップの材料よりも小さいヤング率を有する第２接着層と、を有し前記第１接合チップに積層された第２接合チップと、
を備えていることを特徴とする。
なお、前記第１チップの主面と前記第２チップの主面が実質的に同一面上に位置し、前記第３チップの主面と前記第４チップの主面が実質的に同一面上に位置していてもよい。
なお、前記第１チップの裏面と前記第２チップの主面が実質的に同一面上に位置し、前記第３チップの裏面と前記第４チップの主面が実質的に同一面上に位置していてもよい。
なお、前記第１および第２接着層はエポキシ樹脂であってもよい。
なお、前記第１および第２接着層のヤング率が１０ＧＰａ以下であってもよい。
本発明の第３の態様による半導体装置の製造方法は、第１半導体基板に複数の半導体デバイスを形成する工程と、前記複数の半導体デバイスを覆う第１保護膜を形成する工程と、前記第１半導体基板と異なる第１基板の表面に形成された第１仮接着層に、前記第１保護膜を仮接着させる工程と、前記第１半導体基板を切断することにより複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する工程と、前記複数の半導体チップのうちの１つの半導体チップを選択的にピックアップすることにより前記第１仮接着層から剥離する工程と、前記ピックアップされた半導体チップを、前記第１基板と異なる第２基板の表面に形成された第２仮接着層に仮接着させて転写する工程と、前記第１半導体基板と異なる第２半導体基板に複数のＭＥＭＳデバイスを形成する工程と、前記複数のＭＥＭＳデバイスを覆う第２保護膜を形成する工程と、前記第１基板及び第２基板と異なる第３基板の表面に形成された第３仮接着層に、前記第２保護膜を仮接着させる工程と、前記第２半導体基板を切断することにより複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成する工程と、 前記複数のＭＥＭＳチップのうちの１つのＭＥＭＳチップを選択的にピックアップすることにより前記第３仮接着層から剥離する工程と、前記ピックアップされたＭＥＭＳチップを、前記第２基板の表面に形成された第２仮接着層に仮接着させて転写する工程と、前記ＭＥＭＳチップおよび前記半導体チップを覆うとともに、前記ＭＥＭＳチップと前記半導体チップとの間を埋め込むように第１接着層を形成する工程と、前記第１接着層を削るとともに、前記ＭＥＭＳチップおよび前記半導体チップの少なくとも一方を削り、前記ＭＥＭＳチップおよび前記半導体チップの前記第２仮接着層からの高さが実質的に同一となるようにする工程と、前記ＭＥＭＳチップおよび前記半導体チップを、支持基板に形成された第２接着層に接着させて、前記第２仮接着層から剥離する工程と、を備えたことを特徴とする。
本発明によれば、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化が可能な半導体装置およびその製造方法を提供できる。
本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態による半導体装置の製造方法を説明する。まず、本実施形態の製造方法の概念を、図３を参照して説明する。別々のウェハ２０、２２上に形成されたＭＥＭＳチップ２０ａ、２１ａ、ＣＭＯＳチップ２２ａ、２３ａなどの複数種類のチップをウェハから切り出して、接着層が塗布された支持基板２４上に再配置を行う（図３（ａ）、３（ｂ）、３（ｃ）参照）。このとき、チップ間にも接着層が形成されており、各チップは支持基板および接着層によって固定される。そして、チップ間に配線２６が形成される（図３（ｄ）参照）。
次に、本実施形態による製造方法の製造工程を図１（ａ）乃至図２（ｃ）に示す。まず、ＭＥＭＳデバイス２ａが設けられたＭＥＭＳチップ２を複数個、シリコン基板３に形成する（図１（ａ）参照）。各ＭＥＭＳチップ２には、ＭＥＭＳデバイス２ａを保護するキャップ層２ｂが設けられている。続いて、図１（ｂ）に示すようにシリコン基板３からＭＥＭＳチップ２を切り出し分離する。他方、半導体デバイス例えばＣＭＯＳデバイス４ａが設けられたＣＭＯＳチップ４を図示しない半導体基板に形成し、この半導体基板からＣＭＯＳチップ４を切り出す。続いて、図１（ｃ）に示すように、この切り出されたＣＭＯＳチップ４と、先に切り出したＭＥＭＳチップ２とを、仮接着層６が塗布された基板８に仮着させる。そして、ＭＥＭＳチップ２およびＣＭＯＳチップ４の基板８とは反対の面（裏面）側から接着材を塗布し、ＭＥＭＳチップ２とＣＭＯＳチップ４との間に接着層１０を形成する（図１（ｃ）参照）。
次に、図２（ａ）に示すように、接着材が塗布された面（裏面）を研磨し、ＭＥＭＳチップ２とＣＭＯＳチップ４との高さが同一となるように平坦化する。続いて、図２（ｂ）に示すように、この平坦化された裏面に、接着層１２が形成された支持基板１４を押し付け、接着させる。その後、図２（ｃ）に示すように、仮接着層６および基板８を剥離する。そして、この剥離された面（表面）に絶縁膜１６を形成し、この絶縁膜１６にＭＥＭＳデバイス２ａおよびＣＭＯＳデバイス４ａに通じる開孔を形成する。続いて、この開口を埋め込むように配線材料膜を形成し、この配線材料膜をパターニングすることによりＭＥＭＳデバイス２ａとＣＭＯＳデバイス４ａとを接続する配線１８を形成する。その後、この配線１８を覆うように絶縁膜１９を形成し、必要であれば、支持基板を剥離又は除去する（図２（ｃ）参照）。
このようにして形成された本実施形態の半導体装置においては、ＭＥＭＳチップ２とＣＭＯＳチップ４は、主面（デバイスが形成された側の面）または裏面（主面と反対側の面）が実質的に同一面上に位置することになる。このことは、図３３に示す場合を除き以下の実施形態でも同様である。また、ＭＥＭＳチップ２とＣＭＯＳチップ４は、それらの上に形成される絶縁膜や配線等を除き実質的に同一の高さを有している。
以上説明したように、本実施形態では、別々のウェハ上に形成された機能の異なるデバイスチップを切り出して再配置し、接着層を用いて集積化して１枚の大きな接合チップを形成している。この擬似チップは、従来の半導体プロセスをそのまま利用することができ、例えばスパッタ法などの薄膜成膜法により擬似チップ上にメタル薄膜を形成し、フォトリソグラフィー工程によりレジストをパターニングした後、ドライエッチング法やウエットエッチング法を用いて配線パターンを形成する。このように半導体プロセスを適用できることにより、ＳＩＰでは難しかったＳＯＣ並みの微細配線化、高集積化、チップ・パッケージ薄化が可能となる。また、ＳＯＣでは難しかった集積可能なデバイスの種類の制限がなくなり、開発コストも既存チップの利用により低く、開発期間も短く抑えることができる。
また、本実施形態は、従来技術として説明した特開２００１−１８９４２４号公報（特許文献１）に記載された技術に比べて、以下の利点がある。本実施形態においては、チップを接着層で固めているため、チップの断面形状に一切制約がない。チップの断面がテーパー形状でも垂直形状でも問題なく、逆テーパー形状だとむしろ接着層中にチップが埋め込まれて、安定、強固に接着できる。また、特許文献１では、基板としてシリコン基板を用いている。そして凹部をあらかじめエッチングなどで形成する。従って１工程でできる凹部の深さは１通りである。これに対し、本実施形態では、厚みの異なるチップを仮接着層６上に表面側を固定して裏面側から接着材を塗布する（また、研磨による平坦化も組み合わせることができる）ことで１工程にて厚みの異なるチップを混載して集積化することができる。
また、本実施形態は、従来技術として説明した特開２００５−２６８４５３号公報（特許文献２）に記載された技術に比べて以下の利点がある。本実施形態では、デバイス面側の高さが、仮接着層により揃えられる。このため、デバイス上のパッシベーション膜の厚みは最小限に抑えられ、微細なスルーホールをあけることができ、結果的に微細な配線が形成可能となる。
さらに、上記特許文献に記載の技術に対して、本実施形態は、接着層によりチップを集積することで、基板を積層した構造において問題となる熱応力による基板のそりやクラックの発生などの問題を解決できる。この効果を、図４、図５を参照して説明する。図４は上記特許文献に記載された方法によって製造された半導体装置の構成を示す模式図である。すなわち、異なる熱膨張率を持つ材質からなる２つの基板３０、３２がバンプなどの接合部３１によって接合されている。この状態で加熱工程を施すと、熱膨張率が異なるため、バンプなどの接合部３１が破壊されたり、基板３０または基板３２が破壊されたりする可能性がある。両基板３０、３２の熱膨張率を揃えれば解決されるが、その分、設計的な自由度が小さくなる。
本実施形態の製造方法によって製造された半導体装置は、図５に示すモデルによって表すことができる。すなわち、ここでは基板３２をチップの集合体とし、その間を接着層３４で接合する。接着層３４に柔らかい材料を用いることで、等価回路的にはばねのような働きとなり、基板３０と基板３２の熱膨張率差に起因する応力を接着層３４が緩和する。接着層３４の硬度の指標としては、少なくとも構成部材である各チップの硬度よりも小さければ効果がある。定量的にはシリコンチップのヤング率が１００ＧＰａ〜２００ＧＰａ程度であり、ほぼ１桁程度小さいヤング率例えば１０ＧＰａ以下の樹脂を用いると緩衝効果に優れていた。例えばエポキシ樹脂はヤング率が８ＧＰａ程度であり、この条件を満たしており、緩衝効果も十分であった。またシリコンやガラス基板を接着する上では、アクリル系、シリコーンゴム系、ポリイミド系などほぼすべての接着材において効果が見出された。これによりバンプや基板自体が破壊されることがなく、プロセスの安定性や信頼性が向上する。これにより、本実施形態では基板自体が割れにくく頑丈にすることができる。また熱工程における基板の熱膨張による応力変化を接着層が緩和することで、基板の反りなどを防ぐことができる。接着層の物性としては、接着強度が強く、かつ、柔らかい材料やガラス転移温度が低い材料が望ましい。具体的には接着性、応力緩衝性、対薬品性などの観点から、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリイミド樹脂などが望ましいが、これに限るものではなく様々な材料を用いることができる。
熱応力によるクラック発生に対するもう一つの対策としては、積層された基板間の熱膨張率を調整することである。図５で示した２層の積層デバイスを仮定する。１層目は複数のチップが接着樹脂で結合されている。一方の端からｉ番目のチップの長さをＬａ（ｉ）、このチップの熱膨張率をαａ（ｉ）、チップ個数をＮａ、各接着層（ｉ番目）の長さをＬｂ（ｉ）、熱膨張率をαｂ（ｉ）、接着層の箇所数をＮｂとする。２層目は１つの基板からなるとする。この長さをＬ、熱膨張率をαとする。この際、一層目のチップ集合化基板の熱膨張による伸縮量が２層目の基板の伸縮量と一致すれば積層デバイスが反ることがない。すなわち以下の式が成り立てばよい。
Figure 2007260866
接着層の各部分の熱膨張率は同じ材料を用いれば一定であるから、αｂ（ｉ）＝αｂとして、式を変形すると、接着層の熱膨張率を以下の式で表される量に調整すれば積層基板間の熱膨張率の違いによる反りを防止できることになる。
Figure 2007260866
以上説明したしたように、本実施形態によれば、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の製造方法を図６（ａ）乃至図１５（ｂ）を参照して説明する。本実施形態では、ＭＥＭＳデバイスチップとＣＭＯＳ回路からなるＬＳＩチップの集積化について説明する。図６（ａ）乃至図１５（ｂ）は、本実施形態による製造方法の製造工程を示す断面図である。
ＭＥＭＳチップの形成
まず、初めに集積するチップを作成する。ここではＭＥＭＳチップの作成について説明する。図６（ａ）に示すように、支持基板４１と、この支持基板４１上に設けられた埋め込み絶縁膜４２と、埋め込み絶縁膜４２上に設けられたＳＯＩ層４３とを備えたＳＯＩ基板４０を用意する。続いて、このＳＯＩ基板４０上にＡｌなどからなるメタル層４５を形成し、このメタル層４５上にフォトレジストからなるレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとして燐酸、酢酸、硝酸の混合液からなるエッチャントなどを用いて上記メタル層４５をパターニングし、その後、上記レジストパターンを剥離する。続いて、ＳＯＩ層４３上にレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてＲＩＥ法を用いてＳＯＩ層４３を埋め込み絶縁膜４２が露出するまでエッチングする。次に、フッ酸等の薬液を用いてＳＯＩ層４３をエッチングした後、上記レジストパターンを剥離する。これにより、ＭＥＭＳデバイス４４の基本構造が作成される。ここで、各ＭＥＭＳデバイス４４の性能を検査し、不良箇所を判別しておく。
この検査の後、保護層を形成する。まず、図６（ｂ）に示すように、ＭＥＭＳデバイスの空洞を保護するＭＥＭＳ保護層４６を形成する。次に、ＭＥＭＳデバイス４４の全体を保護する保護層４７を形成する。ここでＭＥＭＳ保護層４６と保護層４７にはそれぞれ異なる種類または状態の材料を用いる必要がある。ここでは、保護層４７にポジ型のフォトレジストを用い、ＭＥＭＳ保護層４６には塗布型のＳｉＯｘを用いた。
次に、図７（ａ）に示すように基板４８を用意し、この基板４８に仮接着層４９を形成しておく。ここでは、仮接着層４９として非常に粘着力の弱い微粘着材を塗布したものを用いた。基板４８の仮接着層４９側の面を保護層４７に押しつけ、保護層４７と仮接着層４９を仮着する。
この仮着した状態で、ＳＯＩ基板４０と基板４８との上下位置を反転し、仮接着層４９上のＳＯＩ基板４０を分割し、ＭＥＭＳチップ５０を形成する（図７（ｂ）参照）。分割する方法としてはダイサーを用いたものが一般的であるが、レーザーやジェット水流などを用いることで、よりごみの少なく、端面がきれいなものが形成可能である。また、ＤＲＩＥ法などのドライエッチャーを用いてフォトリソグラフィーにより形成したレジストパターンをマスクとしてチップ分割部分をエッチングによりパターニングすることでさらにごみが少なく、非常にきれいなチップ断面を形成することができる。
ＣＭＯＳチップの形成
同様に、ＣＭＯＳチップの形成を行う。ＣＭＯＳチップの構造については図に詳細は図示していない。まず、ｐ型シリコン基板の表面を酸素化でベークして表面に酸化シリコン層を形成する。続いて、上記酸化シリコン層上にフォトレジストからなるレジストパターンを形成し、このレジストパターンをマスクとしてドナー不純物（リンイオンなど）をイオン注入することにより、ｐ型基板上にｎウェル層が形成される。その後、上記レジストパターンを剥離する。
次に、ＣＶＤ法などによりＳｉＮｘ層を形成する。このＳｉＮｘ層上にレジストパターンを形成し、このレジストパターンをマスクとしてＲＩＥ法などを用いてエッチングし、ｎウェル領域の周囲に溝を形成する。その後、上記レジストパターンの剥離を行う。
次に、ＣＶＤ法などを用いて、上記溝を埋め込むように、基板全面にＳｉＯｘ層を形成する。続いて、ＣＭＰ法などを用いてＳｉＯｘ層を平坦化する。そして、ｎウェル領域およびｐ型シリコン基板上を覆っていたＳｉＮｘ層とＳｉＯｘ層を除去する。これにより、ｎウェル領域の周囲にＳｉＯｘからなる素子分離領域が形成され、ｎウェル領域が素子分離される。その後、酸素下でベークすることにより、ｎウェル領域およびｐ型シリコン基板の表面にＳｉＯｘからなるゲート絶縁膜を形成する。
次に、ＣＶＤ法などを用いてゲート絶縁膜上にポリシリコン膜を形成する。このポリシリコン膜上にフォトレジストからなるレジストパターンを形成し、このレジストパターンをマスクとしてポリシリコン膜およびゲート絶縁膜をエッチングすることによりポリシリコンからなるゲート電極を形成する。その後、上記レジストパターンを除去する。
次に、ｎウェル領域のみを覆うレジストパターンを形成し、このレジストパターンおよびゲート電極をマスクとして、ゲート電極の両側のｐ型シリコン基板にｎ型のドーパント例えばＡｓイオンを注入し、ｎ型のエクステンション層を形成する。続いて、上記レジストパターンを除去した後、ｎウェル領域のみが露出するレジストパターンを形成し、このレジストパターンおよびゲート電極をマスクとしてｐ型のドーパント例えば、ボロンイオンを注入し、ゲート電極の両側のｎウェル領域にｐ型のエクステンション層を形成する。
続いて、上記レジストパターンを除去した後、全面にＳｉＯｘ膜を形成し、さらにＲＩＥ法などによりＳｉＯｘ膜を異方性エッチングする。これによりゲート電極の側部にのみＳｉＯｘからなるゲート側壁が形成される。
次に、ｎウェル領域のみを覆うようにフォトレジストパターンを形成し、Ａｓイオンをゲート電極の両側のｐ型基板にイオン注入し、ｎ型ソース・ドレインを形成する。続いて、上記レジストパターンを除去した後、ｎウェル領域のみが露出するレジストパターンを形成し、ボロンイオンをゲート電極の両側のｎウェル領域にイオン注入し、ｐ型のソース・ドレインを形成する。
次に、Ｔｉ，Ｗ，Ｔａなどの高融点金属からなる金属薄膜をスパッタ法などにより形成する。この後、熱処理を行い、シリコン表面にシリサイド層を形成する。続いて、シリサイド化されない金属をエッチング除去する。
次に、ＳｉＯｘなどからなる層間絶縁膜を形成し、この層間絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクとしてエッチングを行うことによりコンタクトホールを形成する。上記レジストパターンを除去した後、上記コンタクトホールを埋め込むようにアルミ膜を全面に形成し、このアルミ膜をパターニングすることにより、電極パッドを形成する。
このようにして形成されたＣＭＯＳデバイスをＭＥＭＳチップと同様に、ダイシングやレーザーカット、エッチングなどを用いて分割してチップ化する。
転写
次に図８（ａ）に示すように基板５１を用意する。この基板５１には一部の領域のみ仮接着性を有するピックアップ機構を備えておくようにする。例えば、ここでは仮接着性を有する粘着材を島状にパターニングして仮接着層５２を形成した。この島状にパターニングされた仮接着層５２を目的のＭＥＭＳチップ５０に押し付け基板４８から剥離すると目的のＭＥＭＳチップ５０のみがピックアップされる。
次に、図８（ｂ）に示すように、基板５３を用意する。この基板５３上にやはり仮接着層５４を形成しておく。この仮接着層５４上に先ほどピックアップしたＭＥＭＳチップ５０を貼り付けて、転写する。なお、図８（ｂ）においては、基板５３の仮接着層５４上には、ＣＭＯＳチップ５５が転写されている。このＣＭＯＳチップ５５は、シリコン基板５６上に形成されたＣＭＯＳデバイス５７と、ＣＭＯＳデバイス５７を覆う保護膜５８とを備えている。ＣＭＯＳデバイス５７は、上述したようにして形成される。
このようにして、複数種類のチップ５０、５５の混載が可能となる。ただし、混載をする際には、チップの厚みの薄いものから先に転写する方が良い。厚いチップを転写してから薄いチップを転写すると、先に転写されていたチップが基板５１と接触し、不良となる可能性が高くなるためである。なお、ピックアップ用の仮接着層５２の厚みを厚くする、ないしはその下地の基板５１にも切り込みをいれるなどしてピックアップ部の凸部全体の厚みを厚くしておけば、このような不良を防ぐことができる。ピックアップ時に粘着材の残渣がチップに残ることがあったが、あらかじめチップ表面に保護層を形成しておきチップを転写した後に保護層を剥離することで防止することができる。
チップのピックアップについては、仮接着層５２を用いてピックアップすることで１００μｍ程度、またはそれよりも薄いチップでもチップにダメージを与えることなくピックアップすることができた。真空チャック方式のピックアップでももちろん可能である。この場合、チップを吸着する力とリリースする力の選択比について粘着材を用いた場合よりも高くすることができ、より確実にチップをピックアップすることができた。もちろん、真空チャック方式では粘着材の残渣の問題もない。ただし、吸着孔の直径をチップのサイズ（Ｘ，Ｙ方向）の１／４以下程度に小さくするとチップの反りが大幅に低減できた。例えば、１００μｍ厚、５００μｍ角のサイズのシリコンチップに対し、直径８０μｍの吸着孔を２×２個配置したピックアップ機構で吸着したところ、ほぼ問題なくピックアップすることができた。
チップの平坦化、接着、転写
図８（ｂ）に示すように、仮接着層５４上に厚みの違うチップ５０、５５が複数個形成されている。このため、図９（ａ）に示すように、これらのチップ５０、５５を覆うように平坦化層を兼ねたチップ間接着層５９を形成する。本実施形態では、チップ間接着層５９としてエポキシ樹脂を印刷法により塗布し、オーブン内で大気下にて仮焼成した。ここでＭＥＭＳチップ５０の厚みが６５０μｍ程度、ＣＭＯＳチップ５５の厚みが６２５μｍ程度であり、これに対し接着層５９の総厚が７００μｍとなるように形成した。印刷は真空チャンバー内で行うことにより泡のない状態で膜を形成するようにした。
また、接着層５９の膜厚と基板５３の反りの相関を調べたところ、接着層５９が薄ければ薄いほど樹脂の熱収縮による基板５３の反りが低減することがわかった。本実施形態では、接着層５９の厚さはＣＭＯＳチップ５５の裏面（図９（ａ）においては上面）には７５μｍ程度、ＭＥＭＳチップ５０の裏面（図９（ａ）においては上面）には５０μｍ程度形成されている計算であるが、この程度であれば、基板５３の反りも十分小さく、その後の工程において、成膜装置や露光機などの装置内に導入しても問題ないレベルであった。ただし、反りが大きい場合にはそりを低減する必要があった。この際には、ホットプレス機を用いて、加熱加圧を行った。温度としては接着層５９のガラス転移点以上にすると、接着層５９が柔らかくなり自在に変形することから反りを改善することができた。プレス圧力は直径５インチの基板５３に対して１０ｋＮ程度の圧力にすると反りの改善には効果的であった。またプレス機とサンプルの間の密着性を高めるために、シリコーンゴムなどからなるスペーサを入れると、均一に加熱加圧されるようになり、反りの低減及び基板表面の平坦性、平滑性の向上に効果的であった。また、スペーサとサンプルの間にポリイミドやテフロンなどからなる離型性にすぐれたフィルム等を挟み込むことで、チップ表面とスペーサが接着されるのを防止でき、サンプル面の平坦性が向上した。
次に、裏面（図９（ａ）においては上面）を平坦化するためにＣＭＰ（Chemical Mechanical Polishing）法などを用いて、接着層５９、ＭＥＭＳチップの支持基板４１、およびＣＭＯＳチップのシリコン基板５６を研磨することにより平坦化を行い、チップ厚を１００μｍ程度となるまで薄化した（図９（ｂ）参照）。
次に、図１０に示すように、支持基板６０上に接着層６１が形成された基板を用意し、接着層６１を薄化および平坦化されたＭＥＭＳチップ５０およびＣＭＯＳチップ５５に貼り付けた。本実施形態においては、接着層６１としては、ポリイミド薄膜を用いた。接着層６１の膜厚は５μｍ程度である。また、支持基板６０としてはガラス基板を用いた。なお、接着層６１としては、ポリイミド以外にエポキシ樹脂、アクリル樹脂などいろいろな接着剤を用いてもよい。エポキシ樹脂を用いた場合は、支持基板６０がなくとも十分基板として保持する強固な構造が得られた。特に、チップ間接着層５９としてエポキシ樹脂を用いた場合は、チップ間接着層５９のみでもチップを十分保持できたので、接着層６１および支持基板６０がなくともチップを保持するのに十分であった。ただし、ガラス転移点が低い材料に関しては、プロセス中の加熱がガラス転移点以上となると基板自体が変形することがあるため、支持基板６０および接着層６１による保持が効果的であった。
次に、図１１（ａ）に示すように、仮接着層５４および基板５３を剥離した。この状態において、チップ５０、５５間にはほぼ接着層５９が埋められていたが、チップ５０、５５と接着層５９との間の段差は５μｍ〜１０μｍ程度あった。この段差をなくすために平坦化処理を行った。具体的には、このチップの集積化された基板の上下に、スペーサをはさんだ状態で、ホットプレス機にて一定時間、加圧、加熱を行った。樹脂のガラス転移点以上で加熱することで接着層５９の樹脂が軟化して、加圧されることで表面の段差を１μｍ以内レベルまで平坦化することができた。ここではガラス転移点５５度の接着樹脂に対し、８０℃、１０ｋＮ、１時間で加熱加圧を行い、加圧した状態で室温まで冷却した。スペーサとしては耐熱性のゴムを用いたが、緩衝性に優れた材料であれば、特にこれに限るものではない。ただし、接着樹脂とスペーサが接着されるのを防ぐため、耐熱性のスペーサとサンプルの間に挟んだ。スペーサとしてはポリイミドシートやテフロンシートを用いた。ここで接着層面と接するフィルムの平坦性、平滑性が接着層表面に転写されるため、十分平滑で平坦なフィルムを介して熱圧着する必要がある。加熱してガラス転移点以上にする方法以外として、例えばアセトンなどの薬液を接着樹脂にしみこませて柔らかくした状態でプレスして成形する方法もある。この場合加熱する必要がないため、低温での処理が可能である。加熱プレスによる反りの防止は本工程に限らず、接着樹脂の形成後であれば、いかなる工程においても原則使用することができる。従って、加熱処理などを行い基板が反り、装置内に導入できない場合やプロセスに支障をきたす場合は適宜この加熱プレス処理を行うことができる。最後に、本焼成を行い、接着層５９を完全に硬化させた。やはりホットプレス機を用いて、上述と同様のスペーサを用い、加熱プレスを行った。ここでは１５０℃で４〜５時間程度、圧力は１０ｋｇｆ／ｃｍ２程度として、加熱加圧を行い、加圧した状態で常温まで冷却した。これにより、反り量も十分小さく抑えられ、その後のプロセス装置に導入するのに十分のレベルが得られた。
次に、図１１（ｂ）に示すように、ＭＥＭＳチップ５０およびＣＭＯＳチップ５５の表面保護層４７および５８であるフォトレジストをアセトンにより剥離した。以上の工程を経て、個々のチップが接着層５９、６１により集積化された擬似ＭＥＭＳウェハが形成される。この擬似ウェハは１枚のウェハとほぼ同等の形状となり、この上に薄膜パターンをＣＶＤ法やスパッタ法などにより形成することができる。
接着層５９、６１の最大の目的は異なるチップを接着して結合し擬似ウェハ化することである。いずれの樹脂を用いた場合においても、基板が熱膨張した際に発生する熱応力を緩衝することで、基板のそりを低減する効果が得られた。接着層５９、６１の材料としては、ここではエポキシ樹脂を用いたが、これ以外にもシリコーン樹脂、ポリイミド樹脂などさまざまな樹脂を用いることができる。
エポキシ樹脂を用いることで、より強固にチップを固定することができる。また、現像液、エッチング液、洗浄液などに用いるアルカリ性や酸性の溶液、有機溶剤などに対する耐薬品性を高くすることができる。これは特にガラス転移温度が低いエポキシ樹脂で顕著であった。シリコーン樹脂を用いると、柔軟性に富み、接着樹脂自体が割れにくい構造を得ることができる。ポリイミド樹脂を用いた場合は、耐熱温度が３００℃〜４００℃程度と非常に高い構造が得られた。このため、後プロセスのプロセス温度に対する制限が少ないという利点が得られた。
グローバル多層配線層形成
次に、多層配線層、すなわち各チップ間のグローバル配線層を形成する。まず、前処理を行ってから、図１２（ａ）に示すように、平坦化層として絶縁層６２を形成する。前処理としては、まず中性洗剤で表面を十分に擦り洗いした後、硫酸と過酸化水素水の混合液による処理を行い、最後に希フッ酸処理を行った。これにより表面の接着層の残渣等の汚れを低減することができた。Ｏ２プラズマ処理を行うことも表面の洗浄には効果的であった。続いて、平坦化層６２を形成した。本実施形態では、平坦化層６２としてポリイミドを３０μｍほど形成した。この平坦化層６２の、ＭＥＭＳデバイス４４上の部分およびＣＭＯＳデバイス５７とのコンタクトホール部分をエッチングなどにより除去した。その後、接着層５９の部分とチップ上での平坦化層６２の段差を完全になくすため、平坦化処理を行った。ここでは機械的化学的研磨（ＣＭＰ）法によりポリイミドからなる平坦化層６２を膜厚が４μｍ程度になるまで研磨し平坦化した。
次に、図１２（ｂ）に示すように、上記コンタクトホールを埋め込むように、アルミニウムとモリブデンからなるメタル層を形成する。そして、このメタル層上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてメタル層をエッチングした後、レジストパターンの剥離を行い、グローバル配線層６３を形成する。ここでは配線６３および平坦化層（絶縁層）６２からなる１層構造のみであるが、さらに続けて絶縁層及び配線層を積層し多層配線層を形成することができる。このような配線層６３を形成した後、例えばＳＯＧ(Spin-On-Glass)からなるパッシベーション膜６４を形成する（図１２（ｂ）参照）。なお、図１２（ｂ）においては、パッシベーション膜６４はパターニングされて、ＭＥＭＳデバイス４４上の部分およびＣＭＯＳチップ５５の配線６３とのコンタクトをとるためのコンタクト孔の部分のパッシベーション膜６４が除去されているが、パッシベーション膜６４のパターニングは、この工程で行わないで、後の工程（図１４（ａ）に示す工程）で行うことが好ましい。後の工程でパターニングすることにより、開口された部分が直ぐ後の工程で用いる仮接着層の残渣で汚れるのを防止することができる。
配線形成に関しては、接着層の上部のみ配線幅を太くすることで配線の断線率を低減する効果が得られた。接着層の上部のみ配線膜厚を大きくすることも効果的である。接着層の上部のみ、配線材料を変える構成も可能である。例えば、接着層上では、接着層の熱膨張率により近い、またはより柔らかい材料を用いることで、接着層上での配線の断線率を低減できた。具体的には、メタル材料ではＡｕ、Ａｇ、Ｃｕ、Ａｌなど、伝導性が高くかつ柔らかい材料を用いればよい。また、導電性ポリマーなどの有機系の半導体、導体を用いると、有機材料同士で熱膨張率の差が少なく、さらにクラック等に耐性が強くすることができる。接着層上にて一本の配線を複数本の配線に分岐しても良い。これにより配線幅を太くする場合と同様、断線率を低減する効果がえられる。また冗長性が得られるので作成歩留まりも向上する。
支持基板薄化（除去）
次に、図１３（ａ）に示すように、基板６５上に形成した仮接着層６６をデバイス上面、すなわちパッシベーション膜６４に貼り付ける。この状態で、図１３（ｂ）に示すように、支持基板６０を薄層化ないし除去ないし分離する。例えば、ＣＭＰ法などの研磨法を用いることもできるし、ＨＦ系の溶液を用いてエッチング除去することもできるし、支持基板６０と接着層６１の間に剥離層を形成しておき、その剥離層のみを除去することで支持基板６０を剥がしても良い。本実施形態では支持基板６０にガラスを用い、ＨＦ系のエッチャントで支持基板６０をエッチングした。接着層６１にポリイミドを用いた場合はフッ酸に対してストッパー層となり、ガラス基板６０を完全に除去することができた。
なお、前述したとおり、支持基板６０および接着層６１を形成しない構成では支持基板６０の薄化の工程は必要ない。例えば、エポキシ樹脂を用いた場合、樹脂のみで問題なくチップを固定できるので、この場合支持基板は必要なかった。ただし、ガラス転移点が低い樹脂を用いる場合、加熱プロセス中に基板がゆがむという問題が起こることがあった。これを防ぐために、支持基板６０上に樹脂を仮接着することは有効であった。この場合は支持基板６０の上に粘着層などを形成しておき、プロセス中はこれで仮固定を行い、プロセス後に剥離した。
ＭＥＭＳ保護層の除去、キャップの形成
次に、図１４（ａ）に示すように、仮接着層６６をデバイス層を剥離する。この後、図１２（ｂ）で説明したパッシベーション膜６４のパターニングを行ってもよい。続いて、図１２（ｂ）に示すように、ＭＥＭＳ保護層４６を除去した。
次に、図１５（ａ）に示すように、このＭＥＭＳデバイス４４のキャップ６７を形成した。このキャップ層６７は以下のようにして形成される。シリコン基板を用意し、このシリコン基板の表面にレジストパターンを形成し、シリコン層をエッチングして数μｍ程度の凹み層を形成した後、上記レジストパターンを剥離する。さらにこのシリコン基板の裏面を研磨してシリコン基板を２０μｍ〜１００μｍ程度まで薄層化する。キャップ層となる薄層化したシリコン基板とＭＥＭＳ用のＳＯＩ基板をフリットガラスなどの接着材６８を用いて接合する。これによりキャップ層６７が形成される。このキャップ層６７によって、ＭＥＭＳデバイス４４は封止される。
バンプ形成
次に、銅層をめっき法などにより成膜、その上にＮｉ層をめっき法などにより成膜する。Ｎｉ層上にレジストパターンを形成し、このレジストパターンをマスクとしてＮｉ層および銅層をパターニングし、図１５（ｂ）に示すように電極パッド６９を形成する。続いて、半田バンプ層７０を電極パッド６９上に形成する。形成方法としては印刷法を用いた。スキージを通して半田ペーストによる島パターンを電極パッド６９上に形成した後、リフロープロセスを経てボール形状のバンプ層７０を形成した。
このようにして形成された本実施形態の半導体装置は、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化することができる。
なお、本実施形態においては、ＳＯＩ基板に形成されたＭＥＭＳチップ５０と、シリコン基板に形成された例えばＣＭＯＳチップ５５とを接着層５９および接着層６１を用いて混載した場合を例にとって説明したが、図１６に示す本実施形態の変形例のように、ＳＯＩ基板に形成されたＭＥＭＳチップ５０と、シリコン基板に形成された例えばＣＭＯＳチップ５５と、ＳＯＩ基板上に形成され、バンプ７２を有するＳＯＩチップ７５とを接着層５９および接着層６１を用いて混載してもよい。この変形例も第２実施形態と同様に、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化することができる。
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を図１７に示す。本実施形態の半導体装置は、ＭＥＭＳチップ５０と、ＣＭＯＳチップ５５とを接着層５９と接着層６１を用いて集積化したものである。そして、ＭＥＭＳデバイス４４のキャップ層８７も含めて平坦化されており、かつＭＥＭＳデバイス４４の配線７３がキャップ層８７中のビア層７４を通じてＭＥＭＳデバイス４４の外部の配線６３と接続されている点である。これによりフラットで薄くかつフレキシビリティも高いＭＥＭＳデバイスを有する擬似ウェハを得ることができる。プロセスは第２実施形態とほぼ同様なプロセスで実現が可能である。キャップ層８７の形成はＭＥＭＳチップ５０を形成する時点で行い、異種チップ間の平坦化時に全体を平坦化するようにしている。
本実施形態も第２実施形態と同様に、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化することができる。
本実施形態で説明した、キャップ層８７を通じて外部と接続する場合の製造プロセスの一例を図１８（ａ）乃至図２１（ｃ）を参照して説明する。まず、図１８（ａ）に示すように基板９０上に仮接着層９１を形成し、この仮接着層９１にシリコン基板９２を仮接着し、シリコン基板９２を薄層化する。続いて、ＤＲＩＥ法などのドライエッチングやウエットエッチングによりシリコン基板９２にビア９３を形成する（図１８（ｂ）参照）。そして、図１８（ｃ）に示すようにビア９３をレジスト９４で埋める。
次に、図１９（ａ）に示すように、アルミなどの配線層９５を形成した後、配線層９５を覆うようにＳｉＯｘなどの絶縁層９６を形成し、この絶縁層９６に配線層９５とのコンタクト孔９６ａを開口する。続いて、上記コンタクト孔９６ａを埋め込むように配線層９７を形成し、この配線層９７を覆うように絶縁層９８を形成し多層化する（図１９（ｂ）、１９（ｃ）参照）。なお、絶縁層９８には配線層９７とのコンタクトをとるためのコンタクト孔９８ａが開口されている。
次に、図２０（ａ）に示すように、コンタクト孔９８ａを埋め込むように、絶縁層９８上にバンプ柱９９を形成する。また、図２０（ｂ）に示すように、絶縁層９８上に封止材１００を形成する。続いて、図２０（ｃ）に示すように、仮接着層９１および基板９０を剥離し、キャップ層８７を形成する。
次に、図２１（ａ）に示すように、キャップ層８７をチップ集積化された擬似ウェハに貼り付ける。このときバンプ柱９９を介して、集積化されたチップのパッド１０１と接続するようにする。続いて、図２１（ｂ）に示すように、ビア９３を埋めていたレジスト９４を除去し、めっき法などを用いて金属ビア１０２を形成する。そして、図２１（ｃ）に示すように金属ビア１０２に接続する半田ボール層１０３を形成する。これによりキャップ層８７を通じて配線接続が可能なキャップ付ＭＥＭＳ構造が実現する。
次に、本実施形態の変形例による半導体装置の断面を図２２に示す。本変形例の半導体装置は、ＳＯＩ基板に形成されたＭＥＭＳチップ５０と、ＳＯＩ基板に形成された例えばＣＭＯＳチップ７５と、ＳＯＩ基板上に形成されたＳＯＩチップ７６とを接着層５９、６１を用いて混載した接合チップを備えており、これらのチップは、表面に配線８１が形成され、この配線８１を覆うように層間絶縁膜８０が形成された基板８２によって上部が覆われる。すなわち、基板８２がキャップ層となっている。層間絶縁膜８０には配線と接続するコンタクト７８と、各チップ間のグローバル配線７９が形成されている。層間絶縁膜８０の最外周には接着材７７が塗布され、この接着材７７によって接合チップと基板８２が接着される。すなわち、接着材７７によって接合チップの各チップ５０、５５、７５が封止されることになる。また、基板８２には、配線８１に接続し、基板８２を貫通するコンタクト８３と、基板８２の裏面（図２２では上面）に設けられてコンタクト８３に接続するバンプ８４が設けられている。
この変形例も、第３実施形態と同様に、外部との接続配線をキャップ層８２を通して形成することでチップ間接着層５９上に配線を形成する必要がなくなり、断線しにくくなる。また、擬似チップ自体もキャップ層８２にも保持されることで力学的にも安定な構造となる。本変形例も第３実施形態と同様に、ＭＥＭＳデバイスと半導体デバイスとを備えていても、高集積化および薄化することができる。
（第４実施形態）
次に、本実施形態の第４実施形態の半導体装置の平面図を図２３に示す。本実施形態の半導体装置は、異なる大きさの異種のチップ１１０、１１１、１１２が接着層３０１を用いて混載され、グローバル配線１１３によって電気的に接続されている。このようにチップの大きさは異なっても良い。なお、集積性の観点から、異種チップ間の大きさは整数倍のサイズ、例えばチップ１１０はチップ１１２の約半分のサイズとする方が良い。
（第５実施形態）
次に、本発明の第５実施形態による半導体装置の断面を図２４に示す。本実施形態の半導体装置は、擬似チップを３次元的にスタック構造としたものである。すなわち、第１層の擬似チップはチップ１１４、１１５、１１６、１１７がチップ間接着層１１８によって接着された構造を有し、第２層の擬似チップはチップ１１５ａ、１１６ａ、１１７ａがチップ間接着層１１８ａよって接着された構造を有し、第３層の擬似チップはチップ１１５ｂ、１１６ｂ、１１７ｂがチップ間接着層１１８ａよって接着された構造を有している。そして、第１層の擬似チップと第２層の擬似チップとはピッチが２０μｍ程度の微細なバンプ柱１１９により接続され、第２層の擬似チップと第３層の擬似チップとはピッチが２０μｍ程度の微細なバンプ柱１１９ａにより接続されている。Ｉ／Ｏ端子用に第１層の擬似ウェハ端面に半田バンプ１２０が形成されている。各層の擬似ウェハは１００μｍ厚程度まで研磨している。これにより、数枚スタックしてもデバイスの厚みは１ｍｍ以下の非常に薄い多層擬似ウェハ構造を実現することができる。
（第６実施形態）
次に、本発明の第６実施形態の半導体装置を、図２５（ａ）を参照して説明する。本実施形態の半導体装置は、チップ１２３ａ、１２３ｂ、１２３ｃが支持基板１２１上に形成された接着層１２２上に接着されている。すなわち、接着層１２２と支持基板１２１によってチップ１２３ａ、１２３ｂ、１２３ｃが固定されており、上記第１乃至第５実施形態で説明したチップ間接着層を用いていていない。これにより、チップ間接着層分の幅が不要となり、より高集積度にデバイスを集積できる。支持基板は研磨、エッチング等により薄くすることで柔軟性、薄層化が可能である。また、図２５（ｂ）に示すように支持基板を剥離又は除去して接着層１２２のみよって固定してもよい。
本実施形態の第１変形例による半導体装置の断面を図２６（ａ）に示す。本変形例の半導体装置は、第６実施形態において、各チップ間にチップ間接着層１２４を設けた構成となっている。このようにすることにより、強固にチップを固定できる。また、図２６（ｂ）に示すように支持基板１２１は薄くするかまたは完全に除去することも可能である。これにより柔軟性化、薄層化が可能である。また、図２６（ｃ）に示すように、接着層１２２を除去し、チップ間接着層１２４によってのみチップを固定してもよい。
本実施形態の第２変形例による半導体装置の断面を図２７（ａ）に示す。本変形例の半導体装置は、支持基板１２１上に形成された接着層に１２２ａに間隔をあけてチップ１２３ａ、１２３ｂ、１２３ｃを埋め込むことにより、各チップ間にも接着層１２２ａが入り込んだ構成となっている。第１変形例と構造的には似ていているが、接着層１２２ａの形成を１層としてできるので省プロセスで低コスト化が可能である。なお、図２７（ｂ）に示すように、支持基板を薄くするかまたは完全に削除してもよい。
（第７実施形態）
次に、本発明の第７実施形態による半導体装置の製造方法を図２８（ａ）乃至図２８（ｄ）を参照して説明する。本実施形態の製造方法は、図２８（ａ）に示すように、異なる厚みのチップ１２６ａ、１２６ｂ、１２６ｃが接着層１２５に接着された接合チップの平坦化方法である。接合チップを研磨して平坦化する方法の一つとして図２８（ｂ）に示すように接着層１２５のみを研磨して、接着層１２５の裏面の平坦化を行うものである。これにより、新たにチップ下に接着層を形成せずにチップを安定して固定し、かつ接着層面は平坦化されている。
また、図２８（ｃ）に示すように、接着層１２５のみならずチップまで平坦化してもよい。これにより、接着層の樹脂はチップ間のみとなり、接合チップ全体を非常に薄くすることができる。また、チップ下に接着層がないため、上下方向での熱膨張率の違いによる非対称性が生じず、さらに接合チップの総厚もうすいので、接合チップが反りにくい。この状態でも接着層１２５が強固な接着樹脂であればまったく問題なくチップを保持することができた。例えばエポキシ樹脂を用いると強固にチップを固定することができ、チップ間のみでも問題なかった。
また、図２８（ｃ）に示す状態において、さらに図２８（ｄ）に示すように接着層１２７を薄くチップ下に形成する構成も可能である。これによりチップの固定強度は強くなりより力学的に安定な構造となる。また、接着層１２５と接着層１２７の材質を変えることができ、用途に応じた材料設計の自由度が広がる。
（第８実施形態）
次に、本発明の第８実施形態による半導体装置を、図２９を参照して説明する。図２９は本実施形態の半導体装置のチップ間接着層近傍の断面図である。本実施形態の半導体装置は、第１乃至第５実施形態の半導体装置において、チップ１２８ａ、１２８ｂと、チップ間接着層１２９との接合面積を大きくするために、チップ１２８ａ、１２８ｂのチップ間接着層１２９との接合面を平坦でなく、図２９に示すように凹凸を設けた構成となっている。これにより、チップ１２８ａ、１２８ｂと接着層１２９の接着面積が増加し、接着強度が増加する。特にチップ間のみで、チップ下に接着層がない構成では、このようにチップと接着層の接触面積を増加させることは非常に効果的である。
（第９実施形態）
次に、本発明の第９実施形態による半導体装置を、図３０（ａ）、３０（ｂ）、３０（ｃ）を参照して説明する。図３０（ａ）は本実施形態による半導体装置の平面図、図３０（ｂ）は本実施形態による半導体装置の断面図、図３０（ｃ）は部分拡大図である。本実施形態の半導体装置は、複数のチップ１３２を有し、これらのチップ１３２は、ベース基板１３０の枠によって囲まれるように配置されている。すなわち、ベース基板１３０に凹部が形成され、この凹部に接着層１３１を介してチップ１３２が固定される。ベース基板１３０の凹部の角部には丸み１３０ａが設けられている。ベース基板１３０の材料としては、シリコン基板を用いたが、ＳＯＩ基板、ガラス基板、サファイア基板、ＧａＡｓ基板などを用いてもまったく問題なく同様の効果が得られる。これにより、接着されたチップ群１３２がより強固に安定に保持される。たとえば、チップ１３２の基板端面に衝撃が加わったとしても、チップ１３２の基板が割れにくいという特徴がある。また、枠の内側に丸み１３０ａを形成することで、ベース基板１３０にクラックが入りにくくなる。丸み１３０ａの曲率半径は１０μｍ程度でも十分クラックに対する耐性が向上した。
本実施形態においては、チップ１３２の下面の接着層１３１及びベース基板１３０の枠によりチップ１３２が保持されるため、強度的に丈夫であるとともに、ベース基板１３０の裏面の平坦度も従来の基板と同程度の平坦度が確保される。ここでは厚さが６２５μｍのシリコン基板の中央部を深さ２００μｍだけドライエッチングし、２００μｍの凹みを形成した。この凹部の底部にエポキシ接着剤を塗布し接着層１３１を形成した。そして、１００μｍ厚の薄いシリコンチップ１３２を接着し固定した。
なお、図３１（ａ）に示す第１変形例のように、ベース基板１３０は、側面の枠のみとし、チップ１３２の下側は接着層１３１のみで固定するようにしてもよい。ここでは、本実施形態で形成した半導体装置を裏面から研磨により削り、周りの枠のみベース基板１３０を残した構成とした。すなわち、厚さが２００μｍの半導体装置を作成することができた。本変形例は、第９実施形態に比べさらに薄い半導体装置を作成することができた。
また、図３１（ｂ）に示す第２変形例のように、擬似チップ構造を表面側だけでなく裏面側にも作成した例である。すなわち、厚さ６２５μｍシリコン基板１３０の両面に２００μｍの深さの凹みを形成し、これらの凹部の底面に接着剤を塗布することにより接着層１３１、１３３を形成し、接着層１３１にチップ１３２を接着させるとともに接着層１３３にチップ１３４を接着させて集積した。これにより、チップの集積度が向上した。
なお、本実施形態およびその変形例においては、すべてのチップは同じ大きさの例であるが、これらは違ってもまったく問題ない。ただし、同サイズのチップを同ピッチで形成する方が応力のバランスが良く、過熱した際の基板の反りなども少なく、より安定して強固な擬似チップが形成できた。
また、図３２に本実施形態の第３変形例による半導体装置の平面図を示す。この変形例の半導体装置は、平面形状が円形の凹部に接着層１３１が塗布されてこの接着層１３１に複数のチップ１３２が接着されて、集積化された構成となっている。本変形例においては、凹部が円形であるので角部が存在せず、第９実施形態に比べてさらにクラックの発生が少なくなり、より強固な構造が実現できた。この構造においてはチップの配置も中心対称にするなどの工夫をすることが、力学的な安定性の観点から望ましい。このような配置とすることにより、基板自体の反りが少なくなるなどの効果が見られた。
なお、本実施形態および第１乃至第３変形例においては、チップ１３２は２次元的に配置された構成であったが、図３３に示す第４変形例のように、接着層１３１中に３次元的にチップ（デバイス）１３２が配置分散された構成であってもよい。このように接着層１３１で形成された基板内に半導体チップが分散配置され、かつそれらのチップ１３２が配線１３５で接続されることにより、接着層１３１内に多機能なデバイスを集積した半導体装置を形成することができる。これらは例えば接着層１３１を硬化させる前にチップ１３２を分散してその後、硬化させることでランダムにチップを分散させることもできる。また、薄い接着層１３１中にデバイスを形成しておき、その接着層からなる基板を張り合わせることで１枚の接着層からなる基板を形成することもできる。
（第１０実施形態）
次に、本発明の第１０実施形態による半導体装置の断面を図３４に示す。本実施形態の半導体装置は、異なるチップ５０、５５を擬似チップ化した後、さらにそれらを積層化した例を示している。第１層目１４０はＲＦ−ＭＥＭＳ層であり、ＣＭＯＳチップ５５とＭＥＭＳチップ５０がチップ間接着層１４１によって接着され、擬似チップ化されて集積されている。本実施形態ではＭＥＭＳチップ５０のデバイス面はＣＭＯＳチップ５５のデバイス面と逆側に配置されている。逆に配置することでＭＥＭＳデバイスは基板間に配置され、力学的な衝撃や電磁気的な外乱の影響を受けにくくなる。そしてそれらデバイスをつなぐ配線１４２がチップ間接着層１４１中を貫通するように設けられている。ここで、接合チップ１４０の厚みは１００μｍ〜３００μｍ程度とした。擬似チップ化した後、絶縁膜１４３を接合チップ１４０上に形成し、この絶縁膜１４３上にインダクタ１４４およびキャパシタ１４５といったＲＦ用の受動薄膜部品１４６を形成した。このＲＦ−ＭＥＭＳ層１４０に対して第二層としてＣＰＵ層１５０を、第三層としてメモリー層１６０を積層した。これらの層１４０、１５０、１６０は電極パッド１７０を介して半田ボールからなるバンプ１７５によって接合した。第一層１４０の電極パッド１７０は接着層１４１内に形成された配線層１４２により接続した。
次に、本実施形態の変形例による半導体装置の断面を図３５に示す。この変形例の半導体装置も、擬似チップを積層した構造である。本変形例では、ＣＭＯＳチップ５５と、ＭＥＭＳチップ５０とを接着層１８１によって擬似チップ化した擬似ＳＯＣ１８０を３層積層した構造となっている。図３４と異なるのは、半田バンプ１７５の部分の形状である。本変形例では半田バンプ１７５用に外周部に枠１８５が形成されている。この枠１８５はチップ、例えばＣＭＯＳチップ５５と接着層１８１によって接着されて固定される。枠１８５を形成することで擬似チップの力学的安定性を増加している。しかし、図３４に示す本実施形態の方が素子の集積度の観点からは優れている。なお、各疑似ＳＯＣ１８０は、その上に層間絶縁膜１４３が設けられ、この層間絶縁膜１４３上にインダクタ１４４、キャパシタ１４５等の受動薄膜部品１４６が形成されている。また、各チップはグローバル配線１８３によって接続されている。
（第１１実施形態）
次に、本発明の第１１実施形態の半導体装置の基板端面の配線の形成方法を図３６（ａ）乃至図３６（ｄ）を参照して説明する。図３６（ａ）は本実施形態の半導体装置の平面図、図３６（ｂ）乃至図３６（ｄ）は断面図である。まず、図３６（ａ）、（ｂ）に示すように、チップ１９０を接着層１９１で集積して固定した接合チップを作成した後、接着層１９１中に切断線１９２に沿って貫通孔１９３を形成する。なお、貫通孔１９３の直径は３０μｍ〜６０μｍである。続いて、図３６（ｃ）に示すように、これらの貫通孔１９３にめっき法などを用いて金属を埋め込み、貫通電極１９４を形成する。この金属電極１９３の直径は５０μｍ〜１００μｍである。その後、接着層１９１の貫通孔１９３のほぼ中心部分を通る切断線１９２に沿って擬似チップを切断分離する。これにより擬似チップの端面で接着層１９１中に配線１９４ａが形成され、チップの表面と裏面の間の電気的接続が実現する。
なお、このようにして形成された各チップ１９０には、図３７（ａ）、３７（ｂ）に示すように、裏面側にＩ／Ｏパッド１９７が複数個設けられ、表側にＩ／Ｏ部１９６が設けられている。各Ｉ／Ｏパッド１９７はチップ１９０の端面を通るように設けられた分岐配線１９８によって接続されている。チップ１９０のサイズが４ｍｍ×４ｍｍの場合、Ｉ／Ｏパッド１９７は例えばピッチｐが１００μｍ〜２００μｍとなるように配置される。
（第１２実施形態）
次に、本発明の第１２実施形態による半導体装置の断面を図３８に示す。本実施形態の半導体装置は、複数のチップ２０１ａ、２０１ｂ、２０１ｃを接着層２００上で固定した後、平坦化層２０２、配線層２０３を形成した構造となっている。特にチップ２０１ａ、２０１ｂ、２０１ｃの端面形状をテーパー形状としている。これにより、平坦化層２０２を薄くしたとしても、配線２０３の断線が起きにくくなる。なお、図３８ではチップ２０１ａ、２０１ｂ、２０１ｃは接着層２００中にめり込んでいないが、接着層２００中にめり込ませるように形成すれば、テーパー状のチップ端面が接着層２００中にしっかりと固定され、より強固に固定することができる。
（第１３実施形態）
次に、本発明の第１３実施形態による半導体装置の製造方法を、図３９（ａ）乃至図４２（ｂ）を参照して説明する。図３９（ａ）乃至図４２（ｂ）は、本実施形態の製造方法の製造工程を示す断面図である。
まず、図３９（ａ）、３９（ｂ）に示すように、複数のチップ２１１ａ〜２１１ｄをピックアップ装置２１２により粘着シート２１０上の所定の位置に置く。ここでチップは厚みが１００μｍ程度に薄化されたシリコンチップなどを用いた。これらのシリコンチップ２１１ａ〜２１１ｄにはＣＭＯＳデバイスやＭＥＭＳデバイスが形成されている。ピックアップ装置２１２としては真空吸着機構を有するものを用いた。これにより、表面を汚すことなく、かつ高い歩留まりでチップを移載することができる。ピックアップ装置としては粘着層などによりピックアップするものなどを用いても良い。粘着層を用いることで数１０μｍから数１００μｍ角程度の小さいチップでも、また数１０μｍ〜数１００μｍ厚の薄いチップでも、チップにダメージを与えずにピックアップすることができる。ただし、ピックアップ部の粘着層から粘着シート２１０上にチップを転写するためには、チップ移動時には強い粘着力を、チップ転写時には弱い粘着力を実現する必要がある。これを実現するために例えばUV光、レーザー光の照射、又は温度により剥離力が変化する粘着材料をピックアップ装置の粘着層として用いると、粘着シート２１０上に歩留まりよくチップを転写することができる。
次に、図４０（ａ）に示すように、粘着シート２１０上に集積したチップ２１１ａ〜２１１ｄを金型２１３の中に入れ、チップを覆うように接着層２１４を塗布し、サンプルを作成した。金型２１３の凹み部分は直径が５インチで厚さが３００μｍのものを用いた。印刷法を用いて３００μｍ程度のエポキシ樹脂２１４を塗布した。接着樹脂２１４としてはエポキシ樹脂に限るものではなく、エポキシ樹脂以外にもアクリル系樹脂やポリイミド、シリコーン樹脂などを用いることも可能である。例えばシリコーン樹脂やポリイミド樹脂のように比較的柔らかい樹脂、あるいは、ガラス転移点の低い樹脂を薄く形成することで、柔軟性を有するチップ集合体を形成することができる。エポキシ樹脂のように硬い材料を用いた場合は薄くても頑丈なチップ集合体を実現できる。
次に、図４０（ｂ）に示すように、エポキシ樹脂２１４の塗布後はホットプレス装置２１５を用いてサンプルの仮焼成を行った。まず、雰囲気が温度１００℃、圧力１０ｋＮ、時間１時間の条件でホットプレス装置２１５を用いて上下から加圧しながら加熱した。１時間経過してからは、加圧した状態で温度を徐々に下げ室温まで下げた。加圧する際にサンプルの上下にスペーサ２１６を挿入することでサンプルとヒート面の密着性を向上した。スペーサ２１６としては、シリコーンゴムなどの耐熱ゴムを用いた。またスペーサ２１６とサンプルの間に５０μｍ厚のポリイミドフィルム２１７を挿入してもよい。こうすることにより、サンプルとスペーサ２１６が接着するのを防止することができた。
次に、雰囲気の温度が室温になってからプレス装置２１５からサンプルを取り出し、スペーサ２１６、フィルム２１７を剥離した。続いて、図４１（ａ）に示すように、樹脂２１４の上面を平坦にかつ薄くするために研磨処理を行った。この研磨処理によりシリコンチップ２１１ａ〜２１１ｄと接着層２１４の膜厚の合計が１２５μｍとなるまで薄化した。すなわち、シリコンチップ２１１ａ〜２１１ｄの高さが１００μｍであるので、シリコンチップ２１１ａ〜２１１ｄ下には２５μｍの接着層２１４が存在していると考えられる（図４１（ｂ）参照）。なお、この接着層２１４の厚みは薄ければ薄いほど、チップを接着層２１４で固めた際の樹脂基板の反りが小さい傾向があった。接着層２１４の厚みが厚い場合は、接着層２１４自体の熱応力が原因で反っているためだと考えられる。特に、チップ下に接着層２１４がより多く残っているとチップと接着層の応力差が原因でそりやすいと考えられる。このため、図４１（ｃ）に示すように、チップ下に一切接着層２１４が残らないサンプルも作成した。このサンプルは基板の上下の構造が対称となり、反りがもっとも少なかった。その後、図４１（ｃ）に示すように、粘着シート２１０を剥離した。なお、本実施形態においては、粘着シート２１０として、ＵＶ剥離樹脂を用いた。剥離性を生じさせるためにＵＶ光（１００ｍＷ／ｃｍ２）を１分程照射すると剥離性が生じ、容易に粘着シート２１０を剥離することができた。なお、この粘着シート２１０として加熱剥離シートを用いることも可能である。この場合加熱することで容易に剥離することができる。なお、チップ側の接着層２１４の表面の平坦性はこの粘着シート２１０の粘着材の表面の平坦性がそのまま転写されていた。粘着材の表面に接着剤が隙間なくコートされていることからこのような現象が起こったと考えられる。従って、この粘着材の平坦性を上げることで、接着層２１４の平坦性も改善される。一つの方法として、粘着材の厚さが１μｍ〜２μｍ程度の薄いものを用いることで、粘着材の平坦性を向上させ、その結果として接着層２１４の表面性を改善することができた。また、粘着材の代わりに、表面がフッ素終端された離型フィルムを用いることも可能である。また、粘着材のかわりに粘着材ではない剥離層と支持基板を形成しておき、デバイスを貼り付け、接着樹脂で固めた後に剥離層からチップ集合化基板を剥離又は除去しても良い。例えば、アモルファスシリコン層を犠牲層とし、ガラス基板上に形成しておいて、剥離の際にはレーザーを照射してアモルファスシリコンをアブレーションさせて剥離させることができる。あるいはガラス基板上にポリイミドなどの耐酸性を有する有機薄膜をコートしたものを用いて、チップをポリイミド上に熱圧着などで貼り付け、その上に接着樹脂を埋め、焼成した後にガラス基板をフッ酸などの溶液を用いてガラス基板をエッチング除去することでチップ集合体基板をガラスから剥離することができる。この際、デバイス面はポリイミドなどの耐酸性がある樹脂でカバーされて、ダメージを受けることがない。また接着樹脂自体にもポリイミドなどの耐酸性を有するものを用いると問題がない。耐酸性がない材料の場合は接着層表面を耐酸性のある樹脂ないし材料でカバーする必要がある。
次に、図４２（ａ）に示すように、本焼成を行った。サンプルを再度平坦化した形状に成形するため、ホットプレス装置２１５で熱加圧処理（１５０℃、１０ｋＮ、１時間）を行った。１時間経過後はやはり加圧した状態で雰囲気の温度を室温まで下げてからサンプルを取り出した。加熱加圧する際には、図４２（ａ）に示すように、サンプルの上下にスペーサ２１６及びフィルム２１７を挿入して、サンプルとスペーサがくっつくのを防止した。フィルム２１７としては、テフロンやポリイミドなどを用いると、耐熱性や離型性に優れていた。スペーサ２１６としては、シリコーンなどの耐熱性のゴムなどを用いると平坦性などの観点も含めよい特性が得られた。このスペーサ及びフィルムの平坦性も接着層の表面の平坦性を決める重要な要因となることがわかった。すなわち、熱プレスされることで、これらのフィルム、スペーサの平坦性、とりわけ接着層と直接接するフィルムの平坦性が接着層の平坦性に大きく影響を及ぼしていることがわかった。また加圧冷却する際には上下の熱版の温度変化がほぼ一致するようにすることで、反りが低減することが分かった。従って、スペーサの構成もサンプルの上下で対称にするほうが望ましい。このようにして、平坦性に優れ、かつ反りも少ないチップ集合体を形成することができた。
次に、本焼成したサンプル上に多層配線層を形成した。ここでは絶縁膜２１８としてポリイミド薄膜を４μｍ程度形成した。この絶縁膜２１８にコンタクトホールを形成した後、これらのコンタクトホールを埋め込むように０．３μｍ程度の厚みの薄膜配線層２１９を形成した。薄膜配線層２１９としてアルミ薄膜を用いた。この工程を、繰り返し多層配線層を形成した。
なお、第１乃至第１３実施形態において、チップを接着する接着層としては、ヤング率が１０ＧＰａ以下の樹脂を用いると、第１実施形態で説明した十分な緩衝効果を得ることができる。
以上説明したように、上記実施形態によれば、従来直接的に混載が難しかったＭＥＭＳデバイス、ＧａＡｓなどの光デバイスとＣＭＯＳ回路などが形成されたシリコンデバイスなど、異種のデバイスを集積化したチップを形成することができる。特に、異種混載デバイス間のグローバル配線を半導体プロセスにより形成できるために１μｍ以下の微細なピッチで配線を形成することができる。また、既存のチップを混載することができるため、新規開発コストも抑えられ、開発期間を短くすることができる。特に、歩留まりの悪いチップを選別して混載することにより、トータルの歩留まりを向上させることができる。このようにＳＯＣの持っていたメリットとＳＩＰのもっていたメリットの両方が得られるので、これまでにない高機能なデバイスをより低コストで実現することができる。
また、チップ集積化基板において、接着層にガラス転移点が低いなど柔らかい樹脂を用いることにより、接着層は基板間の熱膨張率の違いによる応力を緩和する応力緩和層となっている。これにより、より多くの種類のデバイスチップを安定して容易に集積化することができる。
本発明の第１実施形態による半導体装置の製造方法を示す断面図。 本発明の第１実施形態による半導体装置の製造方法を示す断面図。 第１実施形態の製造方法の概念を説明する図。 従来の半導体装置の構成を模式的に示す図。 第１実施形態の製造方法によって製造された半導体装置の等価的な構成を示す図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 本発明の第２実施形態による半導体装置の製造方法を示す断面図。 第２実施形態の変形例による半導体装置を示す断面図。 本発明の第３実施形態による半導体装置を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の半導体装置の製造方法を示す断面図。 第３実施形態の変形例による半導体装置の断面図。 本発明の第４実施形態による半導体装置の平面図。 本発明の第５実施形態による半導体装置の断面図。 本発明の第６実施形態による半導体装置の断面図。 第６実施形態の第１変形例による半導体装置の断面図。 第６実施形態の第２変形例による半導体装置の断面図。 本発明の第７実施形態による半導体装置の製造方法を示す断面図。 本発明の第８実施形態による半導体装置の断面図。 本発明の第９実施形態による半導体装置の構成を示す図。 第９実施形態の第１、第２変形例による半導体装置の断面図。 第９実施形態の第３変形例による半導体装置の平面図。 第９実施形態の第４変形例による半導体装置の断面図。 本発明の第１０実施形態による半導体装置の断面図。 第１０実施形態の変形例による半導体装置の断面図。 本発明の第１１実施形態による半導体装置の製造方法を示す図。 第１１実施形態の製造方法によって製造されたチップを示す図。 本発明の第１２実施形態による半導体装置の断面図。 本発明の第１３実施形態による半導体装置の製造方法を示す断面図。 本発明の第１３実施形態による半導体装置の製造方法を示す断面図。 本発明の第１３実施形態による半導体装置の製造方法を示す断面図。 本発明の第１３実施形態による半導体装置の製造方法を示す断面図。
符号の説明
２ ＭＥＭＳチップ
３ シリコン基板
４ ＣＭＯＳチップ
４ａ ＣＭＯＳデバイス
６ 仮接着層
８ 基板
１０ 接着層
１２ 接着層
１６ 絶縁膜
１８ 配線
１９ 絶縁膜

Claims (16)

  1. ＭＥＭＳデバイスが形成された第１チップと、
    半導体デバイスが形成された第２チップと、
    前記第１チップの側面と前記第２チップの側面とを接着し、前記第１および第２チップの材料よりも小さいヤング率を有する接着層と、
    を有する接合チップを備えていることを特徴とする半導体装置。
  2. 前記第１チップの主面と前記第２チップの主面が実質的に同一面上に位置していることを特徴とする請求項１記載の半導体装置。
  3. 前記第１チップの裏面、前記第２チップの裏面、および前記接着層の前記第１および第２チップの裏面側の面には、更に接着層が設けられていることを特徴とする請求項２記載の半導体装置。
  4. 前記第１チップの主面、前記第２チップの主面、および前記接着層の前記第１および第２チップの主面側の面を覆うように設けられた絶縁層と、前記絶縁層上に設けられ前記ＭＥＭＳデバイスと前記半導体デバイスとを電気的に接続する配線とを更に備えたことを特徴する請求項２または３に記載の半導体装置。
  5. 前記接着層上における前記配線の幅は、前記第１および第２チップ上における前記配線の幅よりも広いことを特徴とする請求項４記載の半導体装置。
  6. 前記第１チップの裏面と前記第２チップの主面が実質的に同一面上に位置していることを特徴とする請求項１記載の半導体装置。
  7. 前記ＭＥＭＳデバイスと前記半導体デバイスとを電気的に接続する配線が前記接着層の一方の面から他方の面を貫通するように設けられていることを特徴とする請求項６記載の半導体装置。
  8. 前記第１および第２チップの高さは実質的に同じであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１チップの側面と前記第２チップの側面を接着する前記接着層はエポキシ樹脂であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 前記第１チップの側面と前記第２チップの側面を接着する前記接着層のヤング率が１０ＧＰａ以下であることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
  11. ＭＥＭＳデバイスが形成された第１チップと、半導体デバイスが形成された第２チップと、前記第１チップの側面と前記第２チップの側面とを接着し、前記第１および第２チップの材料よりも小さいヤング率を有する第１接着層と、を有する第１接合チップと、
    ＭＥＭＳデバイスが形成された第３チップと、半導体デバイスが形成された第４チップと、前記第３チップの側面と前記第４チップの側面とを接着し、前記第３および第４チップの材料よりも小さいヤング率を有する第２接着層と、を有し前記第１接合チップに積層された第２接合チップと、
    を備えていることを特徴とする半導体装置。
  12. 前記第１チップの主面と前記第２チップの主面が実質的に同一面上に位置し、前記第３チップの主面と前記第４チップの主面が実質的に同一面上に位置していることを特徴とする請求項１１記載の半導体装置。
  13. 前記第１チップの裏面と前記第２チップの主面が実質的に同一面上に位置し、前記第３チップの裏面と前記第４チップの主面が実質的に同一面上に位置していることを特徴とする請求項１１記載の半導体装置。
  14. 前記第１および第２接着層はエポキシ樹脂であることを特徴とする請求項１１乃至１３のいずれかに記載の半導体装置。
  15. 前記第１および第２接着層のヤング率が１０ＧＰａ以下であることを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置。
  16. 第１半導体基板に複数の半導体デバイスを形成する工程と、
    前記複数の半導体デバイスを覆う第１保護膜を形成する工程と、
    前記第１半導体基板と異なる第１基板の表面に形成された第１仮接着層に、前記第１保護膜を仮接着させる工程と、
    前記第１半導体基板を切断することにより複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する工程と、
    前記複数の半導体チップのうちの１つの半導体チップを選択的にピックアップすることにより前記第１仮接着層から剥離する工程と、
    前記ピックアップされた半導体チップを、前記第１基板と異なる第２基板の表面に形成された第２仮接着層に仮接着させて転写する工程と、
    前記第１半導体基板と異なる第２半導体基板に複数のＭＥＭＳデバイスを形成する工程と、
    前記複数のＭＥＭＳデバイスを覆う第２保護膜を形成する工程と、
    前記第１基板及び前記第２基板と異なる第３基板の表面に形成された第３仮接着層に、前記第２保護膜を仮接着させる工程と、
    前記第２半導体基板を切断することにより複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成する工程と、
    前記複数のＭＥＭＳチップのうちの１つのＭＥＭＳチップを選択的にピックアップすることにより前記第３仮接着層から剥離する工程と、
    前記ピックアップされたＭＥＭＳチップを、前記第２基板の表面に形成された第２仮接着層に仮接着させて転写する工程と、
    前記ＭＥＭＳチップおよび前記半導体チップを覆うとともに、前記ＭＥＭＳチップと前記半導体チップとの間を埋め込むように第１接着層を形成する工程と、
    前記第１接着層を削るとともに、前記ＭＥＭＳチップおよび前記半導体チップの少なくとも一方を削り、前記ＭＥＭＳチップおよび前記半導体チップの前記第２仮接着層からの高さが実質的に同一となるようにする工程と、
    前記ＭＥＭＳチップおよび前記半導体チップを、支持基板に形成された第２接着層に接着させて、前記第２仮接着層から剥離する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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