JP7265052B2 - 性能を向上させたウエハレベルパッケージ - Google Patents

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コーボ ユーエス，インコーポレイティド
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Description

関連出願
関連出願の相互参照
本出願は、２０１６年８月１２日出願の仮特許出願第６２／３７４，３１８号、２０１６年８月１２日出願の仮特許出願第６２／３７４，３３２号、及び、２０１６年８月１２日出願の仮特許出願第６２／３７４，４３９号の利益を主張し、その開示内容全体を参照により本明細書に組み込む。
本開示は、パッケージング工程に関し、より詳細には、熱的及び電気的性能を向上させたウエハレベルパッケージを提供するパッケージング工程に関する。
セルラー及び無線のデバイスの幅広い利用は、無線周波数（ＲＦ）技術の急速な発展を推進している。ＲＦ素子が製造される基板は、ＲＦ技術の高レベルな性能を達成するのに重要な役割を果たす。従来のシリコン基板上でのＲＦ素子の製造は、低コストのシリコン材料、大規模能力のウエハ製造、確立された半導体設計ツール、及び、確立された半導体製造技術の恩恵を受け得る。
ＲＦ素子製造に従来のシリコン基板を使用する利点にも関わらず、従来のシリコン基板は、ＲＦ素子に関して望ましくない２つの特性を有し得ることは、業界ではよく知られている。すなわち、高調波ひずみと低い抵抗値である。高調波ひずみは、シリコン基板上に構築されるＲＦ素子が高レベルの線形性を達成する上で大きな障害となる。さらに、シリコン基板の低い抵抗率は、微小電気機械システム（ＭＥＭＳ）または他の受動部品の高周波での品質係数（Ｑ）を低下させる場合がある。
さらに、高速、高性能のトランジスタは、より多くの電力を伝える必要があると同時に、ＲＦ素子に密に集積される。結果として、ＲＦ素子が生成する熱量は、トランジスタを通る大量の電力、ＲＦ素子に集積された多数のトランジスタ、及び、トランジスタの高速の動作速度により、大きく増加することになる。従って、より熱放散の良い構成でＲＦ素子をパッケージングするのが望ましい。
ウエハレベルファンアウト（ＷＬＦＯ）パッケージング技術及び埋め込みウエハレベルボールグリッドアレイ（ＥＷＬＢ）技術が、現在、ポータブルＲＦ用途において、大きな注目を集めている。ＷＬＦＯ技術及びＥＷＬＢ技術は、部品である半導体チップのサイズを大きくせずに、高密度の入力／出力ポート（Ｉ／Ｏ）を提供するように、また、パッケージ側面の高さを低くするように設計される。チップ上のＩ／Ｏパッドのサイズは、小さいままで、ダイのサイズを最小限に保つ。この機能は、１つのウエハ内にＲＦ素子を密にパッケージングすることを可能にする。
ＲＦ素子の熱生成の増加に応えるために、ＲＦ素子の有害な高調波ひずみを低減するために、また、ＷＬＦＯ／ＥＷＬＢパッケージング技術の長所を利用するために、本開示の目的は、熱的及び電気的性能を向上させたウエハレベルパッケージのパッケージング工程を提供することである。
本開示は、熱的及び電気的性能を向上させたウエハレベルパッケージを提供するパッケージング工程に関する。例示の工程によると、第１のダイと第１のモールドコンパウンドとを有するモールドウエハが提供される。ここで、第１のダイは、第１の素子層と、第１の素子層を覆う第１の誘電体層と、第１の誘電体層を覆う第１のシリコン基板とを含む。第１の素子層は、第１の素子層の底面に複数の第１のダイ接点を含む。第１のダイの上面は、第１のシリコン基板の上面であり、第１のダイの底面は、第１の素子層の底面である。第１のモールドコンパウンドは、第１の素子層の底面が露出されるように、第１のダイの側面と上面とを封止する。次に、多層再配線構造が、モールドウエハの下に形成される。多層再配線構造は、多層再配線構造の底面に複数のパッケージ接点と、パッケージ接点を第１のダイ接点のうちの一定のダイ接点に接続する再配線相互接続部とを含む。各パッケージ接点は、分離されており、第１のダイの下に延在する連続した空隙によって囲まれる。再配線相互接続部と第１のダイ接点との間の接続には、はんだが使われていない。次に、平坦な底面を有する誘電体層が形成されて、連続した空隙を埋める。誘電体層が形成された後、第１のモールドコンパウンドが薄くされて、第１のシリコン基板の上面が露出される。次に、第１のダイの第１のシリコン基板が実質的に除去されて、第１の薄膜ダイを提供し、第１のモールドコンパウンド内に第１の薄膜ダイを覆ってキャビティが形成される。第１の薄膜ダイの上面は、キャビティの底に露出される。最後に、キャビティを実質的に埋め、第１の薄膜ダイの上面に直接、接するように、第２のモールドコンパウンドが塗布される。
例示の工程の一実施形態において、第１のダイは、微小電気機械システム（ＭＥＭＳ）部品を提供する。
例示の工程の一実施形態において、第１のダイは、シリコンオンインシュレータ（ＳＯＩ）構造から形成される。第１のダイの第１の素子層は、ＳＯＩ構造のシリコンエピタキシ層から形成され、第１のダイの第１の誘電体層は、ＳＯＩ構造の埋め込み酸化層であり、第１のダイの第１のシリコン基板は、ＳＯＩ構造のシリコン基板である。
例示の工程の一実施形態において、モールドウエハは、第２の完全な状態のダイをさらに含み、第２の完全な状態のダイは、第２の素子層と、第２の素子層を覆う第２のシリコン基板とを含む。ここで、第２のダイの上面は、第２のシリコン基板の上面であり、第２のダイの底面は、第２の素子層の底面である。第１のダイは、第２のダイより高さが高い。第１のモールドコンパウンドは、第２の素子層の底面が露出されるように、第２のダイの側面と上面とを封止する。
例示の工程の一実施形態において、第１のダイは、ＭＥＭＳ部品を提供し、第２の完全な状態のダイは、ＭＥＭＳ部品を制御する相補型金属酸化膜半導体（ＣＭＯＳ）コントローラを提供する。
例示の工程の一実施形態において、第２のモールドコンパウンドは、２Ｗ／ｍ・Ｋより大きい熱伝導率を有する。
例示の工程の一実施形態において、第２のモールドコンパウンドは、１×１０ 6 Ｏｈｍ・ｃｍより大きい電気抵抗率を有する。
例示の工程の一実施形態において、第１のモールドコンパウンドは、第２のモールドコンパウンドと同じ材料から形成される。
例示の工程の一実施形態において、第１のモールドコンパウンドと第２のモールドコンパウンドは、異なる材料から形成される。
例示の工程の一実施形態において、キャビティの底に露出された第１の薄膜ダイの上面は、第１の誘電体層の上面である。
例示の工程の一実施形態において、多層再配線構造には、ガラス繊維は使われていない。
他の実施形態によると、例示の工程は、第２のモールドコンパウンドを塗布する前に、誘電体層の底面を剛性キャリアに接着剤を用いて接着することと、第２のモールドコンパウンドを塗布した後、剛性キャリアを誘電体層から取り外すことをさらに含む。
例示の工程の一実施形態において、誘電体層は、各パッケージ接点を封止し、例示の工程は、第２のモールドコンパウンドを塗布した後に、誘電体層を除去してパッケージ接点を露出させることをさらに含む。
例示の工程の一実施形態において、誘電体層は、各パッケージ接点の側面を封止し、誘電体層の底面と各パッケージ接点の底面とは、同じ平面にある。例示の工程は、第２のモールドコンパウンドを塗布した後、各パッケージ接点の底面を直接、覆うバンプを形成することをさらに含む。あるいは、例示の工程は、第２のモールドコンパウンドを塗布した後、各パッケージ接点の側面の少なくとも一部が露出されるように、誘電体層の少なくとも一部を除去することをさらに含む。
例示の工程の一実施形態において、誘電体層は、各パッケージ接点の側面を封止し、各パッケージ接点の底面を超えて垂直に延びる。ここで、誘電体層は、第１のダイの少なくとも７０％の下に延在する。例示の工程は、複数の外部接点を形成することをさらに含む。各外部接点は、対応するパッケージ接点と誘電体層を通して接触し、誘電体層の下に延在する。
例示の工程の一実施形態において、モールドウエハは、キャリアを覆って接着剤層を塗布することによって提供される。次に、第１のダイが、接着剤層に接着されて、第１の素子層の底面にある第１のダイ接点が接着剤層でカバーされる。第１のモールドコンパウンドが、次に、接着剤層を覆って塗布されて、第１のダイを封止する。最後に、キャリアと接着剤層が除去されて、第１の素子層の底面を露出させる。
添付図面に関連付けて、好ましい実施形態の以下の詳細な記載を読むと、当業者は、本開示の範囲を理解し、本開示の追加の態様を認識するであろう。
本明細書に組み込まれ、本明細書の一部を形成する添付図面は、開示の幾つかの態様を示し、その記載と共に、開示の原理を説明する役割を果たす。
本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。 図８に示すプリカーサーパッケージから高性能のウエハレベルパッケージを提供する例示の工程を示すフロー図である。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。 図９の工程に関連付けられたステップを示す。
図を明瞭にするために、図１～図２０は、縮尺通りに描かれていないことがあることは理解されよう。
以下に記載の実施形態は、当業者が実施形態を実践することができるように必要な情報を表し、実施形態を実践する最良の形態を示す。添付図面に照らして以下の記載を読むと、当業者は、開示の概念を理解し、これらの概念の本明細書では詳細に取り扱っていない適用例を認識するであろう。これらの概念及び適用例は、開示と添付の請求項の範囲内にあることを理解すべきである。
本明細書において、様々な要素を記述するために、第１、第２等の用語を使用する場合があるが、これらの要素は、これらの用語によって限定すべきでないことは理解されよう。これらの用語は、ある要素を他の要素と区別するためにのみ使用される。本開示の範囲を逸脱することなく、例えば、第１の要素は、第２の要素と呼ばれてもよく、同様に、第２の要素は、第１の要素と呼ばれてもよい。本明細書において、「及び／または」という用語は、関連する列挙された項目の１つまたは複数の任意の組み合わせ及び全ての組み合わせを含む。
層、領域、または、基板等の要素が、他の要素の「上」にある、または、「上に」延在するという時、他の要素の上に直接ある、もしくは、直接延在してもよく、または、介在する要素が存在してもよいことは理解されよう。対照的に、要素が他の要素の「上に直接」ある、または、「の上に直接」延在している時、介在する要素は存在しない。同様に、層、領域、または、基板等の要素が他の要素「を覆う」または他の要素「を覆って」延在している時、他の要素を直接、覆ってよい、もしくは、他の要素を直接、覆って延在してよい、または、介在する要素が存在してもよいことは理解されよう。対照的に、要素が、他の要素を「直接、覆う」または、「直接、覆って」延在している時、介在する要素は存在しない。要素が他の要素に「接続」または「結合」している時、他の要素に直接、接続もしくは結合されてもよく、または、介在する要素が存在してよいことも理解されよう。対照的に、要素が他の要素に「直接、接続」または「直接、結合」している時、介在する要素は存在しない。
「下に」または「上に」または「上部」または「下部」または「水平」または「垂直」等の相対語は、本明細書では、図に示すように、ある要素、層、または、領域と、他の要素、層、または、領域との関係を記述するために使用されてよい。これらの用語と前述の用語は、図に示す向きに加えて、素子の異なる向きを含むことを意図していることは理解されよう。
本明細書で使用する用語は、特定の実施形態の記述のみを目的としており、開示を限定する意図はない。本明細書で使用する場合、文脈上明らかに別の意味を指示しない限り、単数形「ａ」「ａｎ」及び「ｔｈｅ」は、複数形も含むものとする。用語「含む（ｃｏｍｐｒｉｓｅｓ）」「含む（ｃｏｍｐｒｉｓｉｎｇ）」「含む（ｉｎｃｌｕｄｅｓ）」、及び／または、「含む（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用する場合、記載の特徴、整数、ステップ、操作、要素、及び／または、部品の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、操作、要素、部品、及び／または、それらのグループの存在または追加を除外しないこともさらに理解されよう。
別段の規定がない限り、本明細書で使用される（技術用語及び科学用語を含む）全ての用語は、本開示が属する技術分野の当業者が通常、理解するのと同じ意味を有する。本明細書で使用される用語は、本明細書及び関連技術の内容の意味と矛盾しない意味を有すると解釈すべきであり、本明細書に明示の規定の無い限り、理想的またはあまりに形式張った意味に解釈しないこともさらに理解されよう。
本開示は、熱的及び電気的性能を向上させたウエハレベルパッケージを提供するパッケージング工程に関する。図１～８は、本開示の一実施形態による、プリカーサーパッケージを提供する例示のステップを示す。例示のステップは、連続して示されているが、例示のステップは、必ずしも、順序に依存しない。一部のステップは、提示したのとは異なる順序で行われてよい。さらに、本開示の範囲内の工程は、図１～図８に示す工程より少ないステップまたは多いステップを含んでよい。
最初に、図１に示すように、接着剤層１０が、キャリア１２の上面に塗布される。次に、シリコンオンインシュレータ（ＳＯＩ）ダイ１４、微小電気機械システム（ＭＥＭＳ）ダイ１６、及び、相補型金属酸化膜半導体（ＣＭＯＳ）コントローラダイ１８が、図２に示すように、接着剤層１０に接着される。異なる適用例においては、接着剤層１０に接着されるダイはより少なくてもよく、多くてもよい。例えば、ある適用例においては、ＳＯＩダイ１４のみが接着剤層１０に接着されてよく、ある適用例においては、ＭＥＭＳダイ１６とＣＭＯＳコントローラダイ１８のみが接着剤層１０に接着されてよく、ある適用例においては、ＭＥＭＳ／ＳＯＩダイ以外に、薄膜集積受動素子ダイ（図示せず）が接着剤層１０に接着されてよい。
ＳＯＩダイ１４は、第１の素子層２０と、第１の素子層２０の上面を覆う第１の誘電体層２２と、第１の誘電体層２２を覆う第１のシリコン基板２４とを含む。従って、第１の素子層２０の底面は、ＳＯＩダイ１４の底面であり、第１のシリコン基板２４の裏面は、ＳＯＩダイ１４の上面である。第１の素子層２０は、第１の素子層２０の底面に複数の第１のダイ接点２６を含む。ここで、ＳＯＩダイ１４は、ＳＯＩ構造から形成され、ＳＯＩ構造とは、シリコン基板と、シリコンエピタキシ層と、シリコン基板とシリコンエピタキシ層との間に挟まれた埋め込み酸化層とを含む構造を指す。ＳＯＩダイ１４の第１の素子層２０は、ＳＯＩ構造のシリコンエピタキシ層内、または、シリコンエピタキシ層上に電子部品（図示せず）を集積することによって形成される。ＳＯＩダイ１４の第１の誘電体層２２は、ＳＯＩ構造の埋め込み酸化層である。ＳＯＩダイ１４の第１のシリコン基板２４は、ＳＯＩ構造のシリコン基板である。第１の素子層２０は、０．１μｍ～５０μｍの厚さを有し、第１の誘電体層２２は、１０ｎｍ～２０００ｎｍの厚さを有する。さらに、ＳＯＩダイ１４は、２５μｍ～２５０μｍ、または、１０μｍ～７５０μｍの厚さを有し、第１のシリコン基板２４は、２５μｍ～２５０μｍ、または、１０μｍ～７５０μｍの厚さをそれぞれ有する。
ＭＥＭＳダイ１６は、第２の素子層２８と、第２の素子層２８の上面を覆う第２の誘電体層３０と、第２の誘電体層３０を覆う第２のシリコン基板３２とを含む。従って、第２の素子層２８の底面は、ＭＥＭＳダイ１６の底面であり、第２のシリコン基板３２の裏面は、ＭＥＭＳダイ１６の上面である。第２の素子層２８は、典型的にはスイッチであるＭＥＭＳ部品（図示せず）と、第２の素子層２８の底面に複数の第２のダイ接点３４とを含む。ビア構造（図示せず）を使用して、ＭＥＭＳ部品を第２のダイ接点３４に接続してよい。第２の素子層２８は、０．５μｍ～１００μｍの厚さを有し、誘導体層と金属層（酸化シリコン、窒化シリコン、アルミニウム、チタン、銅等）との組み合わせから形成されてよい。第２の誘電体層３０は、１０ｎｍ～１００００ｎｍの厚さを有し、酸化シリコン、窒化シリコン、酸化アルミニウム、または、窒化アルミニウムから形成されてよい。さらに、ＭＥＭＳダイ１６は、２５μｍ～３００μｍ、または、１０μｍ～８００μｍの厚さを有し、第２のシリコン基板３２は、２５μｍ～３００μｍ間、または、１０μｍ～８００μｍの厚さをそれぞれ有する。
ＣＭＯＳコントローラダイ１８は、第３の素子層３６と、第３の素子層３６を覆う第３のシリコン基板３８とを含む。第３の素子層３６の底面は、ＣＭＯＳコントローラダイ１８の底面であり、第３のシリコン基板３８の裏面は、ＣＭＯＳコントローラダイ１８の上面である。第３の素子層３６は、薄膜ＭＥＭＳダイ１４内のＭＥＭＳ部品を制御するＣＭＯＳコントローラ（図示せず）と、第３の素子層３６の底面に複数の第３のダイ接点４０とを含んでよい。ビア構造（図示せず）を使用して、ＣＭＯＳコントローラを第３のダイ接点４０に接続してよい。第３の素子層３６は、０．１μｍ～５０μｍの厚さを有し、誘導体層と金属層（酸化シリコン、窒化シリコン、アルミニウム、チタン、銅等）の組み合わせから形成されてよい。さらに、ＣＭＯＳコントローラダイ１８は、２５μｍ～２５０μｍ、または、１０μｍ～７５０μｍの厚さを有し、第３のシリコン基板３８は、２５μｍ～２５０μｍ、または、１０μｍ～７５０μｍの厚さをそれぞれ有する。この実施形態において、ＣＭＯＳコントローラダイ１８は、ＳＯＩダイ１４及びＭＥＭＳダイ１６より低くてよい。異なる適用例においては、ＣＭＯＳコントローラダイ１８は、ＳＯＩダイ１４またはＭＥＭＳダイ１６と同じ高さであってよい、または、ＣＭＯＳコントローラダイ１８は、ＳＯＩダイ１４及びＭＥＭＳダイ１６より高くてよい。
次に、図３に示すように、第１のモールドコンパウンド４２が、接着剤層１０を覆って塗布されて、ＳＯＩダイ１４、ＭＥＭＳダイ１６、及び、ＣＭＯＳコントローラダイ１８を封止する。第１のモールドコンパウンド４２は、有機エポキシ樹脂系等であってよく、水酸化カリウム（ＫＯＨ）、水酸化ナトリウム（ＮａＯＨ）、及び、アセチルコリン（ＡＣＨ）等のエッチング化学物質に対してＳＯＩダイ１４、ＭＥＭＳダイ１６、及び、ＣＭＯＳコントローラダイ１８を保護するエッチャントバリアとして使用できる。第１のモールドコンパウンド４２は、シート成形、オーバーモールド、圧縮成形、トランスファーモールド、ダムフィル封止、または、スクリーン印刷封止等、様々な手順で塗布されてよい。典型的な圧縮成形において、第１のモールドコンパウンド４２の塗布に使用される成形圧は、１００ｐｓｉ～１０００ｐｓｉである。ＳＯＩダイ１４、ＭＥＭＳダイ１６、及び、ＣＭＯＳコントローラダイ１８は、相対的に厚く、ＳＯＩダイ１４と、ＭＥＭＳダイ１６と、ＣＭＯＳコントローラダイ１８との底面が基本的に平らなので、この成形ステップ中、ＳＯＩダイ１４、ＭＥＭＳダイ１６、ＣＭＯＳコントローラダイ１８に垂直ひずみは生じ得ない。
次に、硬化工程（図示せず）を使用して、第１のモールドコンパウンド４２を硬化する。硬化温度は、第１のモールドコンパウンド４２としてどの材料を使用するかに応じて、１００℃～３２０℃である。次に、図４に示すように、接着剤層１０及びキャリア１２が除去されて、第１の素子層２０の底面、第２の素子層２８の底面、及び、第３の素子層３６の底面が露出される。接着剤層１０及びキャリア１２の除去は、接着剤層１０を加熱することによって、または、接着剤層１０に紫外線光もしくはレーザ光を当てることによって、行われてよい。
図５～図８を参照して、本開示の一実施形態による、再配線工程を提供する。図５に示すように、最初に、第１の誘電体パターン４４が、ＳＯＩダイ１４、ＭＥＭＳダイ１６、及び、ＣＭＯＳコントローラダイ１８の下に形成される。従って、ＳＯＩダイ１４の第１の素子層２０、ＭＥＭＳダイ１６の第２の素子層２８、及び、ＣＭＯＳコントローラダイ１８の第３の素子層３６は、第１の誘電体パターン４４と接する。さらに、第１の素子層２０の底面の第１のダイ接点２６、第２の素子層２８の底面の第２のダイ接点３４、及び、第３の素子層３６の底面の第３のダイ接点４０は、第１の誘電体パターン４４を通して露出される。
次に、複数の再配線相互接続部４６が、図６に示すように形成される。この例示の目的のために、再配線相互接続部４６は、５つの第１の再配線相互接続部４６（１）と１つの第２の再配線相互接続部４６（２）とを含む。異なる適用例においては、再配線相互接続部４６は、より少ないまたは多い第１の再配線相互接続部４６（１）／第２の再配線相互接続部４６（２）を含んでよい。各第１の再配線相互接続部４６（１）は、第１のダイ接点２６、第２のダイ接点３４、及び、第３のダイ接点４０のうちの１つの対応するダイ接点に第１の誘電体パターン４４を通して電気的に結合され、第１の誘電体パターン４４の下に延在する。第２の再配線相互接続部４６（２）を使用して１つの第２のダイ接点３４を対応する第３のダイ接点４０に接続し、それによって、ＣＭＯＳコントローラダイ１８内のＣＭＯＳコントローラは、薄膜ＭＥＭＳダイ１６内のＭＥＭＳ部品に電気的に接続する。第２の再配線相互接続部４６（２）も、第１の誘電体パターン４４の下に延在してよい。再配線相互接続部４６と、第１のダイ接点２６、第２のダイ接点３４、及び、第３のダイ接点４０との接続には、はんだは使われない。
図７に示すように、第２の誘電体パターン４８が、第１の誘電体パターン４４の下に形成されて、各第１の再配線相互接続部４６（１）を部分的に封止する。従って、各第１の再配線相互接続部４６（１）の一部分が、第２の誘電体パターン４８を通して露出される。さらに、第２の誘電体パターン４８は、第２の再配線相互接続部４６（２）を完全に封止する。従って、第２の再配線相互接続部４６（２）は、どの部分も第２の誘電体パターン４８を通して露出されない。異なる適用例においては、第２の誘電体パターン４８を通して再配線相互接続部４６に電気的に結合された追加の再配線相互接続部（図示せず）と、第２の誘電体パターン４８の下に形成されて、追加の各再配線相互接続部を部分的に封止する追加の誘電体パターン（図示せず）とがあってよい。
最後に、図８に示すように、複数のパッケージ接点５０が形成されて、多層再配線構造５２が完成し、プリカーサーパッケージ５４を提供する。各パッケージ接点５０は、多層再配線構造５２の底面にあり、対応する第１の再配線相互接続部４６（１）の露出された部分に第２の誘電体パターン４８を通して電気的に結合される。結果として、第１の再配線相互接続部４６（１）は、パッケージ接点５０を第１のダイ接点２６、第２のダイ接点３４、及び、第３のダイ接点４０の一定のダイ接点に接続する。さらに、パッケージ接点５０は、互いに離れており、第２の誘電体パターン４８の下に延在し、それによって、連続した空隙５６が各パッケージ接点５０を取り囲むように同時に形成される。空隙５６は、ＳＯＩダイ１４の下、及び／または、ＭＥＭＳダイ１６の下に延在してよい。
多層再配線構造５２には、ガラス繊維が使われなくてよい、または、ガラスフリーであってよい。ここで、ガラス繊維とは、捩じられてより大きいグループになる個々のガラスストランドを指す。これらのガラスストランドは、次に、繊維に織られてよい。第１の誘電体パターン４４及び第２の誘電体パターン４８は、ベンゾシクロブテン（ＢＣＢ）、ポリイミド、または、他の誘電材料で形成されてよい。再配線相互接続部４６は、銅または他の適切な金属で形成されてよい。パッケージ接点５０は、銅、金、ニッケル、及び、パラジウムのうちの少なくとも１つで形成されてよい。多層再配線構造５２は、２μｍ～３００μｍの厚さを有する。
図９は、図８に示すプリカーサーパッケージ５４から、性能を向上させたウエハレベルパッケージを提供する例示の工程を示すフロー図である。図１０Ａ～図２０は、図９の工程に関連付けられたステップを示す。フロー図と関連するステップとは、連続して示されているが、必ずしも順序に依存しない。一部のステップは、提示のステップと異なる順序で行われてよい。さらに、本開示の範囲内の工程は、図９に示すステップより少ないまたは多いステップを含んでよい。
最初に、第３の誘電体層５８は、図１０Ａ～図１０Ｄ（ステップ１００）に示すように、多層再配線構造５２の底面に形成される。ある適用例においては、第３の誘電体層５８は、最終的なウエハレベルパッケージには残らなくてよい。従って、図１０Ａに示すように、パッケージ接点５０は、第３の誘電体層５８を通して露出される必要はない。第３の誘電体層５８は、各パッケージ接点５０を取り囲んでいる空隙５６を完全に埋め、各パッケージ接点５０を封止し、また、基本的に平坦な底面を提供する。第３の誘電体層５８は、誘電体をスピンオン、積層、成膜、または、成形することによって形成されて、各パッケージ接点５０を封止してよく、その後、研磨が行われて、基本的に平坦な表面を実現し得る。
後の処理ステップ（以下により詳細に記載する）で第３の誘電体層５８を簡単に除去できるように、図１０Ｂに示すように、パッシベーション層６０が、多層再配線構造５２と第３の誘電体層５８との間に形成されてよい。パッシベーション層６０は、第２の誘電体パターン４８の少なくとも露出された底面部分をカバーして、第３の誘電体層５８を後に除去する時に、第１の誘電体パターン４４と第２の誘電体パターン４８を保護する。一実施形態において、パッシベーション層６０は、第３の誘電体層５８を塗布する前に、窒化シリコン、窒化アルミニウム、または、他の金属もしくは誘電体膜を成膜することによって形成されてよく、これは、空隙５６内の第２の誘電体パターン４８の露出された底面部分に第３の誘電体層５８とは異なるようにエッチングする。パッシベーション層６０は、垂直方向にパッケージ接点５０を超えず、５ｎｍ～５０００ｎｍの厚さを有する。他の実施形態においては、パッシベーション層６０は、パッケージ接点５０のシード層であってよく、シード層は、パッケージ接点５０の前に形成され、（第２の誘電体パターン４８の底面から突き出ているパッケージ接点５０の厚さの１０分の１より薄いが）、パッケージ接点５０と同じ材料または異なる材料で形成されてよい。ここで、パッシベーション層６０は、第２の誘電体パターン４８の底面全体を覆って延在してよく、第２の誘電体パターン４８とパッケージ接点５０との間に挟まれてよい（図示せず）。
ある適用例においては、第３の誘電体層５８の少なくとも一部が、最終的なウエハレベルパッケージに残ってよい。従って、各パッケージ接点５０は、第３の誘電体層５８を通して露出される必要がある。ここで、図１０Ｃに示すように、第３の誘電体層５８は、空隙５６を完全に埋め、各パッケージ接点５０の側面を封止する。第３の誘電体層５８の底面と各パッケージ接点５０の底面とは、同じ平面にある。第３の誘電体層５８は、誘電体をスピンオン、積層、成膜、または、成形することによって形成されて、各パッケージ接点５０を封止してよく、その後、薄化ステップ（化学機械平坦化またはエッチング技術等）の後、各パッケージ接点５０の底面を露出する。
さらに、図１０Ｄに示すように、空隙５６がＳＯＩダイ１４の少なくとも７０％の下に延在する時、及び／または、ＭＥＭＳダイ１６の少なくとも７０％の下に延在する時、第３の誘電体層５８は、各パッケージ接点５０の側面を封止し、空隙５６を完全に埋め、また、各パッケージ接点５０の底面を超えて垂直に延びてよい。第３の誘電体層５８が、各パッケージ接点５０の底面を超えて垂直に延びてよいので、複数の異なる空気開口部６２は、同時に、各パッケージ接点５０の下に垂直に形成される。各パッケージ接点５０は、同じサイズまたは異なるサイズであってよく、正方形、長方形、三角形、及び、円形等、同じまたは異なる形状を有してよい。結果として、各空気開口部６２は、同じまたは異なるサイズを有してよく、正方形、長方形、三角形、及び、円形等、同じまたは異なる形状を有してよい。ＳＯＩダイ１４とＭＥＭＳダイ１６の垂直方向下にパッケージ接点５０が無い場合、ＳＯＩダイ１４とＭＥＭＳダイ１６の垂直方向下に空気開口部６２は無い。各空気開口部６２は、２５μｍｘ２５μｍ～４００μｍｘ４００μｍのサイズを有し、空隙５６と比較してずっと小さい。各空気開口部６２の深さは、できるだけゼロに近付くように最小化される。ここで、第３の誘電体層５８は、基本的に平坦な底面を有し、各パッケージ接点５０は、第３の誘電体層５８を通して露出される。第３の誘電体層５８は、誘電体をスピンオン、積層、成膜、または、成形することによって形成されてよく、次に、研磨の後、基本的に平坦な表面を実現してよい。図１０Ａ～図１０Ｄに関して、第３の誘電体層５８は、ＢＣＢ、ポリイミド、または、他の誘電材料（ＵＶ感受性材料等）で形成されてよい。第３の誘電体層５８は、第２の誘電体パターン４８と同じまたは異なる材料で形成されてよい。
第３の誘電体層５８が形成された後、図１１に示すように、第１のモールドコンパウンド４２が薄くされて、ＳＯＩダイ１４の第１のシリコン基板２４とＭＥＭＳダイ１６の第２のシリコン基板３２とを露出する（ステップ１０２）。ここで、図１１は、図１０Ａに由来しており、同じ薄化手順が、図１０Ｂ～図１０Ｄにも（簡単にするために図示せず）適用されてよい。薄化手順は、機械的研削工程を用いて行われてよい。ここで、ＣＭＯＳコントローラダイ１８は、ＭＥＭＳダイ１６及びＳＯＩダイ１４の両方より高さが低く、よって、ＣＭＯＳコントローラダイ１８のシリコン基板３８は、露出されず、第１のモールドコンパウンド４２に封止されたままである。
次に、図１２に示すように、第１のシリコン基板２４及び第２のシリコン基板３２が、実質的に除去されて、エッチングされたプリカーサーパッケージ６４が与えられる（ステップ１０４）。ＳＯＩダイ１４からの第１のシリコン基板２４の除去により、薄膜ＳＯＩダイ１４Ｔが提供され、第１のモールドコンパウンド４２内に薄膜ＳＯＩダイ１４Ｔを覆う第１のキャビティ６６が形成される。ＭＥＭＳダイ１６から第２のシリコン基板３２の除去により、薄膜ＭＥＭＳダイ１６Ｔが提供され、第１のモールドコンパウンド４２内に薄膜ＭＥＭＳダイ１６Ｔを覆う第２のキャビティ６８が形成される。ここで、シリコン基板を実質的に除去するとは、シリコン基板全体の少なくとも９５％を除去して、最大２μｍのシリコン基板を残すことを指す。望ましい場合には、第１のシリコン基板２４及び第２のシリコン基板３２を完全に除去し、それによって、薄膜ＳＯＩダイ１４Ｔの第１の誘電体層２２が、第１のキャビティ６６の底に露出し、薄膜ＭＥＭＳダイ１６Ｔの第２の誘電体層３０が、第２のキャビティ６８の底に露出する。
第１のシリコン基板２４及び第２のシリコン基板３２の実質的な除去は、ＴＭＡＨ、ＫＯＨ、ＡＣＨ、ＮａＯＨ等であってよいウエット／ドライエッチャント化学物質を用いたエッチング工程によって行われてよい。第１の誘電体層２２は、薄膜ＳＯＩダイ１４Ｔの第１の素子層２０を保護するエッチングストップとして機能し、第２の誘電体層３０は、薄膜ＭＥＭＳダイ１６Ｔの第２の素子層２８を保護するエッチングストップとして機能する。第１のモールドコンパウンド４２は、ＣＭＯＳコントローラダイ１８を封止し、ウエット／ドライエッチャント化学物質から保護する。ある適用例においては、保護層（図示せず）が、第３の誘電体層５８の底面に置かれて、第３の誘電体層５８、及び／または、（図１０Ｃ及び図１０Ｄに示すように、パッケージ接点５０が第３の誘電体層５８を通って露出される場合）パッケージ接点５０をエッチャント化学物質から保護してよい。保護層は、エッチング工程の前に塗布されて、エッチング工程の後、除去される。さらに、ＣＭＯＳコントローラダイ１８のシリコン基板３８が、第１のモールドコンパウンド４２によって封止されていない場合（ある適用例においては、ＣＭＯＳコントローラダイ１８は、ＳＯＩダイ１４及びＭＥＭＳダイ１６と同じ高さ、または、それらより高い場合、ＣＭＯＳコントローラダイ１８のシリコン基板３８は、薄化工程中、露出される）、シリコン基板３８を覆うように配置されて、ＣＭＯＳコントローラダイ１８をウエット／ドライエッチャント化学物質から保護する追加の保護層（図示せず）があってよい。追加の保護層は、エッチング工程の前に塗布され、エッチング工程の後で除去される。
エッチングされたプリカーサーパッケージ６４は、図１３に示すように、接着剤７２を介して剛性キャリア７０に接着されてよい（ステップ１０６）。剛性キャリア７０は、光透過性であってよく、石英、溶融シリカ、または、サファイヤから形成されてよい。接着剤７２は、ＵＶ感受性の接着テープまたはフィルムであってよい。（図１０Ａ、１０Ｂ、及び１０Ｄに示すように）第３の誘電体層５８がパッケージ接点５０を封止する、または、各パッケージ接点５０の底面を超えて垂直に延びる場合、第３の誘電体層５８の平坦な底面は、接着剤７２と接触する。第３の誘電体層５８の底面と各パッケージ接点５０の底面とが（図１０Ｃに示すように）同じ平面にある場合、第３の誘電体層５８とパッケージ接点５０との両方が、接着剤７２（図示せず）と接触する。剛性キャリア７０は、エッチングされたプリカーサーパッケージ６４を機械的に支持して助けてもよい。ある適用例においては、エッチングされたプリカーサーパッケージ６４は、剛性キャリア７０に接着されなくてもよく、剛性キャリア７０は、以下の製造ステップで使用されない。
次に、図１４に示すように、第２のモールドコンパウンド７４が塗布されて、第１のキャビティ６６及び第２のキャビティ６８を実質的に埋める（ステップ１０８）。ここで、キャビティを実質的に埋めるというのは、キャビティ全体の少なくとも７５％を埋めることを指す。第２のモールドコンパウンド７４は、薄膜ＳＯＩダイ１４Ｔの上面と、薄膜ＭＥＭＳダイ１６Ｔの上面とを直接、覆って存在する。第１のキャビティ６６に第１のシリコン基板２４が残っておらず、第２のキャビティ６８に第２のシリコン基板３２が残っていない場合、第２のモールドコンパウンド７４は、第１の誘電体層２２と第２の誘電体層３０とを直接、覆って存在する。ある場合には、第２のモールドコンパウンド７４の一部分が、第１のモールドコンパウンド４２を覆ってさらに存在してよい。第２のモールドコンパウンド７４は、第１のモールドコンパウンド４２によってＣＭＯＳコントローラダイ１８から分離される。ＣＭＯＳコントローラダイ１８の上面は、第１のモールドコンパウンド４２と接している。
第２のモールドコンパウンド７４は、２Ｗ／ｍ・Ｋより大きい、または、１０Ｗ／ｍ・Ｋより大きい熱伝導率を有し、１×１０ 6 Ｏｈｍ・ｃｍより大きい電気抵抗率を有する。一般に、第２のモールドコンパウンド７４の熱伝導率が高ければ高いほど、薄膜ＳＯＩダイ１４Ｔ及び薄膜ＭＥＭＳダイ１６Ｔの熱性能は良くなる。さらに、第２のモールドコンパウンド７４の高い電気抵抗率は、薄膜ＭＥＭＳダイ１６ＴのＭＥＭＳ部品の高周波数での品質係数（Ｑ）を向上し得る、また、薄膜ＳＯＩダイ１４Ｔの損失を低減し得る。
第２のモールドコンパウンド７４は、ＰＰＳ（ポリフェニルスルフィド）、窒化ホウ素もしくはアルミナ熱添加剤をドープしたオーバーモールドエポキシ樹脂等、熱可塑性プラスチックまたは熱硬化性材料から形成されてよい。ある適用例においては、エッチングされたプリカーサーパッケージ６４は、ＭＥＭＳダイ１６及びＣＭＯＳコントローラダイ１８のみを含んでよい。第２のモールドコンパウンド７４も、２Ｗ／ｍ・Ｋ未満の熱伝導率を有する有機エポキシ樹脂系から形成されてよい。第２のモールドコンパウンド７４は、第１のモールドコンパウンド４２と同じまたは異なる材料で形成されてよい。しかしながら、第２のモールドコンパウンド７４とは異なり、第１のモールドコンパウンド４２は、熱伝導率要件または電気抵抗率要件を有さない。ある適用例においては、第１のモールドコンパウンド４２と第２のモールドコンパウンド７４の両方が、２Ｗ／ｍ・Ｋより大きい熱伝導率を有する。ある適用例においては、第１のモールドコンパウンド４２は、２Ｗ／ｍ・Ｋ未満の熱伝導率を有し、第２のモールドコンパウンド７４は、２Ｗ／ｍ・Ｋより大きい熱伝導率を有する。ある適用例においては、第１のモールドコンパウンド４２は、２Ｗ／ｍ・Ｋより大きい熱伝導率を有し、第２のモールドコンパウンド７４は、１０Ｗ／ｍ・Ｋより大きい熱伝導率を有する。
第２のモールドコンパウンド７４は、シート成形、オーバーモールド、圧縮成形、トランスファーモールド、ダムフィル封止、及び、スクリーン印刷封止等、様々な手順で塗布されてよい。第２のモールドコンパウンド７４の成形工程中、液化と成形圧とは、エッチングされたプリカーサーパッケージ６４全体にわたって均一でない場合がある。薄膜ＳＯＩダイ１４Ｔと薄膜ガラスベースダイ１４Ｔの真下の多層再配線構造５２の第１の部分との第１の組み合わせと、薄膜ＭＥＭＳダイ１６Ｔと薄膜ＭＥＭＳダイ１６Ｔの真下の多層再配線構造５２の第２の部分との第２の組み合わせは、エッチングされたプリカーサーパッケージ６４の他の部分よりも大きい成形圧を受ける場合がある。典型的な圧縮成形においては、第２のモールドコンパウンド７４が高い熱伝導率の材料（＞＝２Ｗ／ｍ・Ｋ）で形成される場合、第２のモールドコンパウンド７４の塗布に使用される成形圧と温度は、それぞれ、２５０ｐｓｉ～１０００ｐｓｉ、１００℃～３５０℃である。
薄膜ＳＯＩダイ１４Ｔが、０．１μｍ～５０μｍの厚さを有すること、薄膜ＭＥＭＳダイ１６Ｔが、０．５μｍ～１００μｍの厚さを有すること、及び、多層再配線構造５２が、２μｍ～３００μｍの厚さを有することに注意されたい。従って、薄膜ＳＯＩダイ１４Ｔと多層再配線構造５２の第１の部分との第１の組み合わせ、または、薄膜ＭＥＭＳダイ１６Ｔと多層再配線構造５２の第２の部分との第２の組み合わせとは、厚さが、数μｍほどに薄くなり得る。空隙５６、特に、薄膜ＳＯＩダイ１４Ｔの垂直方向下、及び／または、薄膜ＭＥＭＳダイ１６Ｔの垂直方向下の空隙５６の部分を埋める第３の誘電体層５８が無い場合、第１の組み合わせの垂直ひずみ、及び／または、第２の組み合わせの垂直ひずみが、成形ステップ中に生じる場合がある。薄膜ＳＯＩダイ１４Ｔ垂直方向下、及び／または、薄膜ＭＥＭＳダイ１６Ｔ垂直方向下の空隙５６の部分に追加の支持が無いと、第１の組み合わせ及び第２の組み合わせは、高い垂直成形圧に耐えられない場合がある。
一実施形態において、（図１０Ａ及び１０Ｂに示すように）第３の誘電体層５８が空隙５６を完全に埋め、各パッケージ接点５０を封止し、且つ、平坦な底面を提供する時、多層再配線構造５２の下に空隙はない。従って、第３の誘電体層５８は、剛性キャリア７０と組み合わされて、薄膜ＳＯＩダイ１４Ｔと薄膜ＭＥＭＳダイ１６Ｔとに高い成形圧に耐える十分な機械的支持を与え得る。薄膜ＳＯＩダイ１４Ｔと薄膜ＭＥＭＳダイ１６Ｔとの垂直ひずみは、許容できるレベルまで低減され得る。
他の実施形態においては、（図１０Ｃに示すように）第３の誘電体層５８が完全に空隙５６を埋め、各パッケージ接点５０の側面を封止し、且つ、各パッケージ接点５０の底面と同じ平らな面に底面を有する時、多層再配線構造５２の下に空隙は無い。従って、第３の誘電体層５８は、剛性キャリア７０（図示せず）と組み合わされて、薄膜ＳＯＩダイ１４Ｔと薄膜ＭＥＭＳダイ１６Ｔとに高い成形圧に耐える十分な機械的支持を提供し得る。薄膜ＳＯＩダイ１４Ｔと薄膜ＭＥＭＳダイ１６Ｔとの垂直ひずみは、許容できるレベルまで低減され得る。
さらに、（図１０Ｄに示すように）第３の誘電体層５８が、空隙５６を完全に埋め、各パッケージ接点５０の側面を封止し、且つ、各パッケージ接点５０の底面を超えて垂直に延びる時、各パッケージ接点５０の下に垂直に複数の空気開口部６２が形成される。各空気開口部６２は、空隙５６に比べてずっと小さく、薄膜ＳＯＩダイ１４Ｔ及び薄膜ＭＥＭＳダイ１６Ｔの垂直方向下にない場合があるので、空気開口部６２は、埋められていない空隙５６より、薄膜ＳＯＩダイ１４Ｔと薄膜ＭＥＭＳダイ１６Ｔの垂直ひずみは大幅に小さくなり得る。（空隙５６が、薄膜ＳＯＩダイ１４Ｔの少なくとも７０％の下に延在する、及び／または、薄膜ＭＥＭＳダイ１６Ｔの少なくとも７０％の下に延在する、及び、第３の誘電体層５８が空隙５６を完全に埋めるので）、第３の誘電体層５８は、薄膜ＳＯＩダイ１４Ｔの少なくとも７０％の下に延在する、及び／または、薄膜ＭＥＭＳダイ１６Ｔの少なくとも７０％の下に延在する。従って、第３の誘電体層５８は、剛性キャリア７０（図示せず）と組み合わされて、薄膜ＳＯＩダイ１４Ｔと薄膜ＭＥＭＳダイ１６Ｔに高い成形圧に耐える十分な機械的支持を提供し得る。さらに、第１のモールドコンパウンド４２の垂直方向下、及び／または、ＣＭＯＳコントローラダイ１６垂直方向下に、一部の空気開口部６２があってよい。第１のモールドコンパウンド４２及びＣＭＯＳコントローラダイ１６は比較的厚く、空気開口部６２は、小さいサイズ（４００μｍｘ４００μｍ以下）なので、第１のモールドコンパウンド４２及び／またはＣＭＯＳコントローラダイ１６は、高い成形圧に耐えるほど十分に剛性である。
硬化工程（図示せず）が続いて、第２のモールドコンパウンド７４を硬くする（ステップ１１０）。硬化温度は、第２のモールドコンパウンド７４としてどの材料を使用するかに応じて、１００℃～３２０℃である。次に、第２のモールドコンパウンド７４の上面が、図１５に示すように、平坦化される（ステップ１１２）。第２のモールドコンパウンド７４が第１のモールドコンパウンド４２の上面をカバーしない場合、第２のモールドコンパウンド７４及び／または第１のモールドコンパウンド４２の上面が、平坦化されて同一平面にされる（図示せず）。平坦化には機械的研削工程を使用してよい。
図１６Ａ～図１６Ｄ（ステップ１１４）は、剛性キャリア７０を取り外した後、第３の誘電体層５８が露出されているのを示す。図１６Ａ～図１６Ｄは、それぞれ、図１０Ａ～図１０Ｄに由来している。剛性キャリア７０が光透過性の剛性キャリアで、接着剤７２がＵＶ感受性のフィルムまたはテープの場合、剛性キャリア７０をＵＶ環境に露出して、取り外し工程を達成する。
取り外し工程の後、パッケージ接点５０は、（図１６Ａ及び１６Ｂに示す）第３の誘電体層５８によって完全に封止されてよい。性能を向上させたウエハレベルパッケージ７６を完成させるために、図１７に示すように、第３の層５８と（存在する場合）パッシベーション層６０とが、除去される（ステップ１１６）。ウェットエッチングを使用して、第３の誘電体層５８を多層再配線構造５２から除去してよい。第３の誘電体層５８と第２の誘電体パターン４８との間にパッシベーション層が無い場合、第３の誘電体層５８と第２の誘電体パターン４８は、異なるエッチング特性を有する異なる材料で形成されてよい。例えば、第３の誘電体層５８と第２の誘電体パターン４８は、異なるエッチング特性を有する２つの異なるポリイミド材料で形成される。従って、第２の誘電体パターン４８を攻撃せずに、第３の誘電体層５８が選択的にエッチングされてよい。パッシベーション層６０が、第３の誘電体層５８と第２の誘電体パターン４８との間に挟まれている場合、第３の誘電体層５８及び第２の誘電体パターン４８は、同じまたは異なるエッチング特性を有する材料で形成されてよい。パッシベーション層６０は、第２の誘電体パターン４８を保護するエッチングストップである。ウエットまたはドライエッチングを使用して、パッシベーション層６０を除去してよい。パッシベーション層６０と第２の誘電体パターン４８が異なるエッチング特性を有する異なる材料で形成されるので、第２の誘電体パターン４８を攻撃せずに、パッシベーション層６０が選択的にエッチングされてよい。さらに、パッシベーション層６０のエッチングの間、パッケージ接点５０を保護するために、リソグラフィ技術を使用してよい。パッシベーション層６０が、パッケージ接点５０のシード層である場合、パッシベーション層６０は、リソグラフィ技術を使わずにエッチングされてよい。パッケージ接点５０は、攻撃され得るが、パッシベーション層６０と各パッケージ接点５０の第２の誘電体パターン４８の底面から突き出る部分との厚さの違いが大きい（１０倍を超える）ので、大きく変化することはない。
他の実施形態においては、取り外し工程の後、各パッケージ接点５０の底面は、露出されてよく、（図１６Ｃに示す）第３の誘電体層５８の底面と同じ平面にあってよい。性能が向上されたウエハレベルパッケージ７６’を完成させるために、第３の誘電体層５８の少なくとも一部分が、図１８に示すように除去されてよい（ステップ１１６）。エッチング技術を使用して、第３の誘電体層５８の少なくとも一部分を除去して、各パッケージ接点５０の側面の少なくとも一部分を露出させてよい。ここで、第３の誘電体層５８と第２の誘電体パターン４８は、異なるエッチング特性を有する異なる材料で形成されてよい。さらに、第３の層５８を除去する代わりに、図１９に示すように、バンプ７８を各パッケージ接点５０の底面を直接、覆うように形成して、性能を向上させたウエハレベルパッケージ７６”を完成させてよい（ステップ１１６）。結果として、各バンプ７８は、第１のダイ接点２６、第２のダイ接点３４、及び、第３のダイ接点４０のうちの対応するダイ接点に電気的に結合される。各バンプ７８は、標準的なバンピング技術によって、スズまたはスズ合金等のはんだ合金から形成されてよい。
さらに、取り外し工程の後、各パッケージ接点５０の底面は、（図１６Ｄに示す）各パッケージ接点５０の底面を垂直方向に超える第３の誘電体層５８を通して露出されてよい。ウエハレベルパッケージ７６”’は、図２０に示すように、複数の外部接点８０を形成することによって完成されてよい（ステップ１１６）。各外部接点８０は、第３の誘電体層５８を通して対応するパッケージ接点５０と接触し、第３の誘電体層５８の下に延在する。結果として、各外部接点８０は、第１のダイ接点２６、第２のダイ接点３４、及び、第３のダイ接点４０のうちの対応するダイ接点に電気的に結合される。外部接点８０は、銅、ニッケル、金、はんだ、及び、他のはんだ付け可能な金属のうちの少なくとも１つで形成されてよい。
最後に、ウエハレベルパッケージ７６／７６’／７６”／７６”’は、マーキング、ダイシング、及び、個々の部品に個片化されてよい（ステップ１１８）。
当業者は、本開示の好ましい実施形態への改良及び修正を認識するであろう。そのような全ての改良及び修正は、本明細書に開示の概念と以下の特許請求の範囲内にあるとみなされる。
〔態様１〕
第１のダイと第１のモールドコンパウンドとを有するモールドウエハを提供することであって、
前記第１のダイは、第１の素子層と、前記第１の素子層を覆う第１の誘電体層と、前記第１の誘電体層を覆う第１のシリコン基板とを含み、前記第１の素子層は、前記第１の素子層の底面に複数の第１のダイ接点を含み、
前記第１のダイの上面は、前記第１のシリコン基板の上面であり、前記第１のダイの底面は、前記第１の素子層の前記底面であり、
前記第１のモールドコンパウンドは、前記第１のダイの側面と前記上面とを封止し、前記第１の素子層の前記底面は露出される、
前記モールドウエハを提供することと、
前記モールドウエハの下に多層再配線構造を形成することであって、
前記多層再配線構造は、前記多層再配線構造の底面に複数のパッケージ接点と、前記複数のパッケージ接点を前記複数の第１のダイ接点のうちの一定のダイ接点に接続する再配線相互接続部とを含み、
前記複数のパッケージ接点の各々は、分離しており、連続した空隙によって囲まれ、前記連続した空隙は、前記第１のダイの下に延在し、
前記再配線相互接続部と前記複数の第１のダイ接点との間の接続には、はんだが使用されていない、
前記多層再配線構造を形成することと、
前記連続した空隙を埋める誘電体層であって、平坦な底面を有する前記誘電体層を形成することと、
前記第１のモールドコンパウンドを薄くして、前記第１のシリコン基板の前記上面を露出させることと、
前記第１のダイの前記第１のシリコン基板を実質的に除去して、第１の薄膜ダイを提供し、前記第１のモールドコンパウンド内に前記第１の薄膜ダイを覆うキャビティを形成することであって、前記第１の薄膜ダイは前記キャビティの底に露出された上面を有する、前記第１のシリコン基板を実質的に除去することと、
前記キャビティを実質的に埋め、前記第１の薄膜ダイの前記上面に直接、接触するように、第２のモールドコンパウンドを塗布することと、
を含む、方法。
〔態様２〕
前記第１のダイは、微小電気機械システム（ＭＥＭＳ）部品を提供する、態様１に記載の方法。
〔態様３〕
前記第１のダイは、シリコンオンインシュレータ（ＳＯＩ）構造から形成され、前記第１のダイの前記第１の素子層は、前記ＳＯＩ構造のシリコンエピタキシ層から形成され、前記第１のダイの前記第１の誘電体層は、前記ＳＯＩ構造の埋め込み酸化層であり、前記第１のダイの前記第１のシリコン基板は、前記ＳＯＩ構造のシリコン基板である、態様１に記載の方法。
〔態様４〕
前記モールドウエハは、第２の完全な状態のダイをさらに含み、前記第２の完全な状態のダイは、第２の素子層と、前記第２の素子層を覆う第２のシリコン基板とを含み、
前記第２のダイの上面は、前記第２のシリコン基板の上面であり、前記第２のダイの底面は、前記第２の素子層の前記底面であり、
前記第１のダイは、前記第２のダイより高さが高く、
前記第１のモールドコンパウンドは、前記第２のダイの側面と前記上面を封止し、前記第２の素子層の前記底面は露出される、態様１に記載の方法。
〔態様５〕
前記第１のダイは、ＭＥＭＳ部品を提供し、前記第２の完全な状態のダイは、前記ＭＥＭＳ部品を制御する相補型金属酸化膜半導体（ＣＭＯＳ）コントローラを提供する、態様４に記載の方法。
〔態様６〕
前記第２のモールドコンパウンドは、２Ｗ／ｍ・Ｋより大きい熱伝導率を有する、態様１に記載の方法。
〔態様７〕
前記第２のモールドコンパウンドは、１×１０ 6 Ｏｈｍ・ｃｍより大きい電気抵抗率を有する、態様１に記載の方法。
〔態様８〕
前記第１のモールドコンパウンドは、前記第２のモールドコンパウンドと同じ材料から形成される、態様１に記載の方法。
〔態様９〕
前記第１のモールドコンパウンドと前記第２のモールドコンパウンドは、異なる材料から形成される、態様１に記載の方法。
〔態様１０〕
前記キャビティの前記底に露出された前記第１の薄膜ダイの前記上面は、前記第１の誘電体層の上面である、態様１に記載の方法。
〔態様１１〕
前記多層再配線構造は、ガラス繊維が使われてない、態様１に記載の方法。
〔態様１２〕
前記第２のモールドコンパウンドを塗布する前に、前記誘電体層の前記平坦な底面を剛性キャリアに接着剤によって接着することをさらに含む、態様１に記載の方法。
〔態様１３〕
前記第２のモールドコンパウンドを塗布した後に、前記剛性キャリアを前記誘電体層から取り外すことをさらに含む、態様１２に記載の方法。
〔態様１４〕
前記誘電体層は、前記複数のパッケージ接点の各々を封止する、態様１に記載の方法。
〔態様１５〕
前記第２のモールドコンパウンドを塗布した後に、前記誘電体層を除去して、前記複数のパッケージ接点を露出させることをさらに含む、態様１４に記載の方法。
〔態様１６〕
前記誘電体層は、前記複数のパッケージ接点の各々の側面を封止し、前記誘電体層の前記平坦な底面と前記複数のパッケージ接点の各々の底面とは、同じ平面にある、態様１に記載の方法。
〔態様１７〕
前記第２のモールドコンパウンドを塗布した後、前記複数のパッケージ接点の各々の前記底面を直接、覆うバンプを形成することをさらに含む、態様１６に記載の方法。
〔態様１８〕
前記第２のモールドコンパウンドを塗布した後、前記誘電体層の少なくとも一部を除去することをさらに含み、それによって、前記複数のパッケージ接点の各々の前記側面の少なくとも一部を露出させる、態様１６に記載の方法。
〔態様１９〕
前記誘電体層は、前記複数のパッケージ接点の各々の前記側面を封止し、前記複数のパッケージ接点の各々の前記底面を超えて垂直方向に延びる、態様１に記載の方法。
〔態様２０〕
前記誘電体層は、前記第１のダイの少なくとも７０％の下に延在する、態様１９に記載の方法。
〔態様２１〕
複数の外部接点を形成することをさらに含み、前記複数の外部接点の各々は、対応するパッケージ接点と前記誘電体層を通して接触し、前記誘電体層の下に延在する、態様１９に記載の方法。

Claims (17)

  1. 第１の素子層と当該第１の素子層を覆う第１の誘電体層とを備える第１の薄膜ダイであって、当該第１の素子層が当該第１の素子層の底面に複数の第１のダイ接点を備える、第１の薄膜ダイと、
    第１の誘電体パターンと、再配線相互接続部と、第２の誘電体パターンと、複数のパッケージ接点とを備える多層再配線構造であって、
    前記第１の誘電体パターンは前記第１の薄膜ダイの下に形成され、前記複数の第１のダイ接点は当該第１の誘電体パターンを通して露出され、
    前記再配線相互接続部は、前記第１の誘電体パターンを通して前記複数の第１のダイ接点に電気的に結合されて当該第１の誘電体パターンの下に延在し、当該再配線相互接続部と当該複数の第１のダイ接点との間の接続にははんだが使用されておらず、
    前記第２の誘電体パターンは前記第１の誘電体パターンの下に形成されて各前記再配線相互接続部を部分的に封止し、
    前記複数のパッケージ接点の各々は分離しており前記多層再配線構造の底面にあり、前記再配線相互接続部は前記複数の第１のダイ接点を前記複数のパッケージ接点のうちの一定のダイ接点に接続し、
    多層再配線構造と、
    前記複数のパッケージ接点の各々を囲み、当該複数のパッケージ接点の各々の各側面の少なくとも一部を封止する支持誘電体層であって、当該複数のパッケージ接点の各々の底面が当該支持誘電体層によって覆われていない、支持誘電体層と、
    前記多層再配線構造を覆い前記第１の薄膜ダイの周囲に存在する第１のモールドコンパウンドであって、当該第１の薄膜ダイの上面を超えて延びて当該第１のモールドコンパウンド内に当該第１の薄膜ダイを覆う開口部を画定し、当該第１の薄膜ダイの当該上面が当該開口部の底で露出される、第１のモールドコンパウンドと、
    前記開口部を埋め、前記第１の薄膜ダイの前記上面に接触する第２のモールドコンパウンドと、
    を備える、装置。
  2. 請求項１に記載の装置において、
    前記支持誘電体層は、前記複数のパッケージ接点の各々の各側面を完全に封止し、
    前記支持誘電体層の底面、及び、前記複数のパッケージ接点の各々の前記底面は、同じ平面の中にある、装置。
  3. 請求項２に記載の装置において、
    複数のバンプを更に備え、
    前記複数のバンプの各々は、前記複数のパッケージ接点の対応するパッケージ接点の前記底面に直接結合される、装置。
  4. 請求項１に記載の装置において、
    前記支持誘電体層は、前記複数のパッケージ接点の各々の各側面の一部を覆い、その結果、当該複数のパッケージ接点の各々の各側面の他の部分は露出される、装置。
  5. 請求項１に記載の装置において、
    前記支持誘電体層は、前記複数のパッケージ接点の各々の各側面を完全に封止し、
    前記支持誘電体層の底面は、前記複数のパッケージ接点の各々の前記底面を垂直方向に超える、装置。
  6. 請求項５に記載の装置において、
    複数の外部接点を更に備え、
    前記複数の外部接点の各々は、前記複数のパッケージ接点の中の対応するパッケージ接点の前記底面に前記支持誘電体層を通して直接結合される、装置。
  7. 請求項１に記載の装置において、
    前記第１の誘電体層の上面は、前記第１の薄膜ダイの上面であり、その結果、前記第２のモールドコンパウンドは、当該第１の誘電体層の前記上面に接触する、装置。
  8. 請求項１に記載の装置において、
    前記支持誘電体層は、平坦な底面を有する、装置。
  9. 請求項１に記載の装置において、
    前記第１の薄膜ダイは、微小電気機械システム（ＭＥＭＳ）部品を提供する、装置。
  10. 請求項１に記載の装置において、
    前記第１の薄膜ダイは、シリコンオンインシュレータ（ＳＯＩ）構造から形成され、
    前記第１の薄膜ダイの前記第１の素子層は、前記ＳＯＩ構造のシリコンエピタキシ層から形成され、
    前記第１の薄膜ダイの前記第１の誘電体層は、前記ＳＯＩ構造の埋め込み酸化層である、装置。
  11. 請求項１に記載の装置において、
    第２の完全な状態のダイを更に備え、
    前記第２の完全な状態のダイは、前記多層再配線構造を覆う第２の機器層、及び、当該第２の機器層を覆う完全な状態のシリコン基板を含み、
    前記多層再配線構造を覆う前記第１のモールドコンパウンドは、前記第２の完全な状態のダイを封止する、装置。
  12. 請求項１１に記載の装置において、
    前記第１の薄膜ダイは、ＭＥＭＳ部品を提供し、
    前記第２の完全な状態のダイは、前記ＭＥＭＳ部品を制御する相補型金属酸化膜半導体（ＣＭＯＳ）コントローラを提供する、装置。
  13. 請求項１に記載の装置において、
    前記第２のモールドコンパウンドは、２Ｗ／ｍ・Ｋより大きい熱伝導率を有する、装置。
  14. 請求項１に記載の装置において、
    前記第２のモールドコンパウンドは、１×１０6Ｏｈｍ・ｃｍより大きい電気抵抗率を有する、装置。
  15. 請求項１に記載の装置において、
    前記第１のモールドコンパウンドは、前記第２のモールドコンパウンドと同じ材料から形成される、装置。
  16. 請求項１に記載の装置において、
    前記第１のモールドコンパウンドと前記第２のモールドコンパウンドは、異なる材料から形成される、装置。
  17. 請求項１に記載の装置において、
    前記多層再配線構造は、ガラス繊維が使われてない、装置。
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