JP4476939B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 227
- 239000000758 substrate Substances 0.000 claims description 41
- 238000002955 isolation Methods 0.000 claims description 37
- 210000000746 body region Anatomy 0.000 claims description 31
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 100
- 239000012535 impurity Substances 0.000 description 75
- 230000000694 effects Effects 0.000 description 24
- 238000012986 modification Methods 0.000 description 18
- 230000004048 modification Effects 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 15
- 239000000463 material Substances 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 238000000034 method Methods 0.000 description 10
- 101000658644 Homo sapiens Tetratricopeptide repeat protein 21A Proteins 0.000 description 9
- 102100034913 Tetratricopeptide repeat protein 21A Human genes 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 230000010355 oscillation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 102100025292 Stress-induced-phosphoprotein 1 Human genes 0.000 description 3
- 101710140918 Stress-induced-phosphoprotein 1 Proteins 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101100311260 Caenorhabditis elegans sti-1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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Description
(1)SOIを用いたアナログ用CMOS回路における基板浮遊効果を抑制出来る。
本実施形態に係る構成であると、p+型不純物拡散層13からMOSトランジスタ6のボディ領域に対して電位を与えることが出来る。従って、MOSトランジスタ6のボディ領域が電気的にフローティングの状態となることを防止出来、基板浮遊効果の発生を抑制出来る。
次に図11を用いてY4−Y4’線に沿った断面構造について図11を用いて説明する。図示するように、半導体層32中にはn+型不純物拡散層は形成されていない。また図10と同様に、半導体層32上には絶縁膜36を介在して配線層21が形成されている。更に半導体層32上には、配線層21から素子領域AA3の一端及び他端にわたって、ゲート電極20がゲート絶縁膜34を介在して形成されている。すなわち、Y4−Y4’線に沿った領域では、素子領域AA3は全てp型領域であり、且つそのp型領域の上面全面は配線層21及びゲート電極20によって被覆されている。
(2)半導体装置の性能を向上出来る(その1)。
本実施形態に係る構成であると、上記第1の実施形態で説明した構成に比べて寄生容量が低下し、CMOS回路の入力容量が低下する。従って、アナログ用CMOS回路のアナログ特性(例えばカットオフ周波数)を向上出来る。この点について以下、詳細に説明する。
(3)半導体装置の性能を向上出来る(その2)。
本実施形態に係る構成であると、配線層24がコンタクトプラグCP4を形成する領域として設けられている。従って、コンタクトプラグCP4の数を増やすことが出来る。その結果、ゲート信号が各MOSトランジスタ37のゲート20に速やかに伝達され、MOSトランジスタ37の動作速度及び動作信頼性を向上出来る。
1.半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に複数形成され、互いに離隔された第1導電型の第1半導体層と、
隣接する前記第1半導体層間に位置し且つ該第1半導体層に接するように前記第1絶縁膜上に形成された、前記第1導電型と逆導電型の第2導電型の第2半導体層と、
複数の前記第2半導体層に接するように前記第1絶縁膜上に形成された前記第2導電型の第3半導体層と、
前記第2半導体層上にゲート絶縁膜を介在して形成されたゲート電極と、
前記第3半導体層上に第2絶縁膜を介在して形成され、複数の前記ゲート電極を共通接続する第1配線層と、
少なくとも前記第3半導体層に接するように前記第1絶縁膜上に形成された前記第2導電型の第4半導体層と、
前記第4半導体層に接し、且つ前記第4半導体層によって前記第1乃至第3半導体層と離隔されるように前記第1絶縁膜上に形成された前記第2導電型の第5半導体層と、
前記第4半導体層上に第3絶縁膜を介在して形成された第2配線層と、
前記第5半導体層上に形成された第1コンタクトプラグとを具備し、前記第1乃至第5半導体層は前記第1絶縁膜によって前記半導体基板と電気的に分離され、前記第4半導体層の長手方向の長さは、前記第3半導体層の長手方向よりも短い。
2.隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のMOSトランジスタを同一の素子領域内に備えた半導体装置であって、半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記半導体基板と電気的に分離された第1半導体層と、
前記第1半導体層上にゲート絶縁膜を介在して、第1方向に沿ったストライプ形状を有するように並列に複数形成された前記ゲート電極と、
前記第1半導体層上に第2絶縁膜を介在して、前記第1方向に直交する第2方向に沿ったストライプ形状を有するように形成され、複数の前記ゲート電極を共通接続する第1配線層と、
前記第1配線層の前記第2方向に沿った一端に接するようにして、前記第1半導体層上に第3絶縁膜を介在して形成され、前記ゲート電極と平行に設けられた第2配線層と、
隣接する前記ゲート電極間に位置する前記第1半導体層内に前記第1絶縁膜に達するように形成された前記ソース及びドレインと、
前記第1、第2配線層直下に位置する前記第1半導体層内に設けられ、前記MOSトランジスタのボディ領域と同じ導電型の第1領域と、
前記第1領域を介して前記ソース及びドレインと離隔されるようにして前記第1半導体層内に設けられ、前記第1領域と同じ導電型の第2領域と、
前記第2領域上に形成された第1コンタクトプラグとを具備し、前記第2配線層において前記第1半導体層とオーバーラップする領域の長手方向の長さは、前記第1配線層において前記第1半導体層とオーバーラップする領域の長手方向の長さよりも短い。
3.隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のMOSトランジスタを同一の素子領域内に備えた半導体装置であって、半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記半導体基板と電気的に分離された第1半導体層と、
前記第1半導体層内に設けられた第1導電型の第1領域と、
前記第1領域上に形成された第1コンタクトプラグと、
前記第1領域の周囲を取り囲むようにして前記第1半導体層内に設けられた前記第1導電型の第2領域と、
前記第1半導体層上にゲート絶縁膜を介在して複数形成され、それぞれが前記第1、第2領域の周囲を取り囲む枠状の形状を有し且つ入れ子状に配置された複数のゲート電極と、
前記第1半導体層上に第2絶縁膜を介在して、前記入れ子状の内側から外側に向かって放射状に形成され、複数の前記ゲート電極を共通接続する第1配線層と、
前記第2領域上に第3絶縁膜を介在して形成された第2配線層と、
隣接する前記ゲート電極間に位置する前記第1半導体層内に前記第1絶縁膜に達するように形成され、前記第1導電型と逆導電型の第2導電型の前記ソース及びドレインと、
前記第1配線層直下に位置する前記第1半導体層内に設けられ、前記第1導電型の第3領域とを具備し、前記MOSトランジスタのボディ領域は、前記第3、第2領域を介して前記第1領域に電気的に接続される。
4.上記1乃至3いずれかにおいて、前記絶縁膜上に形成された素子分離領域と、前記素子分離領域上に形成され、前記第1配線層に接続される第3配線層と、前記第3配線層上に形成され、ゲート電位が与えられる第2コンタクトプラグとを更に備える。
5.上記1乃至4いずれかにおいて、前記第1配線層の配線幅は、前記第2配線層の配線幅よりも小さい。
6.上記1において、前記第1絶縁膜上に形成され、前記第1乃至第5半導体層の周囲を取り囲む素子分離領域を更に備え、
前記ゲート電極は、前記第2半導体層の一方の縁部から相対する他方の縁部にわたって、第1方向に沿ったストライプ形状を有するように形成され、前記第1配線層は、前記第1方向に直交する第2方向に沿ったストライプ形状を有し、前記第2配線層は、前記第1配線層の前記第2方向に沿った一端に接し、且つ前記第4半導体層の一方の縁部から相対する他方の縁部にわたって前記ゲート電極と平行に配置される。
7.上記1において、前記第1絶縁膜上に形成され、前記第1乃至第5半導体層の周囲を取り囲む素子分離領域を更に備え、
前記ゲート電極は、多角形の枠状の形状を有し且つ前記第4、第5半導体層の周囲を取り囲む入れ子状に配置され、複数の前記第1配線層は、前記第4半導体層から前記第3半導体層を介在して前記素子分離領域に達するように放射状に設けられる。
8.上記2において、いずれかの前記ゲート電極において前記第1半導体層とオーバーラップする領域の長手方向の長さは、前記第2配線において前記第1半導体層とオーバーラップする領域の長手方向の長さに等しい。
9.上記1乃至3において、前記第2配線層上に形成され、ゲート電位が与えられる第2コンタクトプラグを更に備える。
Claims (5)
- 半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に複数形成され、互いに離隔された第1導電型の第1半導体層と、
隣接する前記第1半導体層間に位置し且つ該第1半導体層に接するように前記第1絶縁膜上に、第1方向に沿って形成された、前記第1導電型と逆導電型の第2導電型の第2半導体層と、
複数の前記第2半導体層に接するように前記第1絶縁膜上に、前記第1方向に直交する第2方向に沿って形成された前記第2導電型の第3半導体層と、
前記第2半導体層上にゲート絶縁膜を介在して、前記第1方向に沿って形成されたゲート電極と、
前記第3半導体層上に第2絶縁膜を介在して、前記第2方向に沿って形成され、複数の前記ゲート電極を共通接続する第1配線層と、
少なくとも前記第3半導体層の前記第2方向に沿った一端に接するように前記第1絶縁膜上に形成された前記第2導電型の第4半導体層と、
前記第4半導体層に接し、且つ前記第4半導体層によって前記第1乃至第3半導体層と離隔されるように前記第1絶縁膜上に形成された前記第2導電型の第5半導体層と、
前記第4半導体層上に第3絶縁膜を介在して、前記第1方向に沿って形成され、前記第1配線層の前記第2方向に沿った一端に接する第2配線層と、
前記第5半導体層上に形成された第1コンタクトプラグと
を具備し、前記第1乃至第5半導体層は前記第1絶縁膜によって前記半導体基板と電気的に分離され、
前記第4半導体層の前記第1方向に沿った長さは、前記第3半導体層の前記第2方向に沿った長さよりも短い
ことを特徴とする半導体装置。 - 隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のMOSトランジスタを同一の素子領域内に備えた半導体装置であって、
半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記半導体基板と電気的に分離された第1半導体層と、
前記第1半導体層上にゲート絶縁膜を介在して、第1方向に沿ったストライプ形状を有するように並列に複数形成された前記ゲート電極と、
前記第1半導体層上に第2絶縁膜を介在して、前記第1方向に直交する第2方向に沿った形状を有するように形成され、複数の前記ゲート電極を共通接続する第1配線層と、
前記第1配線層の前記第2方向に沿った一端に接するようにして、前記第1半導体層上に第3絶縁膜を介在して形成され、前記ゲート電極と平行に設けられた第2配線層と、
隣接する前記ゲート電極間に位置する前記第1半導体層内に前記第1絶縁膜に達するように形成された前記ソース及びドレインと、
前記第1、第2配線層直下に位置する前記第1半導体層内に設けられ、前記MOSトランジスタのボディ領域と同じ導電型の第1領域と、
前記第1領域を介して前記ソース及びドレインと離隔されるようにして前記第1半導体層内に設けられ、前記第1領域と同じ導電型の第2領域と、
前記第2領域上に形成された第1コンタクトプラグと
を具備し、前記第2配線層において前記第1半導体層とオーバーラップする領域の長手方向の長さは、前記第1配線層において前記第1半導体層とオーバーラップする領域の長手方向の長さよりも短い
ことを特徴とする半導体装置。 - 隣接するもの同士でソースまたはドレインを共用し、且つゲート電極が共通接続された複数のMOSトランジスタを同一の素子領域内に備えた半導体装置であって、
半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜上に形成され、前記半導体基板と電気的に分離された第1半導体層と、
前記第1半導体層内に設けられた第1導電型の第1領域と、
前記第1領域上に形成された第1コンタクトプラグと、
前記第1領域の周囲を取り囲むようにして前記第1半導体層内に設けられた前記第1導電型の第2領域と、
前記第1半導体層上にゲート絶縁膜を介在して複数形成され、それぞれが前記第1、第2領域の周囲を取り囲む枠状の形状を有し且つ入れ子状に配置された複数のゲート電極と、
前記第1半導体層上に第2絶縁膜を介在して、前記入れ子状に配置された複数のゲート電極の内側から外側に向かって放射状に形成され、複数の前記ゲート電極を共通接続する第1配線層と、
前記第2領域上に第3絶縁膜を介在して形成され、前記第1配線層の一端と接する第2配線層と、
隣接する前記ゲート電極間に位置する前記第1半導体層内に前記第1絶縁膜に達するように形成され、前記第1導電型と逆導電型の第2導電型の前記ソース及びドレインと、
前記第1配線層直下に位置する前記第1半導体層内に設けられ、前記第1導電型の第3領域と
を具備し、前記MOSトランジスタのボディ領域は、前記第3、第2領域を介して前記第1領域に電気的に接続される
ことを特徴とする半導体装置。 - 前記第1絶縁膜上に形成された素子分離領域と、
前記素子分離領域上に形成された第3配線層と、
前記第3配線層上に形成され、ゲート電位が与えられる第2コンタクトプラグと
を更に備え、前記第2コンタクトプラグに与えられた前記ゲート電位は、前記ゲート電極に伝達されることを特徴とする請求項1乃至3いずれか1項記載の半導体装置。 - 前記第1配線層の配線幅は、前記第2配線層の配線幅よりも小さい
ことを特徴とする請求項1乃至4いずれか1項記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006005054A JP4476939B2 (ja) | 2006-01-12 | 2006-01-12 | 半導体装置 |
US11/430,984 US7541649B2 (en) | 2006-01-12 | 2006-05-10 | Semiconductor device having SOI substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006005054A JP4476939B2 (ja) | 2006-01-12 | 2006-01-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007189016A JP2007189016A (ja) | 2007-07-26 |
JP4476939B2 true JP4476939B2 (ja) | 2010-06-09 |
Family
ID=38231992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006005054A Active JP4476939B2 (ja) | 2006-01-12 | 2006-01-12 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7541649B2 (ja) |
JP (1) | JP4476939B2 (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009152437A (ja) * | 2007-12-21 | 2009-07-09 | Nec Electronics Corp | 半導体装置 |
US9583414B2 (en) | 2013-10-31 | 2017-02-28 | Qorvo Us, Inc. | Silicon-on-plastic semiconductor device and method of making the same |
US9812350B2 (en) | 2013-03-06 | 2017-11-07 | Qorvo Us, Inc. | Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer |
JP2014229737A (ja) * | 2013-05-22 | 2014-12-08 | 株式会社東芝 | 半導体装置 |
US10085352B2 (en) | 2014-10-01 | 2018-09-25 | Qorvo Us, Inc. | Method for manufacturing an integrated circuit package |
US9530709B2 (en) | 2014-11-03 | 2016-12-27 | Qorvo Us, Inc. | Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer |
US9613831B2 (en) | 2015-03-25 | 2017-04-04 | Qorvo Us, Inc. | Encapsulated dies with enhanced thermal performance |
US10276495B2 (en) | 2015-09-11 | 2019-04-30 | Qorvo Us, Inc. | Backside semiconductor die trimming |
US10090262B2 (en) | 2016-05-09 | 2018-10-02 | Qorvo Us, Inc. | Microelectronics package with inductive element and magnetically enhanced mold compound component |
US10784149B2 (en) | 2016-05-20 | 2020-09-22 | Qorvo Us, Inc. | Air-cavity module with enhanced device isolation |
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US10964554B2 (en) | 2018-10-10 | 2021-03-30 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11069590B2 (en) | 2018-10-10 | 2021-07-20 | Qorvo Us, Inc. | Wafer-level fan-out package with enhanced performance |
US11646242B2 (en) | 2018-11-29 | 2023-05-09 | Qorvo Us, Inc. | Thermally enhanced semiconductor package with at least one heat extractor and process for making the same |
US11387157B2 (en) | 2019-01-23 | 2022-07-12 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US20200235040A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US20200235066A1 (en) | 2019-01-23 | 2020-07-23 | Qorvo Us, Inc. | Rf devices with enhanced performance and methods of forming the same |
US11923313B2 (en) | 2019-01-23 | 2024-03-05 | Qorvo Us, Inc. | RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same |
US11646289B2 (en) | 2019-12-02 | 2023-05-09 | Qorvo Us, Inc. | RF devices with enhanced performance and methods of forming the same |
US11923238B2 (en) | 2019-12-12 | 2024-03-05 | Qorvo Us, Inc. | Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3238228B2 (ja) | 1993-03-18 | 2001-12-10 | キヤノン株式会社 | 半導体装置 |
JP3338128B2 (ja) | 1993-06-30 | 2002-10-28 | 株式会社東芝 | 半導体装置 |
JP3243146B2 (ja) * | 1994-12-08 | 2002-01-07 | 株式会社東芝 | 半導体装置 |
JPH09252130A (ja) | 1996-03-15 | 1997-09-22 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000196102A (ja) | 1998-10-20 | 2000-07-14 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
JP2000243967A (ja) | 1999-02-22 | 2000-09-08 | Sony Corp | 半導体装置の製造方法 |
JP4098746B2 (ja) * | 2004-04-16 | 2008-06-11 | 株式会社東芝 | 半導体装置 |
-
2006
- 2006-01-12 JP JP2006005054A patent/JP4476939B2/ja active Active
- 2006-05-10 US US11/430,984 patent/US7541649B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7541649B2 (en) | 2009-06-02 |
JP2007189016A (ja) | 2007-07-26 |
US20070158746A1 (en) | 2007-07-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100216 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 3 |