JP2002368193A - 化合物半導体スイッチ回路装置 - Google Patents
化合物半導体スイッチ回路装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】
【課題】シャントＦＥＴを省いてスイッチ回路のチップ
サイズを大幅に縮小しているが、ＦＥＴのゲート幅を広
げるような要求にはチップサイズを再度大きくしなけれ
ばならなかった。 【解決手段】抵抗をｎ＋型不純物拡散領域で形成し、隣
接するパッドおよび配線層の下にもｎ＋型不純物拡散領
域を形成することにより、それぞれの間隔を４μｍまで
低減することができる。曲折した抵抗の配置の幅を狭
め、スペースを有効活用し、制御端子と出力端子の間に
抵抗全てとＦＥＴの一部を配置することにより、チップ
サイズ同一のまま、ＦＥＴのゲート幅を大きくすること
ができる。
サイズを大幅に縮小しているが、ＦＥＴのゲート幅を広
げるような要求にはチップサイズを再度大きくしなけれ
ばならなかった。 【解決手段】抵抗をｎ＋型不純物拡散領域で形成し、隣
接するパッドおよび配線層の下にもｎ＋型不純物拡散領
域を形成することにより、それぞれの間隔を４μｍまで
低減することができる。曲折した抵抗の配置の幅を狭
め、スペースを有効活用し、制御端子と出力端子の間に
抵抗全てとＦＥＴの一部を配置することにより、チップ
サイズ同一のまま、ＦＥＴのゲート幅を大きくすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に高周波スイッ
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図４（Ａ）は、ＧａＡｓ ＦＥＴの断面図
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
【０００４】図４（Ｂ）は、ＧａＡｓ ＦＥＴを用いた
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】かかる化合物半導体スイッチ回路装置の等
価回路図を図５に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
価回路図を図５に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
【０００７】 Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーション(Isolation)である。化合物半導体ス
イッチ回路装置では上記した挿入損失(InsertionLoss)
をできるだけ少なくし、アイソレーション(Isolation)
を向上することが要求され、信号経路に直列に挿入され
るＦＥＴの設計が大切である。このＦＥＴとしてＧａＡ
ｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子
移動度が高いことから抵抗が小さく低損失化が図れ、Ｇ
ａＡｓは半絶縁性基板であることから信号経路間の高ア
イソレーション化に適しているためである。その反面、
ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオ
ードのように等価なものがＳｉで出来ればコスト競争で
負けてしまう。
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーション(Isolation)である。化合物半導体ス
イッチ回路装置では上記した挿入損失(InsertionLoss)
をできるだけ少なくし、アイソレーション(Isolation)
を向上することが要求され、信号経路に直列に挿入され
るＦＥＴの設計が大切である。このＦＥＴとしてＧａＡ
ｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子
移動度が高いことから抵抗が小さく低損失化が図れ、Ｇ
ａＡｓは半絶縁性基板であることから信号経路間の高ア
イソレーション化に適しているためである。その反面、
ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオ
ードのように等価なものがＳｉで出来ればコスト競争で
負けてしまう。
【０００８】かかる化合物半導体スイッチ回路装置で
は、ＦＥＴのチャネル領域２の抵抗Ｒが Ｒ＝ １／ ｅｎμＳ [Ω] ｅ：電子電荷量(1.6×10-19 C/cm3) ｎ：電子キャリア濃度 μ：電子移動度 Ｓ：チャネル領域の断面積 （cm2） で表されるので、抵抗Ｒを出来るだけ小さくするために
チャネル幅を出来るだけ大きく設計して、チャネル領域
の断面積を稼いで挿入損失(Insertion Loss)を小さくし
ていた。
は、ＦＥＴのチャネル領域２の抵抗Ｒが Ｒ＝ １／ ｅｎμＳ [Ω] ｅ：電子電荷量(1.6×10-19 C/cm3) ｎ：電子キャリア濃度 μ：電子移動度 Ｓ：チャネル領域の断面積 （cm2） で表されるので、抵抗Ｒを出来るだけ小さくするために
チャネル幅を出来るだけ大きく設計して、チャネル領域
の断面積を稼いで挿入損失(Insertion Loss)を小さくし
ていた。
【０００９】このためにゲート電極３とチャネル領域２
で形成されるショットキー接触に依る容量成分が大きく
なり、ここから高周波の入力信号が漏れてアイソレーシ
ョン(Isolation)を悪化させる。これを回避するために
シャントＦＥＴを設けて、アイソレーション(Isolatio
n)の改善を図っていたが、チップサイズが大きくコスト
高となるため、シリコンの安価なチップに置き換えが進
み、市場を失う結果を招いていた。
で形成されるショットキー接触に依る容量成分が大きく
なり、ここから高周波の入力信号が漏れてアイソレーシ
ョン(Isolation)を悪化させる。これを回避するために
シャントＦＥＴを設けて、アイソレーション(Isolatio
n)の改善を図っていたが、チップサイズが大きくコスト
高となるため、シリコンの安価なチップに置き換えが進
み、市場を失う結果を招いていた。
【００１０】そこで、シャントＦＥＴを省いてチップの
シュリンクを実現したスイッチング回路が開発されてい
る。
シュリンクを実現したスイッチング回路が開発されてい
る。
【００１１】図６は、ゲート幅４００μｍの化合物半導
体スイッチ回路装置を示す回路図である。第１のＦＥＴ
１と第２のＦＥＴ２のソース電極（あるいはドレイン電
極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦ
ＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して
第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続さ
れ、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あ
るいはソース電極）が第１と第２の出力端子ＯＵＴ１、
ＯＵＴ２に接続されたものである。第１と第２の制御端
子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信
号であり、Ｈレベルの信号が印加された側のＦＥＴがＯ
Ｎして、共通入力端子ＩＮに印加された入力信号をどち
らか一方の出力端子に伝達するようになっている。抵抗
Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２の直流電位に対してゲート電極を介して高周波
信号が漏出することを防止する目的で配置されている。
体スイッチ回路装置を示す回路図である。第１のＦＥＴ
１と第２のＦＥＴ２のソース電極（あるいはドレイン電
極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦ
ＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して
第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続さ
れ、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あ
るいはソース電極）が第１と第２の出力端子ＯＵＴ１、
ＯＵＴ２に接続されたものである。第１と第２の制御端
子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信
号であり、Ｈレベルの信号が印加された側のＦＥＴがＯ
Ｎして、共通入力端子ＩＮに印加された入力信号をどち
らか一方の出力端子に伝達するようになっている。抵抗
Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２の直流電位に対してゲート電極を介して高周波
信号が漏出することを防止する目的で配置されている。
【００１２】図６に示す回路は、図４（Ｂ）に示すＧａ
Ａｓ ＦＥＴを用いたＳＰＤＴ(S ingle Pole Double T
hrow)と呼ばれる化合物半導体スイッチ回路装置の原理
的な回路とほぼ同じ回路構成であり、ＦＥＴ１およびＦ
ＥＴ２のゲート電極のゲート幅Ｗｇは４００μｍに設計
されている。ゲート幅Ｗｇを従来のものに比べて小さく
することはＦＥＴのオン抵抗を大きくすることを意味
し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなる
ことによりゲート電極とチャネル領域とのショットキー
接合による寄生容量が小さくなることを意味し、回路動
作の上では大きな差が出る。
Ａｓ ＦＥＴを用いたＳＰＤＴ(S ingle Pole Double T
hrow)と呼ばれる化合物半導体スイッチ回路装置の原理
的な回路とほぼ同じ回路構成であり、ＦＥＴ１およびＦ
ＥＴ２のゲート電極のゲート幅Ｗｇは４００μｍに設計
されている。ゲート幅Ｗｇを従来のものに比べて小さく
することはＦＥＴのオン抵抗を大きくすることを意味
し、且つゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなる
ことによりゲート電極とチャネル領域とのショットキー
接合による寄生容量が小さくなることを意味し、回路動
作の上では大きな差が出る。
【００１３】図７は、この化合物半導体スイッチ回路装
置を集積化した化合物半導体チップの１例を示してい
る。
置を集積化した化合物半導体チップの１例を示してい
る。
【００１４】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図７では、パッド金属層と重なるために図示さ
れていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図７では、パッド金属層と重なるために図示さ
れていない。
【００１５】図７から明白なように、構成部品はＦＥＴ
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、最小構成部品で構
成されている。
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、最小構成部品で構
成されている。
【００１６】また、ＦＥＴ１（ＦＥＴ２も同じ）をゲー
ト幅が４００μｍで形成されるので、チップサイズが小
さくできる。すなわち、図７に示したＦＥＴ１は一点鎖
線で囲まれる長方形状のチャネル領域１２に形成され
る。下側から伸びる櫛歯状の２本の第３層目のパッド金
属層３０が出力端子ＯＵＴ１に接続されるソース電極１
３（あるいはドレイン電極）であり、この下に第１層目
オーミック金属層１０で形成されるソース電極１４（あ
るいはドレイン電極）がある。また上側から伸びる櫛歯
状の２本の第３層目のパッド金属層３０が共通入力端子
ＩＮに接続されるドレイン電極１５（あるいはソース電
極）であり、この下に第１層目のオーミック金属層１０
で形成されるドレイン電極１４（あるいはソース電極）
がある。この両電極は櫛歯をかみ合わせた形状に配置さ
れ、その間に第２層目のゲート金属層２０で形成される
ゲート電極１７がチャネル領域１２上に３本の櫛歯形状
に配置されている。なお、上側から伸びる真中の櫛歯の
ドレイン電極１３（あるいはソース電極）はＦＥＴ１と
ＦＥＴ２とで共用しており、更に小型化に寄与してい
る。ここで、ゲート幅が４００μｍという意味は各ＦＥ
Ｔの櫛歯状のゲート電極１７のゲート幅の総和がそれぞ
れ４００μｍであることを言っている。
ト幅が４００μｍで形成されるので、チップサイズが小
さくできる。すなわち、図７に示したＦＥＴ１は一点鎖
線で囲まれる長方形状のチャネル領域１２に形成され
る。下側から伸びる櫛歯状の２本の第３層目のパッド金
属層３０が出力端子ＯＵＴ１に接続されるソース電極１
３（あるいはドレイン電極）であり、この下に第１層目
オーミック金属層１０で形成されるソース電極１４（あ
るいはドレイン電極）がある。また上側から伸びる櫛歯
状の２本の第３層目のパッド金属層３０が共通入力端子
ＩＮに接続されるドレイン電極１５（あるいはソース電
極）であり、この下に第１層目のオーミック金属層１０
で形成されるドレイン電極１４（あるいはソース電極）
がある。この両電極は櫛歯をかみ合わせた形状に配置さ
れ、その間に第２層目のゲート金属層２０で形成される
ゲート電極１７がチャネル領域１２上に３本の櫛歯形状
に配置されている。なお、上側から伸びる真中の櫛歯の
ドレイン電極１３（あるいはソース電極）はＦＥＴ１と
ＦＥＴ２とで共用しており、更に小型化に寄与してい
る。ここで、ゲート幅が４００μｍという意味は各ＦＥ
Ｔの櫛歯状のゲート電極１７のゲート幅の総和がそれぞ
れ４００μｍであることを言っている。
【００１７】この結果、上記の化合物半導体チップのサ
イズは０．３１×０．３１mm2に納めることができた。
これは従来シャントＦＥＴを用いていた場合の化合物半
導体チップサイズに比べて大幅に縮小できることを意味
する。
イズは０．３１×０．３１mm2に納めることができた。
これは従来シャントＦＥＴを用いていた場合の化合物半
導体チップサイズに比べて大幅に縮小できることを意味
する。
【００１８】図８（Ａ）に図７に示したＦＥＴ１の部分
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の４本の第３層目の
パッド金属層３０が出力端子ＯＵＴ１に接続されるソー
ス電極１３（あるいはドレイン電極）であり、この下に
第１層目オーミック金属層１０で形成されるソース電極
１４（あるいはドレイン電極）がある。また右側から伸
びる櫛歯状の４本の第３層目のパッド金属層３０が共通
入力端子ＩＮに接続されるドレイン電極１５（あるいは
ソース電極）であり、この下に第１層目のオーミック金
属層１０で形成されるドレイン電極１６（あるいはソー
ス電極）がある。この両電極は櫛歯をかみ合わせた形状
に配置され、その間に第２層目のゲート金属層２０で形
成されるゲート電極１７がチャネル領域１２上に櫛歯形
状に配置されている。
を拡大した平面図を示す。この図で、一点鎖線で囲まれ
る長方形状の領域が基板１１に形成されるチャネル領域
１２である。左側から伸びる櫛歯状の４本の第３層目の
パッド金属層３０が出力端子ＯＵＴ１に接続されるソー
ス電極１３（あるいはドレイン電極）であり、この下に
第１層目オーミック金属層１０で形成されるソース電極
１４（あるいはドレイン電極）がある。また右側から伸
びる櫛歯状の４本の第３層目のパッド金属層３０が共通
入力端子ＩＮに接続されるドレイン電極１５（あるいは
ソース電極）であり、この下に第１層目のオーミック金
属層１０で形成されるドレイン電極１６（あるいはソー
ス電極）がある。この両電極は櫛歯をかみ合わせた形状
に配置され、その間に第２層目のゲート金属層２０で形
成されるゲート電極１７がチャネル領域１２上に櫛歯形
状に配置されている。
【００１９】図８（Ｂ）にこのＦＥＴの一部の断面図を
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の不純物拡散領域が設けられ、チャネル領域１２に
はゲート電極１７が設けられ、ｎ＋型不純物拡散領域に
は第１層目のオーミック金属層１０で形成されるドレイ
ン電極１４およびソース電極１６が設けられる。更にこ
の上に前述したように３層目のパッド金属層３０で形成
されるドレイン電極１３およびソース電極１５が設けら
れ、各素子の配線等を行っている。
示す。基板１１にはｎ型のチャネル領域１２とその両側
にソース領域１８およびドレイン領域１９を形成するｎ
＋型の不純物拡散領域が設けられ、チャネル領域１２に
はゲート電極１７が設けられ、ｎ＋型不純物拡散領域に
は第１層目のオーミック金属層１０で形成されるドレイ
ン電極１４およびソース電極１６が設けられる。更にこ
の上に前述したように３層目のパッド金属層３０で形成
されるドレイン電極１３およびソース電極１５が設けら
れ、各素子の配線等を行っている。
【００２０】このスイッチング回路に関しては、２．４
ＧＨｚ以上の高周波数帯では、４００μｍまでゲート幅
を狭くしたことによる挿入損失(Insertion Loss)の悪化
は僅かであり、アイソレーション(Isolation)は、ＦＥ
Ｔの寄生容量に依存して改善されることがわかってお
り、アイソレーションを優先して設計することにより、
４００μｍのゲート幅Ｗｇであれば２０ｄＢ以上のアイ
ソレーション(Isolation)を確保しているものである。
ＧＨｚ以上の高周波数帯では、４００μｍまでゲート幅
を狭くしたことによる挿入損失(Insertion Loss)の悪化
は僅かであり、アイソレーション(Isolation)は、ＦＥ
Ｔの寄生容量に依存して改善されることがわかってお
り、アイソレーションを優先して設計することにより、
４００μｍのゲート幅Ｗｇであれば２０ｄＢ以上のアイ
ソレーション(Isolation)を確保しているものである。
【００２１】図７に実際のパターンを示した化合物半導
体スイッチ回路装置では、ＦＥＴ１およびＦＥＴ２をゲ
ート長Ｌｇ：０．５μｍ、ゲート幅Ｗｇ：４００μｍに
等しく設計し、異なるIdssを有するようにチャネル形成
条件をコントロールして、ＦＥＴ１およびＦＥＴ２をそ
れぞれ送信側用、受信側用とすることにより、送信側で
挿入損失(Insertion Loss)を０．６０ｄＢ、送信側、受
信側でアイソレーション(Isolation)を２０ｄＢを確保
している。この特性はBluetooth（携帯電話、ノートＰ
Ｃ、携帯情報端末、デジタルカメラ、その他周辺機器を
ワイヤレスで相互接続し、モバイル環境、ビジネス環境
を向上させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭ
Ｂａｎｄ(Industrial Scientific and Medical frequen
cy band)を使用したスペクトラム拡散通信の応用分野で
のＲＦスイッチとして活用されるものである。
体スイッチ回路装置では、ＦＥＴ１およびＦＥＴ２をゲ
ート長Ｌｇ：０．５μｍ、ゲート幅Ｗｇ：４００μｍに
等しく設計し、異なるIdssを有するようにチャネル形成
条件をコントロールして、ＦＥＴ１およびＦＥＴ２をそ
れぞれ送信側用、受信側用とすることにより、送信側で
挿入損失(Insertion Loss)を０．６０ｄＢ、送信側、受
信側でアイソレーション(Isolation)を２０ｄＢを確保
している。この特性はBluetooth（携帯電話、ノートＰ
Ｃ、携帯情報端末、デジタルカメラ、その他周辺機器を
ワイヤレスで相互接続し、モバイル環境、ビジネス環境
を向上させる通信仕様）を含む２．４ＧＨｚ帯ＩＳＭ
Ｂａｎｄ(Industrial Scientific and Medical frequen
cy band)を使用したスペクトラム拡散通信の応用分野で
のＲＦスイッチとして活用されるものである。
【００２２】
【発明が解決しようとする課題】このようにシャントＦ
ＥＴを省き、且つゲート幅を４００μｍにすることで、
チップサイズを大幅に低減することが可能となった。し
かし、ユーザの要求はさまざまであり、更なる最大線型
入力パワーの増加や、アイソレーションの低減などを実
現するためにＦＥＴのゲート幅を広げる場合、図７に示
すＦＥＴのサイズが大きくなることになり、結局チップ
サイズが大きくなる恐れがあった。
ＥＴを省き、且つゲート幅を４００μｍにすることで、
チップサイズを大幅に低減することが可能となった。し
かし、ユーザの要求はさまざまであり、更なる最大線型
入力パワーの増加や、アイソレーションの低減などを実
現するためにＦＥＴのゲート幅を広げる場合、図７に示
すＦＥＴのサイズが大きくなることになり、結局チップ
サイズが大きくなる恐れがあった。
【００２３】しかし、現在ではシリコン半導体チップの
性能の向上も目覚ましく、高周波帯での利用の可能性が
高まりつつある。従来ではシリコンチップは高周波帯で
の利用は難しく、高価な化合物半導体チップが利用され
ていたが、シリコン半導体の利用の可能性が高まれば、
当然ウエファ価格の高い化合物半導体チップは価格競争
で負けてしまう。このためにチップサイズをシュリンク
してコストを抑える必然性があり、チップサイズの低減
は不可避である。
性能の向上も目覚ましく、高周波帯での利用の可能性が
高まりつつある。従来ではシリコンチップは高周波帯で
の利用は難しく、高価な化合物半導体チップが利用され
ていたが、シリコン半導体の利用の可能性が高まれば、
当然ウエファ価格の高い化合物半導体チップは価格競争
で負けてしまう。このためにチップサイズをシュリンク
してコストを抑える必然性があり、チップサイズの低減
は不可避である。
【００２４】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたもので、チャネル領域表面にソース
電極、ゲート電極およびドレイン電極を設けた第１およ
び第２のＦＥＴを形成し、両ＦＥＴのソース電極あるい
はドレイン電極を共通入力端子とし、両ＦＥＴのドレイ
ン電極あるいはソース電極を第１および第２の出力端子
とし、前記両ＦＥＴのゲート電極に接続された第１およ
び第２の制御端子と、前記両ＦＥＴのゲート電極と前記
両制御端子とをそれぞれ接続する第１および第２の抵抗
とを有し、両ＦＥＴのゲート電極に制御信号を印加して
いずれか一方のＦＥＴを導通させて前記共通入力端子と
前記第１および第２の出力端子のいずれか一方と信号経
路を形成する化合物半導体スイッチ回路装置において、
少なくとも一方の前記抵抗の占有面積を減らし、空いた
領域に前記一方のＦＥＴの一部を設けることを特徴とす
るもので、従来余裕のあった抵抗が配置された領域に、
抵抗の全てとＦＥＴの一部を配置することにより、同一
チップサイズでＦＥＴのゲート幅を大きくできるもので
ある。
事情に鑑み成されたもので、チャネル領域表面にソース
電極、ゲート電極およびドレイン電極を設けた第１およ
び第２のＦＥＴを形成し、両ＦＥＴのソース電極あるい
はドレイン電極を共通入力端子とし、両ＦＥＴのドレイ
ン電極あるいはソース電極を第１および第２の出力端子
とし、前記両ＦＥＴのゲート電極に接続された第１およ
び第２の制御端子と、前記両ＦＥＴのゲート電極と前記
両制御端子とをそれぞれ接続する第１および第２の抵抗
とを有し、両ＦＥＴのゲート電極に制御信号を印加して
いずれか一方のＦＥＴを導通させて前記共通入力端子と
前記第１および第２の出力端子のいずれか一方と信号経
路を形成する化合物半導体スイッチ回路装置において、
少なくとも一方の前記抵抗の占有面積を減らし、空いた
領域に前記一方のＦＥＴの一部を設けることを特徴とす
るもので、従来余裕のあった抵抗が配置された領域に、
抵抗の全てとＦＥＴの一部を配置することにより、同一
チップサイズでＦＥＴのゲート幅を大きくできるもので
ある。
【００２５】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図３を参照して説明する。
て図１から図３を参照して説明する。
【００２６】図１は、本発明の化合物半導体スイッチ回
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の
制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の
制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【００２７】図１に示す回路は、図４（Ｂ）に示すＧａ
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置の原理的
な回路とほぼ同じ回路構成であるが、大きく異なる点は
第１に、送信側（ＯＮ側）となるＦＥＴ１のゲート電極
のゲート幅Ｗｇ１を５００μｍとし、受信側（ＯＦＦ
側）となるＦＥＴ２のゲート電極のゲート幅Ｗｇ２を４
００μｍ以下に設計することである。
Ａｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double Th
row)と呼ばれる化合物半導体スイッチ回路装置の原理的
な回路とほぼ同じ回路構成であるが、大きく異なる点は
第１に、送信側（ＯＮ側）となるＦＥＴ１のゲート電極
のゲート幅Ｗｇ１を５００μｍとし、受信側（ＯＦＦ
側）となるＦＥＴ２のゲート電極のゲート幅Ｗｇ２を４
００μｍ以下に設計することである。
【００２８】送信側（ＯＮ側）ＦＥＴでは、Idssのみが
最大線型入力パワーに関係するため、可能な限りチャネ
ル領域のイオン注入条件である不純物濃度および加速電
圧をコントロールして、Idssを増やす。更に、ゲート幅
Ｗｇ１を受信側（ＯＦＦ側）より大きい５００μｍにす
ることにより、送信側（ＯＮ側）では更にIdssが増加す
る。つまりゲート幅４００μｍで不足していた最大線型
入力パワーを向上させることができる。
最大線型入力パワーに関係するため、可能な限りチャネ
ル領域のイオン注入条件である不純物濃度および加速電
圧をコントロールして、Idssを増やす。更に、ゲート幅
Ｗｇ１を受信側（ＯＦＦ側）より大きい５００μｍにす
ることにより、送信側（ＯＮ側）では更にIdssが増加す
る。つまりゲート幅４００μｍで不足していた最大線型
入力パワーを向上させることができる。
【００２９】同時に、受信側（ＯＦＦ側）ＦＥＴについ
ても、最大線型入力パワーに耐えられる（高周波信号を
リークさせない）ことが重要である。つまり、送信側
（ＯＮ側）ＦＥＴで最大線型パワーを出力できる能力と
受信側（ＯＦＦ側）でその最大線型入力パワーに耐える
能力のいずれも満たさなければ、結果的にスイッチ回路
としては、最大線型パワーが出力できないことになる。
このため、受信側（ＯＦＦ側）では、ピンチオフ電圧を
低くして最大線型入力パワーに耐えられる能力を持たせ
る。
ても、最大線型入力パワーに耐えられる（高周波信号を
リークさせない）ことが重要である。つまり、送信側
（ＯＮ側）ＦＥＴで最大線型パワーを出力できる能力と
受信側（ＯＦＦ側）でその最大線型入力パワーに耐える
能力のいずれも満たさなければ、結果的にスイッチ回路
としては、最大線型パワーが出力できないことになる。
このため、受信側（ＯＦＦ側）では、ピンチオフ電圧を
低くして最大線型入力パワーに耐えられる能力を持たせ
る。
【００３０】つまり、送信側（ＯＮ側）となるＦＥＴの
ゲート幅を５００μｍとし、受信側（ＯＦＦ側）となる
ＦＥＴのゲート幅を４００μｍにすることにより、伝送
レートの高い無線ＬＡＮに採用するスイッチ回路として
２２ｄＢｍの最大線型パワーの入力が実現できることに
なる。更に本発明において重要な点は、ＦＥＴを大きく
して最大線型入力パワーを増やしても、４００μｍのＦ
ＥＴを用いる場合と比較してチップサイズがかわらない
ことである。
ゲート幅を５００μｍとし、受信側（ＯＦＦ側）となる
ＦＥＴのゲート幅を４００μｍにすることにより、伝送
レートの高い無線ＬＡＮに採用するスイッチ回路として
２２ｄＢｍの最大線型パワーの入力が実現できることに
なる。更に本発明において重要な点は、ＦＥＴを大きく
して最大線型入力パワーを増やしても、４００μｍのＦ
ＥＴを用いる場合と比較してチップサイズがかわらない
ことである。
【００３１】図２は、本発明の化合物半導体スイッチ回
路装置を集積化した化合物半導体チップの１例を示して
いる。
路装置を集積化した化合物半導体チップの１例を示して
いる。
【００３２】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図２では、パッド金属層と重なるために図示さ
れていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図２では、パッド金属層と重なるために図示さ
れていない。
【００３３】図２から明白なように、構成部品はＦＥＴ
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドであり、最小構成部品で構成さ
れている。
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドであり、最小構成部品で構成さ
れている。
【００３４】ＦＥＴ２については図７と同様であるの
で、説明は省略するが、ＦＥＴ１は、下側から伸びる櫛
歯状の３本の第３層目のパッド金属層３０が出力端子Ｏ
ＵＴ１に接続されるソース電極１３（あるいはドレイン
電極）であり、この下に第１層目オーミック金属層１０
で形成されるソース電極１４（あるいはドレイン電極）
がある。また上側から伸びる櫛歯状の３本の第３層目の
パッド金属層３０が共通入力端子ＩＮに接続されるドレ
イン電極１５（あるいはソース電極）であり、この下に
第１層目のオーミック金属層１０で形成されるドレイン
電極１４（あるいはソース電極）がある。この両電極は
櫛歯をかみ合わせた形状に配置され、その間に第２層目
のゲート金属層２０で形成されるゲート電極１７がチャ
ネル領域１２上に５本の櫛歯形状に配置されている。な
お、上側から伸びる真中の櫛歯のドレイン電極１３（あ
るいはソース電極）はＦＥＴ１とＦＥＴ２とで共用して
おり、小型化に寄与している。ゲート幅が５００μｍと
いう意味はＦＥＴの櫛歯状のゲート電極１７のゲート幅
の総和が５００μｍであることを言っている。
で、説明は省略するが、ＦＥＴ１は、下側から伸びる櫛
歯状の３本の第３層目のパッド金属層３０が出力端子Ｏ
ＵＴ１に接続されるソース電極１３（あるいはドレイン
電極）であり、この下に第１層目オーミック金属層１０
で形成されるソース電極１４（あるいはドレイン電極）
がある。また上側から伸びる櫛歯状の３本の第３層目の
パッド金属層３０が共通入力端子ＩＮに接続されるドレ
イン電極１５（あるいはソース電極）であり、この下に
第１層目のオーミック金属層１０で形成されるドレイン
電極１４（あるいはソース電極）がある。この両電極は
櫛歯をかみ合わせた形状に配置され、その間に第２層目
のゲート金属層２０で形成されるゲート電極１７がチャ
ネル領域１２上に５本の櫛歯形状に配置されている。な
お、上側から伸びる真中の櫛歯のドレイン電極１３（あ
るいはソース電極）はＦＥＴ１とＦＥＴ２とで共用して
おり、小型化に寄与している。ゲート幅が５００μｍと
いう意味はＦＥＴの櫛歯状のゲート電極１７のゲート幅
の総和が５００μｍであることを言っている。
【００３５】また、抵抗Ｒ１の占有面積を低減して、空
いた領域にＦＥＴ１を拡張して配置することにより、Ｆ
ＥＴ１のゲート幅を増加させることができる。
いた領域にＦＥＴ１を拡張して配置することにより、Ｆ
ＥＴ１のゲート幅を増加させることができる。
【００３６】抵抗Ｒ１、Ｒ２はｎ＋型不純物拡散領域で
あり、ソースおよびドレイン領域形成と同時に形成され
る。また、共通入力端子パッド、制御端子Ｃｔｌ−１パ
ッド、Ｃｔｌ−２パッド、出力端子ＯＵＴ１パッド、Ｏ
ＵＴ２パッドおよび両ＦＥＴのゲート電極の周端部の下
にも、一点破線で示す如くｎ＋型不純物拡散領域が設け
られている（ゲート電極周端部においてはゲート電極と
重なっており図示されない）。ここでｎ＋型不純物拡散
領域は周端部だけでなく、各パッドおよび両ＦＥＴのゲ
ート電極の下全面に設けられてもよい。これらｎ＋型不
純物拡散領域は、ソースおよびドレイン領域形成と同時
に形成されたものであり、これらｎ＋型不純物拡散領域
および抵抗Ｒ１、Ｒ２が互いに隣接する部分の離間距離
は４μｍとなっている。
あり、ソースおよびドレイン領域形成と同時に形成され
る。また、共通入力端子パッド、制御端子Ｃｔｌ−１パ
ッド、Ｃｔｌ−２パッド、出力端子ＯＵＴ１パッド、Ｏ
ＵＴ２パッドおよび両ＦＥＴのゲート電極の周端部の下
にも、一点破線で示す如くｎ＋型不純物拡散領域が設け
られている（ゲート電極周端部においてはゲート電極と
重なっており図示されない）。ここでｎ＋型不純物拡散
領域は周端部だけでなく、各パッドおよび両ＦＥＴのゲ
ート電極の下全面に設けられてもよい。これらｎ＋型不
純物拡散領域は、ソースおよびドレイン領域形成と同時
に形成されたものであり、これらｎ＋型不純物拡散領域
および抵抗Ｒ１、Ｒ２が互いに隣接する部分の離間距離
は４μｍとなっている。
【００３７】理由は後述するが、このｎ＋型不純物拡散
領域により、互いに隣接する各パッド、配線層および抵
抗との離間距離を、２０ｄＢｍのアイソレーションが確
保可能な限界値付近である４μｍまで近接させることが
できる。抵抗Ｒ１は、曲折して配置されるが、その隣接
する抵抗Ｒ１同士の間隔も４μｍまでは近接できる。
領域により、互いに隣接する各パッド、配線層および抵
抗との離間距離を、２０ｄＢｍのアイソレーションが確
保可能な限界値付近である４μｍまで近接させることが
できる。抵抗Ｒ１は、曲折して配置されるが、その隣接
する抵抗Ｒ１同士の間隔も４μｍまでは近接できる。
【００３８】抵抗Ｒ１が、互いに４μｍの離間距離まで
近接して曲折できれば、それにより余裕のできた領域
で、ＦＥＴ１の周囲に配置される制御端子Ｃｔｌ-１お
よび出力端子ＯＵＴ１に対応するパッドの間に、ＦＥＴ
１のゲート電極、ソース電極およびドレイン電極を１０
０μｍ分拡張して配置できる。ＦＥＴ２側と比較しても
明らかなように、抵抗Ｒ１の占有面積を減らして、スペ
ースを活用して抵抗Ｒ１全てとＦＥＴ１の一部を配置す
ることにより、ゲート幅５００μｍでありながら、ゲー
ト幅４００μｍのＦＥＴ２と同一面積に配置が可能とな
る。つまり、従来の両ＦＥＴとも４００μｍのゲート幅
のＦＥＴを採用したスイッチ回路と同一チップサイズに
収めることができるわけである。
近接して曲折できれば、それにより余裕のできた領域
で、ＦＥＴ１の周囲に配置される制御端子Ｃｔｌ-１お
よび出力端子ＯＵＴ１に対応するパッドの間に、ＦＥＴ
１のゲート電極、ソース電極およびドレイン電極を１０
０μｍ分拡張して配置できる。ＦＥＴ２側と比較しても
明らかなように、抵抗Ｒ１の占有面積を減らして、スペ
ースを活用して抵抗Ｒ１全てとＦＥＴ１の一部を配置す
ることにより、ゲート幅５００μｍでありながら、ゲー
ト幅４００μｍのＦＥＴ２と同一面積に配置が可能とな
る。つまり、従来の両ＦＥＴとも４００μｍのゲート幅
のＦＥＴを採用したスイッチ回路と同一チップサイズに
収めることができるわけである。
【００３９】続いて、各パッドと配線層および抵抗との
離間距離を大幅に縮めることについて説明をする。
離間距離を大幅に縮めることについて説明をする。
【００４０】各パッド、配線層および抵抗は、所定のア
イソレーションを確保するために必要な離間距離で設け
ることができる。つまり、化合物半導体スイッチ回路装
置に要求されるアイソレーションが２０ｄＢ以上であ
り、実験的に４μｍの離間距離があれば２０ｄＢ以上の
アイソレーションを確保するには十分である。
イソレーションを確保するために必要な離間距離で設け
ることができる。つまり、化合物半導体スイッチ回路装
置に要求されるアイソレーションが２０ｄＢ以上であ
り、実験的に４μｍの離間距離があれば２０ｄＢ以上の
アイソレーションを確保するには十分である。
【００４１】この理論的な裏付けは乏しいが、今まで半
絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧
は無限大であると考えられていた。しかし実測をする
と、耐圧が有限であることが分かった。このために半絶
縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に
応じた空乏層距離の変化により、空乏層が隣接する電極
まで到達するとそこで高周波信号の漏れを発生すること
が考えられる。しかし、隣接するパターンの隣接する側
の周端部にｎ＋型の不純物拡散領域を設け、その離間距
離を４μｍにすれば、２０ｄＢ以上のアイソレーション
を確保するには十分であると割り出された。また、電磁
界シミュレーションにおいても４μｍ程度の離間距離を
設ければ２．４ＧＨｚにおいて４０ｄＢ程度もアイソレ
ーションを得られることがわかっている。
絶縁性ＧａＡｓ基板は絶縁基板という考え方から、耐圧
は無限大であると考えられていた。しかし実測をする
と、耐圧が有限であることが分かった。このために半絶
縁性ＧａＡｓ基板の中で空乏層が伸びて、高周波信号に
応じた空乏層距離の変化により、空乏層が隣接する電極
まで到達するとそこで高周波信号の漏れを発生すること
が考えられる。しかし、隣接するパターンの隣接する側
の周端部にｎ＋型の不純物拡散領域を設け、その離間距
離を４μｍにすれば、２０ｄＢ以上のアイソレーション
を確保するには十分であると割り出された。また、電磁
界シミュレーションにおいても４μｍ程度の離間距離を
設ければ２．４ＧＨｚにおいて４０ｄＢ程度もアイソレ
ーションを得られることがわかっている。
【００４２】図３に、図２のＡ−Ａ線の断面図を示す。
共通入力端子のパッドは図３に示すように、基板１１上
にその周端部に沿って設けられたｎ＋型の不純物拡散領
域４０（図２では一点鎖線で示す）を設ける。また、ゲ
ート金属層２０で形成された配線層４２周端部の下に
も、基板１１にｎ＋型不純物拡散領域４０が設けられ、
配線層４２およびパッドと基板１１を分離している。こ
のｎ＋型不純物拡散領域４０は、パッドおよび配線層直
下の全面に設けても良く、パッドに印可される高周波信
号を基板１１を介して配線層４２に伝達することを防止
する働きがあればよい。また、図３では共通入力端子の
パッド部分であるが、制御端子Ｃｔｌ-１、Ｃｔｌ-２お
よび出力端子ＯＵＴ１、ＯＵＴ２のパッド部分も同様の
構造である。
共通入力端子のパッドは図３に示すように、基板１１上
にその周端部に沿って設けられたｎ＋型の不純物拡散領
域４０（図２では一点鎖線で示す）を設ける。また、ゲ
ート金属層２０で形成された配線層４２周端部の下に
も、基板１１にｎ＋型不純物拡散領域４０が設けられ、
配線層４２およびパッドと基板１１を分離している。こ
のｎ＋型不純物拡散領域４０は、パッドおよび配線層直
下の全面に設けても良く、パッドに印可される高周波信
号を基板１１を介して配線層４２に伝達することを防止
する働きがあればよい。また、図３では共通入力端子の
パッド部分であるが、制御端子Ｃｔｌ-１、Ｃｔｌ-２お
よび出力端子ＯＵＴ１、ＯＵＴ２のパッド部分も同様の
構造である。
【００４３】抵抗Ｒ１、Ｒ２は、交流接地となる制御端
子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電
極を介して高周波信号が漏出することを防止する目的で
配置されている。しかし制御端子Ｃｔｌ-１、Ｃｔｌ-２
のパッドと配線層４２を接近しすぎると高周波信号が配
線層４２から広がる空乏層で直接制御端子Ｃｔｌ−１、
Ｃｔｌ−２のパッドに伝達され、配線層４２の高周波信
号が交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２に
漏出してしまう。配線層４２下に設けたｎ＋型不純物拡
散領域４０は配線層４２から基板に空乏層が広がり、隣
接するパターンに高周波信号が漏出することを防止す
る。
子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電
極を介して高周波信号が漏出することを防止する目的で
配置されている。しかし制御端子Ｃｔｌ-１、Ｃｔｌ-２
のパッドと配線層４２を接近しすぎると高周波信号が配
線層４２から広がる空乏層で直接制御端子Ｃｔｌ−１、
Ｃｔｌ−２のパッドに伝達され、配線層４２の高周波信
号が交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２に
漏出してしまう。配線層４２下に設けたｎ＋型不純物拡
散領域４０は配線層４２から基板に空乏層が広がり、隣
接するパターンに高周波信号が漏出することを防止す
る。
【００４４】各パッドおよび配線層４２の下の基板１１
表面にｎ＋型不純物拡散領域４０が設けられ、抵抗Ｒ１
およびＲ２もｎ＋型不純物拡散領域４０にて形成されて
いるため、不純物をドープされていない基板１１（半絶
縁性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表面
と異なり、不純物濃度が高くなる(イオン種 ２９Ｓｉ +
で濃度は１〜５×１０8ｃｍ-3)。これにより各パッド、
配線層４２、抵抗への空乏層が伸びないので、隣接する
パッド、配線層および抵抗はお互いの離間距離を４μｍ
とすることによりアイソレーション２０ｄＢは十分確保
できる。
表面にｎ＋型不純物拡散領域４０が設けられ、抵抗Ｒ１
およびＲ２もｎ＋型不純物拡散領域４０にて形成されて
いるため、不純物をドープされていない基板１１（半絶
縁性であるが、基板抵抗値は１×１０7Ω・ｃｍ）表面
と異なり、不純物濃度が高くなる(イオン種 ２９Ｓｉ +
で濃度は１〜５×１０8ｃｍ-3)。これにより各パッド、
配線層４２、抵抗への空乏層が伸びないので、隣接する
パッド、配線層および抵抗はお互いの離間距離を４μｍ
とすることによりアイソレーション２０ｄＢは十分確保
できる。
【００４５】また、図２からも明らかなように、共通入
力端子ＩＮのパッドは上辺を除き、３辺に沿ってｎ＋型
不純物拡散領域４０を設け、出力端子ＯＵＴ１、ＯＵＴ
２のパッドはＧａＡｓ基板のコーナー部分を残して、４
辺に沿ってＣ字状にｎ＋型不純物拡散領域４０を設け、
制御端子Ｃｔｌ-１、Ｃｔｌ-２のパッドはＧａＡｓ基板
のコーナー部分および抵抗Ｒ１、Ｒ２と接続する部分を
除き、変則的な五角形の４辺に沿ってＣ字状にｎ＋型不
純物拡散領域４０を設けられている。ｎ＋型不純物拡散
領域４０を設けない部分はいずれもＧａＡｓ基板の周端
に面した部分であり、空乏層が広がっても隣接するパッ
ドと十分な離間距離があり、高周波信号のリークが問題
とならない部分である。
力端子ＩＮのパッドは上辺を除き、３辺に沿ってｎ＋型
不純物拡散領域４０を設け、出力端子ＯＵＴ１、ＯＵＴ
２のパッドはＧａＡｓ基板のコーナー部分を残して、４
辺に沿ってＣ字状にｎ＋型不純物拡散領域４０を設け、
制御端子Ｃｔｌ-１、Ｃｔｌ-２のパッドはＧａＡｓ基板
のコーナー部分および抵抗Ｒ１、Ｒ２と接続する部分を
除き、変則的な五角形の４辺に沿ってＣ字状にｎ＋型不
純物拡散領域４０を設けられている。ｎ＋型不純物拡散
領域４０を設けない部分はいずれもＧａＡｓ基板の周端
に面した部分であり、空乏層が広がっても隣接するパッ
ドと十分な離間距離があり、高周波信号のリークが問題
とならない部分である。
【００４６】従って、５個のパッドが半導体チップの半
分近くを占めているので、本発明の配線層の構造を採用
すればパッド近傍まで配線層および抵抗を配置でき、半
導体チップ内のスペースを広げることができる。つま
り、チップサイズが同一のままで、ＦＥＴのゲート幅を
大きくすることが可能となる。
分近くを占めているので、本発明の配線層の構造を採用
すればパッド近傍まで配線層および抵抗を配置でき、半
導体チップ内のスペースを広げることができる。つま
り、チップサイズが同一のままで、ＦＥＴのゲート幅を
大きくすることが可能となる。
【００４７】この結果、本発明の化合物半導体チップの
サイズは０．３１×０．３１ｍｍ2に納めることができ
た。これは従来の共に４００μｍのゲート幅を有するＦ
ＥＴを採用したスイッチング回路の化合物半導体チップ
サイズと同一サイズである。
サイズは０．３１×０．３１ｍｍ2に納めることができ
た。これは従来の共に４００μｍのゲート幅を有するＦ
ＥＴを採用したスイッチング回路の化合物半導体チップ
サイズと同一サイズである。
【００４８】ＦＥＴ１およびＦＥＴ２の拡大図および断
面構造は、図８に示す従来のものと同じであるので、説
明を省略する。尚、本発明の構成要素となるＦＥＴは、
本発明の実施の形態では、チャネル領域の濃度および加
速電圧などのチャネル形成条件やゲート幅が異なるＦＥ
Ｔであるが、ＦＥＴの特性に関しては、ここに示す限り
ではない。また、ＦＥＴ特性が同じＦＥＴでもよい。
面構造は、図８に示す従来のものと同じであるので、説
明を省略する。尚、本発明の構成要素となるＦＥＴは、
本発明の実施の形態では、チャネル領域の濃度および加
速電圧などのチャネル形成条件やゲート幅が異なるＦＥ
Ｔであるが、ＦＥＴの特性に関しては、ここに示す限り
ではない。また、ＦＥＴ特性が同じＦＥＴでもよい。
【００４９】また、本発明の実施の形態では一方のＦＥ
Ｔについての配置を説明しているが、両方のＦＥＴにつ
いて実施してもよい。
Ｔについての配置を説明しているが、両方のＦＥＴにつ
いて実施してもよい。
【００５０】更に、ｎ＋型不純物拡散領域は全てソース
およびドレイン領域形成同時に形成されてもよいし、別
の工程にて形成された領域でもよい。更に、それぞれ
が、異なる工程にて形成されたｎ＋型不純物拡散領域で
あってもよい。
およびドレイン領域形成同時に形成されてもよいし、別
の工程にて形成された領域でもよい。更に、それぞれ
が、異なる工程にて形成されたｎ＋型不純物拡散領域で
あってもよい。
【００５１】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００５２】第１に、抵抗をｎ＋型不純物拡散領域で設
け、半導体チップサイズの半分近くを占めるパッド直下
およびＦＥＴの配線層の下またはそれぞれの周端部にｎ
＋型不純物拡散領域を設けることで、パッド、配線層お
よび抵抗がそれぞれ隣接する離間距離を所定のアイソレ
ーションが確保できる限界まで狭めることができる。こ
れにより、曲折した抵抗Ｒ１が互いに隣接する離間距離
を４μｍまでは接近して配置できるので、抵抗が配置さ
れる占有面積を低減できる。つまりその分のスペースを
活用してＦＥＴ１のゲート電極、ソース電極およびドレ
イン電極の一部と抵抗Ｒ１の全てを、ＦＥＴ１の周囲に
配置される制御端子Ｃｔｌ−１および出力端子ＯＵＴ１
に対応するパッドの間に配置することができる。
け、半導体チップサイズの半分近くを占めるパッド直下
およびＦＥＴの配線層の下またはそれぞれの周端部にｎ
＋型不純物拡散領域を設けることで、パッド、配線層お
よび抵抗がそれぞれ隣接する離間距離を所定のアイソレ
ーションが確保できる限界まで狭めることができる。こ
れにより、曲折した抵抗Ｒ１が互いに隣接する離間距離
を４μｍまでは接近して配置できるので、抵抗が配置さ
れる占有面積を低減できる。つまりその分のスペースを
活用してＦＥＴ１のゲート電極、ソース電極およびドレ
イン電極の一部と抵抗Ｒ１の全てを、ＦＥＴ１の周囲に
配置される制御端子Ｃｔｌ−１および出力端子ＯＵＴ１
に対応するパッドの間に配置することができる。
【００５３】ＦＥＴ２側と比較しても明らかなように、
抵抗部分のスペースを活用して抵抗Ｒ１全てとＦＥＴ１
の一部を配置することにより、ゲート幅を５００μｍに
してIdssを増加したＦＥＴ１でありながら、ゲート幅４
００μｍのＦＥＴ２と同一面積に配置が可能となる。つ
まり、２２ｄＢｍの最大線型入力パワーが得られるスイ
ッチ回路を、従来の両ＦＥＴとも４００μｍのゲート幅
のＦＥＴを採用したスイッチ回路と同一チップサイズに
収めることができる利点を有する。
抵抗部分のスペースを活用して抵抗Ｒ１全てとＦＥＴ１
の一部を配置することにより、ゲート幅を５００μｍに
してIdssを増加したＦＥＴ１でありながら、ゲート幅４
００μｍのＦＥＴ２と同一面積に配置が可能となる。つ
まり、２２ｄＢｍの最大線型入力パワーが得られるスイ
ッチ回路を、従来の両ＦＥＴとも４００μｍのゲート幅
のＦＥＴを採用したスイッチ回路と同一チップサイズに
収めることができる利点を有する。
【００５４】第２に、上述したように最小構成部品とパ
ッドと配線層および抵抗の離間距離の縮小とを実現する
ことで、半導体チップサイズの縮小が可能となり、シリ
コン半導体チップとの価格競争力も大幅に向上できる。
またチップサイズが小さくできるので、従来の小型パッ
ケージ（ＭＣＰ６ 大きさ２．１ｍｍ×２．０ｍｍ×
０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６
大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に実装
ができるようになった。
ッドと配線層および抵抗の離間距離の縮小とを実現する
ことで、半導体チップサイズの縮小が可能となり、シリ
コン半導体チップとの価格競争力も大幅に向上できる。
またチップサイズが小さくできるので、従来の小型パッ
ケージ（ＭＣＰ６ 大きさ２．１ｍｍ×２．０ｍｍ×
０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６
大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に実装
ができるようになった。
【００５５】第３に、本発明の化合物半導体スイッチ回
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドからな
り、最小構成部品で構成できる利点を有する。
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドからな
り、最小構成部品で構成できる利点を有する。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図５】従来例を説明するための等価回路図である。
【図６】従来例を説明するための回路図である。
【図７】従来例を説明するための平面図である。
【図８】従来例を説明するための（Ａ）平面図、（Ｂ）
断面図である。
断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/00 Ｆターム(参考） 5F038 AV20 CA02 CA05 DF02 EZ02 EZ20 5F102 GA01 GA17 GB01 GC01 GD01 GJ05 GS09 GV03 5J055 AX06 AX47 BX04 CX03 CX24 DX25 EX07 EY01 EY21 FX05 FX12 FX32 GX01 GX07
Claims (9)
- 【請求項１】 チャネル領域表面にソース電極、ゲート
電極およびドレイン電極を設けた第１および第２のＦＥ
Ｔを形成し、両ＦＥＴのソース電極あるいはドレイン電
極を共通入力端子とし、両ＦＥＴのドレイン電極あるい
はソース電極を第１および第２の出力端子とし、前記両
ＦＥＴのゲート電極に接続された第１および第２の制御
端子と、前記両ＦＥＴのゲート電極と前記両制御端子と
をそれぞれ接続する第１および第２の抵抗とを有し、両
ＦＥＴのゲート電極に制御信号を印加していずれか一方
のＦＥＴを導通させて前記共通入力端子と前記第１およ
び第２の出力端子のいずれか一方と信号経路を形成する
化合物半導体スイッチ回路装置において、 少なくとも一方の前記抵抗の占有面積を減らし、空いた
領域に前記一方のＦＥＴの一部を設けることを特徴とす
る化合物半導体スイッチ回路装置。 - 【請求項２】 チャネル領域表面にソース電極、ゲート
電極およびドレイン電極を設けた第１および第２のＦＥ
Ｔを形成し、両ＦＥＴのソース電極あるいはドレイン電
極を共通入力端子とし、両ＦＥＴのドレイン電極あるい
はソース電極を第１および第２の出力端子とし、前記両
ＦＥＴのゲート電極に接続された第１および第２の制御
端子と、前記両ＦＥＴのゲート電極と前記両制御端子と
をそれぞれ接続する第１および第２の抵抗とを有し、両
ＦＥＴのゲート電極に制御信号を印加していずれか一方
のＦＥＴを導通させて前記共通入力端子と前記第１およ
び第２の出力端子のいずれか一方と信号経路を形成する
化合物半導体スイッチ回路装置において、 少なくとも一方の前記抵抗の占有面積を減らし、空いた
領域に前記一方のＦＥＴの一部を設け、該一方のＦＥＴ
を前記信号経路の送信側とし、他方のＦＥＴを前記信号
経路の受信側に用いることを特徴とする化合物半導体ス
イッチ回路装置。 - 【請求項３】 少なくとも一方の前記抵抗の曲折する間
隔を狭めて占有面積を減らすことを特徴とする請求項１
または請求項２に記載の化合物半導体スイッチ回路装
置。 - 【請求項４】 前記一方の制御端子に対応するパッドお
よび出力端子に対応するパッドの間に前記ＦＥＴの一部
を配置して該ＦＥＴのゲート幅を増加させることを特徴
とする請求項１または請求項２に記載の化合物半導体ス
イッチ回路装置。 - 【請求項５】 前記抵抗は、基板に一導電型の不純物を
拡散して設けた高濃度領域であることを特徴とする請求
項１または請求項２に記載の化合物半導体スイッチ回路
装置。 - 【請求項６】 前記抵抗が互いに隣接する離間距離は、
所定のアイソレーションが確保できる限界値付近まで近
接することを特徴とする請求項５に記載の化合物半導体
スイッチ回路装置。 - 【請求項７】 前記抵抗を１つの一導電型不純物を拡散
した高濃度領域で形成し、前記共通入力端子、制御端子
および出力端子に対応するパッド周端部の下又はパッド
全面の下と前記両ＦＥＴの配線層周端部の下又は配線層
全面の下には他の一導電型不純物を拡散した高濃度領域
を設けることを特徴とする請求項１または請求項２に記
載の化合物半導体スイッチ回路装置。 - 【請求項８】 前記全ての高濃度領域が互いに隣接する
離間距離は所定のアイソレーションが確保できる限界値
付近まで近接することを特徴とする請求項７に記載の化
合物半導体スイッチ回路装置。 - 【請求項９】 前記高濃度領域としてソース領域および
ドレイン領域の拡散領域を用いることを特徴とする請求
項５または請求項７に記載の化合物半導体スイッチ回路
装置。
Priority Applications (7)
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|---|---|---|---|
| JP2001173495A JP2002368193A (ja) | 2001-06-08 | 2001-06-08 | 化合物半導体スイッチ回路装置 |
| TW091108310A TW557582B (en) | 2001-06-08 | 2002-04-23 | Compound semiconductor switch circuit device |
| EP02011497A EP1265283B1 (en) | 2001-06-08 | 2002-05-24 | Semiconductor switching device |
| US10/153,857 US6903426B2 (en) | 2001-06-08 | 2002-05-24 | Semiconductor switching device |
| DE60222833T DE60222833T2 (de) | 2001-06-08 | 2002-05-24 | Halbleiterschaltanordnung |
| CNB021228469A CN1233042C (zh) | 2001-06-08 | 2002-06-07 | 化合物半导体开关电路装置 |
| KR1020020031875A KR100582622B1 (ko) | 2001-06-08 | 2002-06-07 | 화합물 반도체 스위치 회로 장치 |
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|---|---|---|---|
| JP2001173495A JP2002368193A (ja) | 2001-06-08 | 2001-06-08 | 化合物半導体スイッチ回路装置 |
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|---|---|
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ID=19014939
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|---|---|---|---|
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| JP (1) | JP2002368193A (ja) |
| KR (1) | KR100582622B1 (ja) |
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| DE (1) | DE60222833T2 (ja) |
| TW (1) | TW557582B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108457A1 (ja) * | 2006-03-20 | 2007-09-27 | Pioneer Corporation | ピレン系有機化合物、トランジスタ材料及び発光トランジスタ素子 |
Families Citing this family (4)
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|---|---|---|---|---|
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| JP4802306B2 (ja) * | 2003-12-01 | 2011-10-26 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP2005340549A (ja) * | 2004-05-28 | 2005-12-08 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| EP3513432B1 (en) | 2016-09-15 | 2021-04-07 | RISE Research Institutes of Sweden AB | Press-pack power module |
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|---|---|---|---|---|
| JP2800566B2 (ja) * | 1991-07-23 | 1998-09-21 | 日本電気株式会社 | 電界効果トランジスタおよび高周波信号発振器および周波数変換回路 |
| JP3243892B2 (ja) * | 1993-05-21 | 2002-01-07 | ソニー株式会社 | 信号切り替え用スイッチ |
| JP3494502B2 (ja) * | 1995-05-12 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体記憶装置およびそのパッド配置方法 |
| US5745404A (en) * | 1995-12-05 | 1998-04-28 | Integrated Device Technology, In.C | ISRAM layout and structure |
| JP3604543B2 (ja) * | 1997-10-24 | 2004-12-22 | 旭化成マイクロシステム株式会社 | 半導体装置の製造方法 |
| JP2001060662A (ja) * | 1999-08-19 | 2001-03-06 | Toshiba Corp | 化合物半導体装置 |
| JP3831575B2 (ja) * | 2000-05-15 | 2006-10-11 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
| JP2002289790A (ja) * | 2001-03-27 | 2002-10-04 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| JP2002368193A (ja) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
-
2001
- 2001-06-08 JP JP2001173495A patent/JP2002368193A/ja active Pending
-
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- 2002-04-23 TW TW091108310A patent/TW557582B/zh active
- 2002-05-24 DE DE60222833T patent/DE60222833T2/de not_active Expired - Fee Related
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- 2002-05-24 EP EP02011497A patent/EP1265283B1/en not_active Expired - Lifetime
- 2002-06-07 KR KR1020020031875A patent/KR100582622B1/ko not_active IP Right Cessation
- 2002-06-07 CN CNB021228469A patent/CN1233042C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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