JP2002289790A - 化合物半導体スイッチ回路装置 - Google Patents
化合物半導体スイッチ回路装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Abstract
(57)【要約】
【課題】化合物半導体スイッチ回路装置では、挿入損失
(Insertion Loss)をできるだけ小さくするためにゲート
幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設
計手法が採用されていた。また、ゲート幅６００μｍで
所定のアイソレーションを得る手段も採用されていた。
しかし、チップサイズのシュリンクを目的としてゲート
幅を４００μｍにすると、出力パワーが不足する問題が
あった。 【解決手段】２．４ＧＨｚ以上の高周波数帯でシャント
ＦＥＴを省いてアイソレーション(Isolation)を確保す
る設計に着目し、更に送信側ＦＥＴおよび受信側ＦＥＴ
を異なる不純物濃度のチャネル領域を有する非対称型の
回路とする。これにより、ゲート幅を４００μｍまで低
減し、ゲート電極による容量成分を減少させて両信号経
路間に所定のアイソレーションを得、且つ必要最大電力
を出力できる回路が実現する。
(Insertion Loss)をできるだけ小さくするためにゲート
幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を引き下げる設
計手法が採用されていた。また、ゲート幅６００μｍで
所定のアイソレーションを得る手段も採用されていた。
しかし、チップサイズのシュリンクを目的としてゲート
幅を４００μｍにすると、出力パワーが不足する問題が
あった。 【解決手段】２．４ＧＨｚ以上の高周波数帯でシャント
ＦＥＴを省いてアイソレーション(Isolation)を確保す
る設計に着目し、更に送信側ＦＥＴおよび受信側ＦＥＴ
を異なる不純物濃度のチャネル領域を有する非対称型の
回路とする。これにより、ゲート幅を４００μｍまで低
減し、ゲート電極による容量成分を減少させて両信号経
路間に所定のアイソレーションを得、且つ必要最大電力
を出力できる回路が実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に高周波スイッ
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
チング用途に用いられる化合物半導体スイッチ回路装
置、特に２．４ＧＨｚ帯以上に用いる化合物半導体スイ
ッチ回路装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】図８（Ａ）は、ＧａＡｓ ＦＥＴの断面図
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
を示している。ノンドープのＧａＡｓ基板１の表面部分
にＮ型不純物をドープしてＮ型のチャネル領域２を形成
し、チャネル領域２表面にショットキー接触するゲート
電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面
にオーミック接触するソース・ドレイン電極４、５を配
置したものである。このトランジスタは、ゲート電極３
の電位によって直下のチャネル領域２内に空乏層を形成
し、もってソース電極４とドレイン電極５との間のチャ
ネル電流を制御するものである。
【０００４】図８（Ｂ）は、ＧａＡｓ ＦＥＴを用いた
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物
半導体スイッチ回路装置の原理的な回路図を示してい
る。
【０００５】第１と第２のＦＥＴ１、ＦＥＴ２のソース
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
（又はドレイン）が共通入力端子ＩＮに接続され、各Ｆ
ＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第
１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、
そして各ＦＥＴのドレイン（又はソース）が第１と第２
の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものであ
る。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加
される信号は相補信号であり、Ｈレベルの信号が印加さ
れたＦＥＴがＯＮして、入力端子ＩＮに印加された信号
をどちらか一方の出力端子に伝達するようになってい
る。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ
-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して
高周波信号が漏出することを防止する目的で配置されて
いる。
【０００６】かかる化合物半導体スイッチ回路装置の等
価回路図を図９に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
価回路図を図９に示す。マイクロ波では特性インピーダ
ンス５０Ωを基準としており、各端子のインピーダンス
はＲ１＝Ｒ２＝Ｒ３＝５０Ω抵抗で表される。また、各
端子の電位をＶ１、Ｖ２、Ｖ３とすると挿入損失(Inser
tion Loss)およびアイソレーション(Isolation)は以下
の式で表される。
【０００７】 Insertion Loss＝２０log（Ｖ２／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ１へ信号を
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーション(Isolation)である。化合物半導体ス
イッチ回路装置では上記した挿入損失(InsertionLoss)
をできるだけ少なくし、アイソレーション(Isolation)
を向上することが要求され、信号経路に直列に挿入され
るＦＥＴの設計が大切である。このＦＥＴとしてＧａＡ
ｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子
移動度が高いことから抵抗が小さく低損失化が図れ、Ｇ
ａＡｓは半絶縁性基板であることから信号経路間の高ア
イソレーション化に適しているためである。その反面、
ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオ
ードのように等価なものがＳｉで出来ればコスト競争で
負けてしまう。
伝送したときの挿入損失であり、 Isolation＝２０log（Ｖ３／Ｖ１）[ｄＢ] これは共通入力端子ＩＮから出力端子ＯＵＴ２との間の
アイソレーション(Isolation)である。化合物半導体ス
イッチ回路装置では上記した挿入損失(InsertionLoss)
をできるだけ少なくし、アイソレーション(Isolation)
を向上することが要求され、信号経路に直列に挿入され
るＦＥＴの設計が大切である。このＦＥＴとしてＧａＡ
ｓ ＦＥＴを用いる理由はＧａＡｓの方がＳｉより電子
移動度が高いことから抵抗が小さく低損失化が図れ、Ｇ
ａＡｓは半絶縁性基板であることから信号経路間の高ア
イソレーション化に適しているためである。その反面、
ＧａＡｓ基板はＳｉに比べて高価であり、ＰＩＮダイオ
ードのように等価なものがＳｉで出来ればコスト競争で
負けてしまう。
【０００８】かかる化合物半導体スイッチ回路装置で
は、ＦＥＴのチャネル領域２の抵抗Ｒが Ｒ＝ １／ ｅｎμＳ [Ω] ｅ：電子電荷量(1.6×10-19 C/cm3) ｎ：電子キャリア濃度 μ：電子移動度 Ｓ：チャネル領域の断面積 （cm2） で表されるので、抵抗Ｒを出来るだけ小さくするために
チャネル幅を出来るだけ大きく設計して、チャネル領域
の断面積を稼いで挿入損失(Insertion Loss)を小さくし
ていた。
は、ＦＥＴのチャネル領域２の抵抗Ｒが Ｒ＝ １／ ｅｎμＳ [Ω] ｅ：電子電荷量(1.6×10-19 C/cm3) ｎ：電子キャリア濃度 μ：電子移動度 Ｓ：チャネル領域の断面積 （cm2） で表されるので、抵抗Ｒを出来るだけ小さくするために
チャネル幅を出来るだけ大きく設計して、チャネル領域
の断面積を稼いで挿入損失(Insertion Loss)を小さくし
ていた。
【０００９】このためにゲート電極３とチャネル領域２
で形成されるショットキー接触に依る容量成分が大きく
なり、ここから高周波の入力信号が漏れてアイソレーシ
ョン(Isolation)を悪化させる。これを回避するために
シャントＦＥＴを設けて、アイソレーション(Isolatio
n)の改善を図っていた。
で形成されるショットキー接触に依る容量成分が大きく
なり、ここから高周波の入力信号が漏れてアイソレーシ
ョン(Isolation)を悪化させる。これを回避するために
シャントＦＥＴを設けて、アイソレーション(Isolatio
n)の改善を図っていた。
【００１０】図１０は今まで実用化されてきた化合物半
導体スイッチ回路装置の回路図である。この回路では、
スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１
とＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接
続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦ
ＥＴ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の
相補信号を印加している。この結果、ＦＥＴ１がＯＮの
ときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャ
ントＦＥＴ３がＯＦＦしている。
導体スイッチ回路装置の回路図である。この回路では、
スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１
とＯＵＴ２と接地間にシャントＦＥＴ３、ＦＥＴ４を接
続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦ
ＥＴ２とＦＥＴ１への制御端子Ｃｔｌ-２、Ｃｔｌ-１の
相補信号を印加している。この結果、ＦＥＴ１がＯＮの
ときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャ
ントＦＥＴ３がＯＦＦしている。
【００１１】この回路で、共通入力端子ＩＮ−出力端子
ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力
端子ＯＵＴ２の信号経路がオフした場合は、シャントＦ
ＥＴ４がオンしているので出力端子ＯＵＴ２への入力信
号の漏れは接地されたコンデンサＣを介して接地に逃
げ、アイソレーション(Isolation)が向上できる。
ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力
端子ＯＵＴ２の信号経路がオフした場合は、シャントＦ
ＥＴ４がオンしているので出力端子ＯＵＴ２への入力信
号の漏れは接地されたコンデンサＣを介して接地に逃
げ、アイソレーション(Isolation)が向上できる。
【００１２】また、この回路は、２つのＦＥＴの高周波
特性、必要となる最大電力およびピンチオフ電圧等のＦ
ＥＴ特性が等しいものであり、２つの信号経路が送信・
受信経路のどちらにも使用できるため汎用的である。こ
のような回路を以下対称型回路と称する。
特性、必要となる最大電力およびピンチオフ電圧等のＦ
ＥＴ特性が等しいものであり、２つの信号経路が送信・
受信経路のどちらにも使用できるため汎用的である。こ
のような回路を以下対称型回路と称する。
【００１３】図１１は、かかる化合物半導体スイッチ回
路装置を集積化した化合物半導体チップの１例を示して
いる。
路装置を集積化した化合物半導体チップの１例を示して
いる。
【００１４】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ
３およびシャントＦＥＴ４を左右の下コーナー付近に配
置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４が接続されている。また共通入力端子ＩＮ、出力端
子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-
２、接地端子ＧＮＤに対応するパッドが基板の周辺に設
けられている。更にシャントＦＥＴ３およびシャントＦ
ＥＴ４のソース電極は接続されて接地のためのコンデン
サＣを介して接地端子ＧＮＤに接続されている。なお、
点線で示した第２層目の配線は各ＦＥＴのゲート電極形
成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）であり、実線で示した第３層目の配線は各素子の接
続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ
／Ａｕ）である。第１層目の基板にオーミックに接触す
るオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥ
Ｔのソース電極、ドレイン電極および各抵抗両端の取り
出し電極を形成するものであり、図１１では、パッド金
属層と重なるために図示されていない。
よびＦＥＴ２を左右の中央部に配置し、シャントＦＥＴ
３およびシャントＦＥＴ４を左右の下コーナー付近に配
置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４が接続されている。また共通入力端子ＩＮ、出力端
子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-
２、接地端子ＧＮＤに対応するパッドが基板の周辺に設
けられている。更にシャントＦＥＴ３およびシャントＦ
ＥＴ４のソース電極は接続されて接地のためのコンデン
サＣを介して接地端子ＧＮＤに接続されている。なお、
点線で示した第２層目の配線は各ＦＥＴのゲート電極形
成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａ
ｕ）であり、実線で示した第３層目の配線は各素子の接
続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ
／Ａｕ）である。第１層目の基板にオーミックに接触す
るオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥ
Ｔのソース電極、ドレイン電極および各抵抗両端の取り
出し電極を形成するものであり、図１１では、パッド金
属層と重なるために図示されていない。
【００１５】図１２（Ａ）に図１１に示したＦＥＴ１の
部分を拡大した平面図を示す。この図で、一点鎖線で囲
まれる長方形状の領域が基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の４本の第３層
目のパッド金属層３０が出力端子ＯＵＴ１に接続される
ソース電極１３（あるいはドレイン電極）であり、この
下に第１層目オーミック金属層１０で形成されるソース
電極１４（あるいはドレイン電極）がある。また右側か
ら伸びる櫛歯状の４本の第３層目のパッド金属層３０が
共通入力端子ＩＮに接続されるドレイン電極１５（ある
いはソース電極）であり、この下に第１層目のオーミッ
ク金属層１０で形成されるドレイン電極１６（あるいは
ソース電極）がある。この両電極は櫛歯をかみ合わせた
形状に配置され、その間に第２層目のゲート金属層２０
で形成されるゲート電極１７がチャネル領域１２上に櫛
歯形状に配置されている。
部分を拡大した平面図を示す。この図で、一点鎖線で囲
まれる長方形状の領域が基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の４本の第３層
目のパッド金属層３０が出力端子ＯＵＴ１に接続される
ソース電極１３（あるいはドレイン電極）であり、この
下に第１層目オーミック金属層１０で形成されるソース
電極１４（あるいはドレイン電極）がある。また右側か
ら伸びる櫛歯状の４本の第３層目のパッド金属層３０が
共通入力端子ＩＮに接続されるドレイン電極１５（ある
いはソース電極）であり、この下に第１層目のオーミッ
ク金属層１０で形成されるドレイン電極１６（あるいは
ソース電極）がある。この両電極は櫛歯をかみ合わせた
形状に配置され、その間に第２層目のゲート金属層２０
で形成されるゲート電極１７がチャネル領域１２上に櫛
歯形状に配置されている。
【００１６】図１２（Ｂ）にこのＦＥＴの一部の断面図
を示す。基板１１にはｎ型のチャネル領域１２とその両
側にソース領域１８およびドレイン領域１９を形成する
ｎ＋型の高濃度領域が設けられ、チャネル領域１２には
ゲート電極１７が設けられ、高濃度領域には第１層目の
オーミック金属層１０で形成されるドレイン電極１４お
よびソース電極１６が設けられる。更にこの上に前述し
たように３層目のパッド金属層３０で形成されるドレイ
ン電極１３およびソース電極１５が設けられ、各素子の
配線等を行っている。
を示す。基板１１にはｎ型のチャネル領域１２とその両
側にソース領域１８およびドレイン領域１９を形成する
ｎ＋型の高濃度領域が設けられ、チャネル領域１２には
ゲート電極１７が設けられ、高濃度領域には第１層目の
オーミック金属層１０で形成されるドレイン電極１４お
よびソース電極１６が設けられる。更にこの上に前述し
たように３層目のパッド金属層３０で形成されるドレイ
ン電極１３およびソース電極１５が設けられ、各素子の
配線等を行っている。
【００１７】ここで重要なことは、ゲート長Ｌｇは図１
２（Ｂ）に示すように、ソース領域とドレイン領域間の
チャネル領域にあるゲート電極の長さをいい、通常短チ
ャネル効果が発生しない０．５μｍに設計される。ゲー
ト幅Ｗｇは図１２（Ａ）に示すように、ソース領域およ
びドレイン領域に沿ってチャネル領域にあるゲート電極
の長さをいい、オン抵抗を減らすためには出来るだけ大
きく設計することが望ましい。
２（Ｂ）に示すように、ソース領域とドレイン領域間の
チャネル領域にあるゲート電極の長さをいい、通常短チ
ャネル効果が発生しない０．５μｍに設計される。ゲー
ト幅Ｗｇは図１２（Ａ）に示すように、ソース領域およ
びドレイン領域に沿ってチャネル領域にあるゲート電極
の長さをいい、オン抵抗を減らすためには出来るだけ大
きく設計することが望ましい。
【００１８】また、チャネル領域１２のイオン注入条件
（不純物濃度および加速電圧）はIdssを決定し、Idssは
ＯＮ状態ＦＥＴの必要となる最大電力を決定する唯一の
ファクターとなる。また、ＦＥＴをＯＦＦ状態にするた
めに必要な電圧であるピンチオフ電圧も、チャネル領域
のイオン注入条件（不純物濃度および加速電圧）と関わ
っている。
（不純物濃度および加速電圧）はIdssを決定し、Idssは
ＯＮ状態ＦＥＴの必要となる最大電力を決定する唯一の
ファクターとなる。また、ＦＥＴをＯＦＦ状態にするた
めに必要な電圧であるピンチオフ電圧も、チャネル領域
のイオン注入条件（不純物濃度および加速電圧）と関わ
っている。
【００１９】つまり、一般的にはチャネル領域が同じ不
純物濃度であれば、イオン注入時の加速電圧が高い方が
チャネル領域の深さが深くなり、Idssが向上し、ピンチ
オフ電圧が高くなる。一方、同じ加速電圧であれば、チ
ャネル領域の不純物濃度が高い方がピンチオフ電圧も高
く、Idssが向上する。
純物濃度であれば、イオン注入時の加速電圧が高い方が
チャネル領域の深さが深くなり、Idssが向上し、ピンチ
オフ電圧が高くなる。一方、同じ加速電圧であれば、チ
ャネル領域の不純物濃度が高い方がピンチオフ電圧も高
く、Idssが向上する。
【００２０】この場合は対称型の回路のため、両ＦＥＴ
のチャネル領域１２は同条件で形成する。つまり、両Ｆ
ＥＴのチャネル領域を同一工程、同一条件で形成する。
具体的には、ｎ型を与える不純物(２９Ｓｉ+)をドーズ
量４．４×１０12cm-3、加速電圧７０KeV程度でイオン
注入し、ゲート電極形成前にゲート直下のチャネルを若
干エッチングする。この結果、ピンチオフ電圧Ｖｐは
１．５Ｖ程度になる。
のチャネル領域１２は同条件で形成する。つまり、両Ｆ
ＥＴのチャネル領域を同一工程、同一条件で形成する。
具体的には、ｎ型を与える不純物(２９Ｓｉ+)をドーズ
量４．４×１０12cm-3、加速電圧７０KeV程度でイオン
注入し、ゲート電極形成前にゲート直下のチャネルを若
干エッチングする。この結果、ピンチオフ電圧Ｖｐは
１．５Ｖ程度になる。
【００２１】上記した化合物半導体スイッチ回路装置で
は、挿入損失(Insertion Loss)をできるだけ小さくする
ためにゲート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を
引き下げる設計手法が採用されていた。具体的には、図
１１に示す化合物半導体スイッチ回路装置では、ＰＨＳ
１．９ＧＨｚ用でＦＥＴ１およびＦＥＴ２のゲート幅
Ｗｇ（櫛歯状のゲート電極の総和）は１．４ｍｍ（１４
００μｍ）に設計され、シャント用のＦＥＴ３およびＦ
ＥＴ４のゲート幅Ｗｇは０．４ｍｍ（４００μｍ）に設
計されている。なお、ゲート長ＬｇはＦＥＴのオン抵抗
を減らすために０．５μｍにできる限り短く設計されて
いる。
は、挿入損失(Insertion Loss)をできるだけ小さくする
ためにゲート幅Ｗｇを大きく取り、ＦＥＴのオン抵抗を
引き下げる設計手法が採用されていた。具体的には、図
１１に示す化合物半導体スイッチ回路装置では、ＰＨＳ
１．９ＧＨｚ用でＦＥＴ１およびＦＥＴ２のゲート幅
Ｗｇ（櫛歯状のゲート電極の総和）は１．４ｍｍ（１４
００μｍ）に設計され、シャント用のＦＥＴ３およびＦ
ＥＴ４のゲート幅Ｗｇは０．４ｍｍ（４００μｍ）に設
計されている。なお、ゲート長ＬｇはＦＥＴのオン抵抗
を減らすために０．５μｍにできる限り短く設計されて
いる。
【００２２】このためにゲート幅Ｗｇが大きくなること
に起因してゲート電極の容量成分が増加して、アイソレ
ーション(Isolation)を低下させている。このアイソレ
ーション(Isolation)向上させるためにはシャントＦＥ
Ｔで回路的に入力信号の漏れを接地に逃がすことが不可
欠であった。
に起因してゲート電極の容量成分が増加して、アイソレ
ーション(Isolation)を低下させている。このアイソレ
ーション(Isolation)向上させるためにはシャントＦＥ
Ｔで回路的に入力信号の漏れを接地に逃がすことが不可
欠であった。
【００２３】従って、今までの化合物半導体スイッチ回
路装置ではチップサイズが１．０７×０．５０mm2と極
めて大きなものとなり、チップサイズの縮小によるコス
トダウンとは反対の方向へ向かっていた。
路装置ではチップサイズが１．０７×０．５０mm2と極
めて大きなものとなり、チップサイズの縮小によるコス
トダウンとは反対の方向へ向かっていた。
【００２４】更に、今までの化合物半導体スイッチ回路
装置ではＰＤＣ ９００ＭＨｚ用でもＰＨＳ １．９Ｇ
Ｈｚ用でも共用できるように設計され、シャントＦＥＴ
を用いずにアイソレーション(Isolation)を確保する設
計努力が十分になされていないのが現状であった。この
ためにコスト高となり、上記した両周波数帯の化合物半
導体スイッチ回路装置はシリコンの安価なチップに置き
換えが進み、市場を失う結果を招いていた。
装置ではＰＤＣ ９００ＭＨｚ用でもＰＨＳ １．９Ｇ
Ｈｚ用でも共用できるように設計され、シャントＦＥＴ
を用いずにアイソレーション(Isolation)を確保する設
計努力が十分になされていないのが現状であった。この
ためにコスト高となり、上記した両周波数帯の化合物半
導体スイッチ回路装置はシリコンの安価なチップに置き
換えが進み、市場を失う結果を招いていた。
【００２５】また、チャネル領域１２の不純物濃度ある
いは加速電圧を高くして抵抗を低減することにより挿入
損失(Insertion Loss)を低減するスイッチング回路も採
用されている。この場合、一方の信号経路では挿入損失
(Insertion Loss)が低減できるが、他方の信号経路では
Idssが大きくなりピンチオフ電圧も大きくなってしま
う。ピンチオフ電圧が大きいと、そのＦＥＴでは一方の
信号経路を通過する電力と同等の電力に耐えられなくな
ってしまうため、２つのＦＥＴのピンチオフ電圧を異な
る値に設定し、いずれか一方の信号経路を送信経路（Ｏ
Ｎ側）に固定し、他方の信号経路を受信経路（ＯＦＦ
側）に固定した回路を採用する。このようなピンチオフ
電圧、または必要となる最大電力等、特性の異なるＦＥ
Ｔを採用した回路を対称型に対して以下非対称型回路と
称するが、その場合もゲート幅が１４００μｍの場合に
はアイソレーション(Isolation)を確保するためにシャ
ントＦＥＴが必須であった。
いは加速電圧を高くして抵抗を低減することにより挿入
損失(Insertion Loss)を低減するスイッチング回路も採
用されている。この場合、一方の信号経路では挿入損失
(Insertion Loss)が低減できるが、他方の信号経路では
Idssが大きくなりピンチオフ電圧も大きくなってしま
う。ピンチオフ電圧が大きいと、そのＦＥＴでは一方の
信号経路を通過する電力と同等の電力に耐えられなくな
ってしまうため、２つのＦＥＴのピンチオフ電圧を異な
る値に設定し、いずれか一方の信号経路を送信経路（Ｏ
Ｎ側）に固定し、他方の信号経路を受信経路（ＯＦＦ
側）に固定した回路を採用する。このようなピンチオフ
電圧、または必要となる最大電力等、特性の異なるＦＥ
Ｔを採用した回路を対称型に対して以下非対称型回路と
称するが、その場合もゲート幅が１４００μｍの場合に
はアイソレーション(Isolation)を確保するためにシャ
ントＦＥＴが必須であった。
【００２６】上記の問題を解決するために、ゲート幅を
６００μｍに縮小し、且つシャントＦＥＴを設けないス
イッチング回路も開発している。
６００μｍに縮小し、且つシャントＦＥＴを設けないス
イッチング回路も開発している。
【００２７】図１３は、ゲート幅６００μｍの化合物半
導体スイッチ回路装置を示す回路図である。第１のＦＥ
Ｔ１と第２のＦＥＴ２のソース電極（あるいはドレイン
電極）が共通入力端子ＩＮに接続され、ＦＥＴ１および
ＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介し
て第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続さ
れ、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あ
るいはソース電極）が第１と第２の出力端子ＯＵＴ１、
ＯＵＴ２に接続されたものである。第１と第２の制御端
子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信
号であり、Ｈレベルの信号が印加された側のＦＥＴがＯ
Ｎして、共通入力端子ＩＮに印加された入力信号をどち
らか一方の出力端子に伝達するようになっている。抵抗
Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２の直流電位に対してゲート電極を介して高周波
信号が漏出することを防止する目的で配置されている。
導体スイッチ回路装置を示す回路図である。第１のＦＥ
Ｔ１と第２のＦＥＴ２のソース電極（あるいはドレイン
電極）が共通入力端子ＩＮに接続され、ＦＥＴ１および
ＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介し
て第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続さ
れ、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あ
るいはソース電極）が第１と第２の出力端子ＯＵＴ１、
ＯＵＴ２に接続されたものである。第１と第２の制御端
子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信
号であり、Ｈレベルの信号が印加された側のＦＥＴがＯ
Ｎして、共通入力端子ＩＮに印加された入力信号をどち
らか一方の出力端子に伝達するようになっている。抵抗
Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２の直流電位に対してゲート電極を介して高周波
信号が漏出することを防止する目的で配置されている。
【００２８】図１３に示す回路は、図８（Ｂ）に示すＧ
ａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double
Throw)と呼ばれる化合物半導体スイッチ回路装置の原理
的な回路とほぼ同じ回路構成であるが、大きく異なる点
はＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇ
を６００μｍに設計することである。ゲート幅Ｗｇを従
来のものに比べて小さくすることはＦＥＴのオン抵抗を
大きくすることを意味し、且つゲート電極の面積（Ｌｇ
×Ｗｇ）が小さくなることによりゲート電極とチャネル
領域とのショットキー接合による寄生容量が小さくなる
ことを意味し、回路動作の上では大きな差が出る。
ａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Pole Double
Throw)と呼ばれる化合物半導体スイッチ回路装置の原理
的な回路とほぼ同じ回路構成であるが、大きく異なる点
はＦＥＴ１およびＦＥＴ２のゲート電極のゲート幅Ｗｇ
を６００μｍに設計することである。ゲート幅Ｗｇを従
来のものに比べて小さくすることはＦＥＴのオン抵抗を
大きくすることを意味し、且つゲート電極の面積（Ｌｇ
×Ｗｇ）が小さくなることによりゲート電極とチャネル
領域とのショットキー接合による寄生容量が小さくなる
ことを意味し、回路動作の上では大きな差が出る。
【００２９】図１４は、この化合物半導体スイッチ回路
装置を集積化した化合物半導体チップの１例を示してい
る。
装置を集積化した化合物半導体チップの１例を示してい
る。
【００３０】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図１４では、パッド金属層と重なるために図示
されていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図１４では、パッド金属層と重なるために図示
されていない。
【００３１】図１４から明白なように、構成部品はＦＥ
Ｔ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、
出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２に対応するパッドのみであり、図１１に示す従
来の化合物半導体スイッチ回路装置に比べると、最小構
成部品で構成されている。
Ｔ１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、
出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃ
ｔｌ-２に対応するパッドのみであり、図１１に示す従
来の化合物半導体スイッチ回路装置に比べると、最小構
成部品で構成されている。
【００３２】またこの半導体装置の特徴的な点は、ＦＥ
Ｔ１（ＦＥＴ２も同じ）をゲート幅が６００μｍ以下と
従来の半分以下で形成されるので、ＦＥＴ１も従来の半
分の大きさで済ませることができる。すなわち、図１４
に示したＦＥＴ１は一点鎖線で囲まれる長方形状のチャ
ネル領域１２に形成される。下側から伸びる櫛歯状の３
本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に
接続されるソース電極１３（あるいはドレイン電極）で
あり、この下に第１層目オーミック金属層１０で形成さ
れるソース電極１４（あるいはドレイン電極）がある。
また上側から伸びる櫛歯状の３本の第３層目のパッド金
属層３０が共通入力端子ＩＮに接続されるドレイン電極
１５（あるいはソース電極）であり、この下に第１層目
のオーミック金属層１０で形成されるドレイン電極１４
（あるいはソース電極）がある。この両電極は櫛歯をか
み合わせた形状に配置され、その間に第２層目のゲート
金属層２０で形成されるゲート電極１７がチャネル領域
１２上に４本の櫛歯形状に配置されている。なお、上側
から伸びる真中の櫛歯のドレイン電極１３（あるいはソ
ース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更
に小型化に寄与している。ここで、ゲート幅が６００μ
ｍ以下という意味は各ＦＥＴの櫛歯状のゲート電極１７
のゲート幅の総和がそれぞれ６００μｍ以下であること
を言っている。
Ｔ１（ＦＥＴ２も同じ）をゲート幅が６００μｍ以下と
従来の半分以下で形成されるので、ＦＥＴ１も従来の半
分の大きさで済ませることができる。すなわち、図１４
に示したＦＥＴ１は一点鎖線で囲まれる長方形状のチャ
ネル領域１２に形成される。下側から伸びる櫛歯状の３
本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に
接続されるソース電極１３（あるいはドレイン電極）で
あり、この下に第１層目オーミック金属層１０で形成さ
れるソース電極１４（あるいはドレイン電極）がある。
また上側から伸びる櫛歯状の３本の第３層目のパッド金
属層３０が共通入力端子ＩＮに接続されるドレイン電極
１５（あるいはソース電極）であり、この下に第１層目
のオーミック金属層１０で形成されるドレイン電極１４
（あるいはソース電極）がある。この両電極は櫛歯をか
み合わせた形状に配置され、その間に第２層目のゲート
金属層２０で形成されるゲート電極１７がチャネル領域
１２上に４本の櫛歯形状に配置されている。なお、上側
から伸びる真中の櫛歯のドレイン電極１３（あるいはソ
ース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更
に小型化に寄与している。ここで、ゲート幅が６００μ
ｍ以下という意味は各ＦＥＴの櫛歯状のゲート電極１７
のゲート幅の総和がそれぞれ６００μｍ以下であること
を言っている。
【００３３】ＦＥＴ１とＦＥＴ２の断面構造は図１２
（Ｂ）に示す従来のものと同じであるので、説明を省略
する。
（Ｂ）に示す従来のものと同じであるので、説明を省略
する。
【００３４】この結果、この化合物半導体チップのサイ
ズは０．３７×０．３０mm2に納めることができた。こ
れは従来の化合物半導体チップサイズを実に２０％に縮
小できることを意味する。
ズは０．３７×０．３０mm2に納めることができた。こ
れは従来の化合物半導体チップサイズを実に２０％に縮
小できることを意味する。
【００３５】次に、２．４ＧＨｚ以上の高周波数帯でシ
ャントＦＥＴを省いてアイソレーション(Isolation)を
確保する設計が可能となるかについて説明する。
ャントＦＥＴを省いてアイソレーション(Isolation)を
確保する設計が可能となるかについて説明する。
【００３６】図１５に、ＦＥＴのゲート長Ｌｇが０．５
μｍのときのゲート幅Ｗｇ−挿入損失(In sertion Los
s)の関係を示す。
μｍのときのゲート幅Ｗｇ−挿入損失(In sertion Los
s)の関係を示す。
【００３７】１ＧＨｚの入力信号のとき、ゲート幅Ｗｇ
が１０００μｍから６００μｍまで小さくすると０．３
５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Inser
tionLoss)が悪化する。しかし、２．４ＧＨｚの入力信
号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍ
まで小さくすると０．６０ｄＢから０．６５ｄＢと僅か
０．０５ｄＢの挿入損失(Insertion Loss)で済む。これ
は１ＧＨｚの入力信号のときは挿入損失(Insertion Los
s)はＦＥＴのオン抵抗による影響を大きく受けるが、
２．４ＧＨｚの入力信号のときは挿入損失(Insertion L
oss)はＦＥＴのオン抵抗による影響をあまり受けないこ
とが分かった。
が１０００μｍから６００μｍまで小さくすると０．３
５ｄＢから０．５５ｄＢと０．２ｄＢの挿入損失(Inser
tionLoss)が悪化する。しかし、２．４ＧＨｚの入力信
号のとき、ゲート幅Ｗｇが１０００μｍから６００μｍ
まで小さくすると０．６０ｄＢから０．６５ｄＢと僅か
０．０５ｄＢの挿入損失(Insertion Loss)で済む。これ
は１ＧＨｚの入力信号のときは挿入損失(Insertion Los
s)はＦＥＴのオン抵抗による影響を大きく受けるが、
２．４ＧＨｚの入力信号のときは挿入損失(Insertion L
oss)はＦＥＴのオン抵抗による影響をあまり受けないこ
とが分かった。
【００３８】この理由としては、２．４ＧＨｚの入力信
号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴ
のオン抵抗よりはむしろＦＥＴのゲート電極に起因する
容量成分の影響が大きいと考えられるからである。この
ため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗よ
り容量成分が挿入損失(Insertion Loss)に大きく影響す
るのであれば、むしろオン抵抗より容量成分を減らすこ
とに着目して設計することが良い。すなわち、従来の設
計とは全く逆転の発想が必要となった。
号では１ＧＨｚに比べて更に高周波となるので、ＦＥＴ
のオン抵抗よりはむしろＦＥＴのゲート電極に起因する
容量成分の影響が大きいと考えられるからである。この
ため２．４ＧＨｚ以上の高周波ではＦＥＴのオン抵抗よ
り容量成分が挿入損失(Insertion Loss)に大きく影響す
るのであれば、むしろオン抵抗より容量成分を減らすこ
とに着目して設計することが良い。すなわち、従来の設
計とは全く逆転の発想が必要となった。
【００３９】一方、図１６にＦＥＴのゲート長Ｌｇが
０．５μｍのときのゲート幅Ｗｇ−アイソレーション(I
solation)の関係を示す。
０．５μｍのときのゲート幅Ｗｇ−アイソレーション(I
solation)の関係を示す。
【００４０】１ＧＨｚの入力信号のとき、ゲート幅Ｗｇ
が１０００μｍから６００μｍまで小さくすると１９．
５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーショ
ン(Isolation)が改善される。同様に、２．４ＧＨｚの
入力信号のとき、ゲート幅Ｗｇが１０００μｍから６０
０μｍまで小さくすると１４ｄＢから１８ｄＢと４．０
ｄＢのアイソレーション(Isolation)が改善される。す
なわち、アイソレーション(Isolation)はＦＥＴの寄生
容量に依存して改善されることが分かる。
が１０００μｍから６００μｍまで小さくすると１９．
５ｄＢから２３．５ｄＢと４．０ｄＢのアイソレーショ
ン(Isolation)が改善される。同様に、２．４ＧＨｚの
入力信号のとき、ゲート幅Ｗｇが１０００μｍから６０
０μｍまで小さくすると１４ｄＢから１８ｄＢと４．０
ｄＢのアイソレーション(Isolation)が改善される。す
なわち、アイソレーション(Isolation)はＦＥＴの寄生
容量に依存して改善されることが分かる。
【００４１】従って、２．４ＧＨｚ以上の高周波数帯で
は図１５から明らかなように、挿入損失(Insertion Los
s)の僅かな悪化しかないことを考慮するならば、むしろ
図１６に示したアイソレーション(Isolation)を優先し
て設計する方が化合物半導体チップサイズを縮小でき
る。すなわち、２．４ＧＨｚの入力信号のとき７００μ
ｍ以下ののゲート幅Ｗｇであれば１６．５ｄＢ以上のア
イソレーション(Isolation)を確保することができ、更
に６００μｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上
のアイソレーション(Isolation)を確保することができ
る。
は図１５から明らかなように、挿入損失(Insertion Los
s)の僅かな悪化しかないことを考慮するならば、むしろ
図１６に示したアイソレーション(Isolation)を優先し
て設計する方が化合物半導体チップサイズを縮小でき
る。すなわち、２．４ＧＨｚの入力信号のとき７００μ
ｍ以下ののゲート幅Ｗｇであれば１６．５ｄＢ以上のア
イソレーション(Isolation)を確保することができ、更
に６００μｍ以下のゲート幅Ｗｇであれば１８ｄＢ以上
のアイソレーション(Isolation)を確保することができ
る。
【００４２】
【発明が解決しようとする課題】図１４に実際のパター
ンを示した化合物半導体スイッチ回路装置では、ゲート
長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥ
Ｔ１およびＦＥＴ２に設計し、挿入損失(Insertion Los
s)を０．６５ｄＢ、アイソレーション(Isolation)を１
８ｄＢを確保している。この特性はBluetooth（携帯電
話、ノートＰＣ、携帯情報端末、デジタルカメラ、その
他周辺機器をワイヤレスで相互接続し、モバイル環境、
ビジネス環境を向上させる通信仕様）を含む２．４ＧＨ
ｚ帯ＩＳＭＢａｎｄ(Industrial Scientific and Medic
al frequency band)を使用したスペクトラム拡散通信の
応用分野でのＲＦスイッチとして活用されるものであ
る。
ンを示した化合物半導体スイッチ回路装置では、ゲート
長Ｌｇを０．５μｍ、ゲート幅Ｗｇを６００μｍのＦＥ
Ｔ１およびＦＥＴ２に設計し、挿入損失(Insertion Los
s)を０．６５ｄＢ、アイソレーション(Isolation)を１
８ｄＢを確保している。この特性はBluetooth（携帯電
話、ノートＰＣ、携帯情報端末、デジタルカメラ、その
他周辺機器をワイヤレスで相互接続し、モバイル環境、
ビジネス環境を向上させる通信仕様）を含む２．４ＧＨ
ｚ帯ＩＳＭＢａｎｄ(Industrial Scientific and Medic
al frequency band)を使用したスペクトラム拡散通信の
応用分野でのＲＦスイッチとして活用されるものであ
る。
【００４３】現在ではシリコン半導体チップの性能の向
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。従来ではシリコンチップは高周波帯での利用は
難しく、高価な化合物半導体チップが利用されていた
が、シリコン半導体チップの性能が高まり、利用の可能
性がでれば、当然ウエファ価格の高い化合物半導体チッ
プは価格競争で負けてしまう。このためにチップサイズ
をシュリンクしてコストを抑える必然性があり、チップ
サイズの低減は不可避である。
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。従来ではシリコンチップは高周波帯での利用は
難しく、高価な化合物半導体チップが利用されていた
が、シリコン半導体チップの性能が高まり、利用の可能
性がでれば、当然ウエファ価格の高い化合物半導体チッ
プは価格競争で負けてしまう。このためにチップサイズ
をシュリンクしてコストを抑える必然性があり、チップ
サイズの低減は不可避である。
【００４４】ここで、図１５および図１６によれば、
２．４ＧＨｚ帯で使用する場合、挿入損失(Insertion L
oss)およびアイソレーション(Isolation)はあまり悪化
させずに、更にチップサイズをシュリンクしてゲート幅
を４００μｍにすることも可能であると本発明者は推測
した。
２．４ＧＨｚ帯で使用する場合、挿入損失(Insertion L
oss)およびアイソレーション(Isolation)はあまり悪化
させずに、更にチップサイズをシュリンクしてゲート幅
を４００μｍにすることも可能であると本発明者は推測
した。
【００４５】ゲート幅を４００μｍに低減できれば、チ
ップサイズは０．３１×０．３１mm 2となり、６００μ
ｍの場合に比べて１３％シュリンクでき、シリコン半導
体チップとの競争に有利となる。
ップサイズは０．３１×０．３１mm 2となり、６００μ
ｍの場合に比べて１３％シュリンクでき、シリコン半導
体チップとの競争に有利となる。
【００４６】しかし、チップサイズのシュリンクを目的
としてゲート幅を４００μｍまで低減すると、送信側で
必要となる最大電力（Pout-linear：以下、必要最大電
力と称する）が２０ｄＢｍを下回り、シュリンクの限界
を超えてしまうことがわかった。これは、前述したよう
に、Bluetoothや無線ＬＡＮで使用されるスイッチング
回路としては２０ｄＢｍの信号を出力できる能力が必要
であるからである。
としてゲート幅を４００μｍまで低減すると、送信側で
必要となる最大電力（Pout-linear：以下、必要最大電
力と称する）が２０ｄＢｍを下回り、シュリンクの限界
を超えてしまうことがわかった。これは、前述したよう
に、Bluetoothや無線ＬＡＮで使用されるスイッチング
回路としては２０ｄＢｍの信号を出力できる能力が必要
であるからである。
【００４７】必要最大電力（Pout-linear）は、スイッ
チング回路の重要な性能指標の１つであり、ＯＮ時に通
過できる電流能力と、ＯＦＦ時にリークさせない電力
（アイソレーション）の２通りがある。
チング回路の重要な性能指標の１つであり、ＯＮ時に通
過できる電流能力と、ＯＦＦ時にリークさせない電力
（アイソレーション）の２通りがある。
【００４８】送信時にＯＮ状態のＦＥＴでは、Idssのみ
が必要最大電力（Pout-linear）に関係し、その関係式
を次に示す。
が必要最大電力（Pout-linear）に関係し、その関係式
を次に示す。
【００４９】Pout-linear＝10log(((2Ｒ×Idss/1.3)2×
1/8Ｒ)×1000）[ｄＢｍ] つまり、ゲート幅６００μｍまでは必要最大電力２０ｄ
Ｂｍを確保できていたが、ゲート幅を４００μｍにする
ことにより、チャネル領域も縮小してしまい、Idssが低
減したため、必要最大電力が不足してしまうことが判っ
た。
1/8Ｒ)×1000）[ｄＢｍ] つまり、ゲート幅６００μｍまでは必要最大電力２０ｄ
Ｂｍを確保できていたが、ゲート幅を４００μｍにする
ことにより、チャネル領域も縮小してしまい、Idssが低
減したため、必要最大電力が不足してしまうことが判っ
た。
【００５０】従って、必要最大電力を増やすためにはId
ssを向上させる必要がある。当初の目的はチップのシュ
リンクにあるので、ゲート幅を４００μｍにシュリンク
し、且つＦＥＴのIdssを増やすことが必要になってき
た。
ssを向上させる必要がある。当初の目的はチップのシュ
リンクにあるので、ゲート幅を４００μｍにシュリンク
し、且つＦＥＴのIdssを増やすことが必要になってき
た。
【００５１】また、送信時の必要最大電力は、送信時に
ＯＮ状態のＦＥＴだけでなく、送信時にＯＦＦ状態（受
信側）となるＦＥＴでも必要最大電力に耐えられる能力
がなければ、スイッチ回路としての必要最大電力が不足
することになる。つまり、送信時にＯＮ側となるＦＥＴ
のIdssを増やして必要最大電力を確保するとともに、送
信時ＯＦＦ側(受信側)のＦＥＴには必要最大電力に耐え
られる能力をもたせることが重要となる。
ＯＮ状態のＦＥＴだけでなく、送信時にＯＦＦ状態（受
信側）となるＦＥＴでも必要最大電力に耐えられる能力
がなければ、スイッチ回路としての必要最大電力が不足
することになる。つまり、送信時にＯＮ側となるＦＥＴ
のIdssを増やして必要最大電力を確保するとともに、送
信時ＯＦＦ側(受信側)のＦＥＴには必要最大電力に耐え
られる能力をもたせることが重要となる。
【００５２】
【課題を解決するための手段】本発明は上述した諸々の
事情に鑑み成されたもので、チャネル領域表面にソース
電極、ゲート電極およびドレイン電極を設けた第１およ
び第２のＦＥＴを形成し、両ＦＥＴのソース電極あるい
はドレイン電極を共通入力端子とし、両ＦＥＴのドレイ
ン電極あるいはソース電極を第１および第２の出力端子
とし、両ＦＥＴのゲート電極に制御信号を印加していず
れか一方のＦＥＴを導通させて前記共通入力端子と前記
第１および第２の出力端子のいずれか一方と信号経路を
形成する化合物半導体スイッチ回路装置において、前記
ＦＥＴのゲート幅を４００μｍ以下に設定し且つ一方の
前記ＦＥＴのIdssを他方のＦＥＴのIdssよりも大きく設
定することを特徴とし、２．４ＧＨｚ以上の高周波数帯
でシャントＦＥＴを省いて所定のアイソレーション(Iso
lation)を確保する化合物半導体装置で、更にチップサ
イズをシュリンクし、且つ無線ＬＡＮやBluetoothに採
用するスイッチ回路として必要最大電力の出力を実現す
るものである。
事情に鑑み成されたもので、チャネル領域表面にソース
電極、ゲート電極およびドレイン電極を設けた第１およ
び第２のＦＥＴを形成し、両ＦＥＴのソース電極あるい
はドレイン電極を共通入力端子とし、両ＦＥＴのドレイ
ン電極あるいはソース電極を第１および第２の出力端子
とし、両ＦＥＴのゲート電極に制御信号を印加していず
れか一方のＦＥＴを導通させて前記共通入力端子と前記
第１および第２の出力端子のいずれか一方と信号経路を
形成する化合物半導体スイッチ回路装置において、前記
ＦＥＴのゲート幅を４００μｍ以下に設定し且つ一方の
前記ＦＥＴのIdssを他方のＦＥＴのIdssよりも大きく設
定することを特徴とし、２．４ＧＨｚ以上の高周波数帯
でシャントＦＥＴを省いて所定のアイソレーション(Iso
lation)を確保する化合物半導体装置で、更にチップサ
イズをシュリンクし、且つ無線ＬＡＮやBluetoothに採
用するスイッチ回路として必要最大電力の出力を実現す
るものである。
【００５３】このとき、送信側（ＯＮ側）ＦＥＴでは、
Idssのみが必要最大電力に関係するため、チャネル領域
のイオン注入条件である不純物濃度および加速電圧をコ
ントロールして、Idssを増やすことにより、必要最大電
力を出力できるようにする。
Idssのみが必要最大電力に関係するため、チャネル領域
のイオン注入条件である不純物濃度および加速電圧をコ
ントロールして、Idssを増やすことにより、必要最大電
力を出力できるようにする。
【００５４】同時に、受信側（ＯＦＦ側）ＦＥＴについ
ても、必要最大電力に耐えられる（信号をリークさせな
い）ことが重要である。つまり、送信側（ＯＮ側）ＦＥ
Ｔで必要最大電力を出力できる能力と受信側（ＯＦＦ
側）でその必要最大電力に耐える能力のいずれも満たさ
なければ、結果的にスイッチ回路としては、必要最大電
力が出力できないことになる。このため、詳述について
は後述するが、受信側（ＯＦＦ側）では、必要最大電力
に耐える能力を増加させるためにピンチオフ電圧を低く
する必要がある。
ても、必要最大電力に耐えられる（信号をリークさせな
い）ことが重要である。つまり、送信側（ＯＮ側）ＦＥ
Ｔで必要最大電力を出力できる能力と受信側（ＯＦＦ
側）でその必要最大電力に耐える能力のいずれも満たさ
なければ、結果的にスイッチ回路としては、必要最大電
力が出力できないことになる。このため、詳述について
は後述するが、受信側（ＯＦＦ側）では、必要最大電力
に耐える能力を増加させるためにピンチオフ電圧を低く
する必要がある。
【００５５】一般的にはIdssが大きければピンチオフ電
圧は高くなり、Idssが小さければピンチオフ電圧は低く
なるため、本発明では送信側（ＯＮ側）と受信側（ＯＦ
Ｆ側）の信号経路を固定した非対称型のスイッチ回路に
することにより解決するものである。
圧は高くなり、Idssが小さければピンチオフ電圧は低く
なるため、本発明では送信側（ＯＮ側）と受信側（ＯＦ
Ｆ側）の信号経路を固定した非対称型のスイッチ回路に
することにより解決するものである。
【００５６】
【発明の実施の形態】以下に本発明の実施の形態につい
て図１から図７を参照して説明する。
て図１から図７を参照して説明する。
【００５７】図１は、本発明の化合物半導体スイッチ回
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の
制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
路装置を示す回路図である。第１のＦＥＴ１と第２のＦ
ＥＴ２のソース電極（あるいはドレイン電極）が共通入
力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲー
ト電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の
制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥ
Ｔ１およびＦＥＴ２のドレイン電極（あるいはソース電
極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続
されたものである。第１と第２の制御端子Ｃｔｌ-１、
Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈ
レベルの信号が印加された側のＦＥＴがＯＮして、共通
入力端子ＩＮに印加された入力信号をどちらか一方の出
力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【００５８】図１に示す回路は、図８（Ｂ）または図１
３に示すＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Po
le Double Throw)と呼ばれる化合物半導体スイッチ回路
装置の原理的な回路とほぼ同じ回路構成であるが、大き
く異なる点は第１に、ＦＥＴ１およびＦＥＴ２のゲート
電極のゲート幅Ｗｇを４００μｍ以下に設計することで
ある。ゲート幅Ｗｇを従来のものに比べて小さくするこ
とはＦＥＴのオン抵抗を大きくすることを意味し、且つ
ゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなることによ
りゲート電極とチャネル領域とのショットキー接合によ
る寄生容量が小さくなることを意味し、回路動作の上で
は大きな差が出る。
３に示すＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Single Po
le Double Throw)と呼ばれる化合物半導体スイッチ回路
装置の原理的な回路とほぼ同じ回路構成であるが、大き
く異なる点は第１に、ＦＥＴ１およびＦＥＴ２のゲート
電極のゲート幅Ｗｇを４００μｍ以下に設計することで
ある。ゲート幅Ｗｇを従来のものに比べて小さくするこ
とはＦＥＴのオン抵抗を大きくすることを意味し、且つ
ゲート電極の面積（Ｌｇ×Ｗｇ）が小さくなることによ
りゲート電極とチャネル領域とのショットキー接合によ
る寄生容量が小さくなることを意味し、回路動作の上で
は大きな差が出る。
【００５９】第２に、両ＦＥＴのIdssまたはピンチオフ
電圧が異なる、非対称型の回路にすることである。スイ
ッチ回路の必要最大電力は、送信側（ＯＮ側）ではIdss
により決定し、受信側（ＯＦＦ側）ではピンチオフ電圧
で決定する。つまり、送信側（ＯＮ側）は、ゲート幅を
６００μｍから４００μｍにすることにより不足してし
まう必要最大電力を向上させるために、Idssを確保する
必要がある。つまり、チャネル領域のイオン注入条件を
コントロールしてIdssを向上したチャネル領域を形成
し、所定の電力が出力できるＦＥＴとする。
電圧が異なる、非対称型の回路にすることである。スイ
ッチ回路の必要最大電力は、送信側（ＯＮ側）ではIdss
により決定し、受信側（ＯＦＦ側）ではピンチオフ電圧
で決定する。つまり、送信側（ＯＮ側）は、ゲート幅を
６００μｍから４００μｍにすることにより不足してし
まう必要最大電力を向上させるために、Idssを確保する
必要がある。つまり、チャネル領域のイオン注入条件を
コントロールしてIdssを向上したチャネル領域を形成
し、所定の電力が出力できるＦＥＴとする。
【００６０】一方、受信側（ＯＦＦ側）でも、必要最大
電力がかかっても信号が漏れない、つまり必要最大電力
に耐えられる設計とする必要がある。詳細は後述する
が、ピンチオフ電圧を低くすればＦＥＴが耐えられる最
大電力が向上できるので、チャネル領域のイオン注入条
件をコントロールしてピンチオフ電圧の低いチャネル領
域を形成する。
電力がかかっても信号が漏れない、つまり必要最大電力
に耐えられる設計とする必要がある。詳細は後述する
が、ピンチオフ電圧を低くすればＦＥＴが耐えられる最
大電力が向上できるので、チャネル領域のイオン注入条
件をコントロールしてピンチオフ電圧の低いチャネル領
域を形成する。
【００６１】このように本発明の実施の形態では、スイ
ッチ回路として必要最大電力を出力するために、いずれ
のＦＥＴもチャネル領域のイオン注入条件をコントロー
ルしている。一般的にはIdssが大きくなるとピンチオフ
電圧も大きくなり、Idssが小さくなるとピンチオフ電圧
が小さくなるので、両ＦＥＴの特性がそれぞれ異なる非
対称型の回路を採用するわけである。しかし、信号経路
を受信経路と送信経路に固定するスイッチング回路に使
用する場合は何ら問題はなく、むしろ大変効率的な回路
となる。
ッチ回路として必要最大電力を出力するために、いずれ
のＦＥＴもチャネル領域のイオン注入条件をコントロー
ルしている。一般的にはIdssが大きくなるとピンチオフ
電圧も大きくなり、Idssが小さくなるとピンチオフ電圧
が小さくなるので、両ＦＥＴの特性がそれぞれ異なる非
対称型の回路を採用するわけである。しかし、信号経路
を受信経路と送信経路に固定するスイッチング回路に使
用する場合は何ら問題はなく、むしろ大変効率的な回路
となる。
【００６２】図２は、本発明の化合物半導体スイッチ回
路装置を集積化した化合物半導体チップの１例を示して
いる。
路装置を集積化した化合物半導体チップの１例を示して
いる。
【００６３】ＧａＡｓ基板にスイッチを行うＦＥＴ１お
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図２では、パッド金属層と重なるために図示さ
れていない。
よびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極
に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子
ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-
１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けら
れている。なお、点線で示した第２層目の配線は各ＦＥ
Ｔのゲート電極形成時に同時に形成されるゲート金属層
（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層
目の配線は各素子の接続およびパッドの形成を行うパッ
ド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の
基板にオーミックに接触するオーミック金属層（ＡｕＧ
ｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイ
ン電極および各抵抗両端の取り出し電極を形成するもの
であり、図２では、パッド金属層と重なるために図示さ
れていない。
【００６４】図２から明白なように、構成部品はＦＥＴ
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、図１１に示す従来
の化合物半導体スイッチ回路装置に比べると、最小構成
部品で構成されている。
１、ＦＥＴ２、抵抗Ｒ１、Ｒ２、共通入力端子ＩＮ、出
力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔ
ｌ-２に対応するパッドのみであり、図１１に示す従来
の化合物半導体スイッチ回路装置に比べると、最小構成
部品で構成されている。
【００６５】図３には、図２に示したＦＥＴの部分を拡
大した平面図を示す。両ＦＥＴのパターンは同一である
ので、一方のＦＥＴのみを示す。一点鎖線で囲まれる長
方形状の領域がＧａＡｓ基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の２本の第３層
目のパッド金属層３０が出力端子ＯＵＴ１に接続される
ソース電極１３（あるいはドレイン電極）であり、この
下に第１層目オーミック金属層１０で形成されるソース
電極１４（あるいはドレイン電極）がある。また右側か
ら伸びる櫛歯状の２本の第３層目のパッド金属層３０が
共通入力端子ＩＮに接続されるドレイン電極１５（ある
いはソース電極）であり、この下に第１層目のオーミッ
ク金属層１０で形成されるドレイン電極１６（あるいは
ソース電極）がある。この両電極は櫛歯をかみ合わせた
形状に配置され、その間に第２層目のゲート金属層２０
で形成されるゲート電極１７がチャネル領域１２上に櫛
歯形状に配置されている。
大した平面図を示す。両ＦＥＴのパターンは同一である
ので、一方のＦＥＴのみを示す。一点鎖線で囲まれる長
方形状の領域がＧａＡｓ基板１１に形成されるチャネル
領域１２である。左側から伸びる櫛歯状の２本の第３層
目のパッド金属層３０が出力端子ＯＵＴ１に接続される
ソース電極１３（あるいはドレイン電極）であり、この
下に第１層目オーミック金属層１０で形成されるソース
電極１４（あるいはドレイン電極）がある。また右側か
ら伸びる櫛歯状の２本の第３層目のパッド金属層３０が
共通入力端子ＩＮに接続されるドレイン電極１５（ある
いはソース電極）であり、この下に第１層目のオーミッ
ク金属層１０で形成されるドレイン電極１６（あるいは
ソース電極）がある。この両電極は櫛歯をかみ合わせた
形状に配置され、その間に第２層目のゲート金属層２０
で形成されるゲート電極１７がチャネル領域１２上に櫛
歯形状に配置されている。
【００６６】チャネル領域１２はイオン注入によって形
成するが、イオン注入条件によりＦＥＴをＯＦＦ状態に
するために必要な電圧であるピンチオフ電圧が変化す
る。つまり、チャネル領域に注入する不純物イオンの濃
度が高濃度、あるいはイオン注入の加速電圧が高ければ
ピンチオフ電圧は高くなり、不純物濃度が低濃度あるい
は加速電圧が低ければピンチオフ電圧は低くなる。
成するが、イオン注入条件によりＦＥＴをＯＦＦ状態に
するために必要な電圧であるピンチオフ電圧が変化す
る。つまり、チャネル領域に注入する不純物イオンの濃
度が高濃度、あるいはイオン注入の加速電圧が高ければ
ピンチオフ電圧は高くなり、不純物濃度が低濃度あるい
は加速電圧が低ければピンチオフ電圧は低くなる。
【００６７】また、チャネル領域１２の不純物濃度が高
濃度、あるいは注入時の加速電圧が高い（チャネル領域
が深い）と、Idssは増加する。つまり、一般的には、ピ
ンチオフ電圧が高いチャネル領域は、Idssが大きく、送
信時にＯＮ状態ＦＥＴの必要最大電力も大きくなる。逆
に、ピンチオフ電圧が低いチャネル領域はIdssが少ない
が、そのＦＥＴがＯＦＦ状態の場合に耐え得る必要最大
電力は大きくなる。
濃度、あるいは注入時の加速電圧が高い（チャネル領域
が深い）と、Idssは増加する。つまり、一般的には、ピ
ンチオフ電圧が高いチャネル領域は、Idssが大きく、送
信時にＯＮ状態ＦＥＴの必要最大電力も大きくなる。逆
に、ピンチオフ電圧が低いチャネル領域はIdssが少ない
が、そのＦＥＴがＯＦＦ状態の場合に耐え得る必要最大
電力は大きくなる。
【００６８】ここで、図４に、ゲート幅と、Idssおよび
必要最大電力（Pout-linear）の関係を示す。図４
（Ａ）には、従来の対称型のチャネル領域を有するＦＥ
Ｔの関係図を示し、図４（Ｂ）には本発明の送信側（Ｏ
Ｎ側）となる大きいIdssを有するＦＥＴの関係図を示
す。
必要最大電力（Pout-linear）の関係を示す。図４
（Ａ）には、従来の対称型のチャネル領域を有するＦＥ
Ｔの関係図を示し、図４（Ｂ）には本発明の送信側（Ｏ
Ｎ側）となる大きいIdssを有するＦＥＴの関係図を示
す。
【００６９】図４（Ａ）に示すように、従来のチャネル
領域では、ゲート幅６００μｍで必要最大電力である２
０ｄＢｍを確保できているが、ゲート幅を４００μｍに
シュリンクすると２０ｄＢｍを下回ってしまう。そこ
で、本発明の実施の形態ではチャネル領域の不純物濃度
を従来よりも高濃度に形成し、Idssを向上させることに
より、図４（Ｂ）に示すようにゲート幅が４００μｍの
場合に０．０９ＡのIdssを確保し、２０ｄＢｍの必要最
大電力を出力できるスイッチング回路を実現する。
領域では、ゲート幅６００μｍで必要最大電力である２
０ｄＢｍを確保できているが、ゲート幅を４００μｍに
シュリンクすると２０ｄＢｍを下回ってしまう。そこ
で、本発明の実施の形態ではチャネル領域の不純物濃度
を従来よりも高濃度に形成し、Idssを向上させることに
より、図４（Ｂ）に示すようにゲート幅が４００μｍの
場合に０．０９ＡのIdssを確保し、２０ｄＢｍの必要最
大電力を出力できるスイッチング回路を実現する。
【００７０】図５は、ＦＥＴ１およびＦＥＴ２の断面構
造を示す。スイッチ回路の必要最大電力は、ＯＮ側では
Idssにより決定し、ＯＦＦ側ではピンチオフ電圧で決定
するので、本発明の実施の形態では、送信側（ＯＮ側）
となるＦＥＴ１のIdssを向上させるためにチャネル領域
の不純物濃度を従来よりも高濃度にし、受信側（ＯＦＦ
側）となるＦＥＴ２ではピンチオフ電圧を低くするため
に従来よりも低濃度でチャネル領域を形成する。このと
き、イオン注入の加速電圧は両ＦＥＴとも等しく形成す
るため、実際のチャネル深さはほぼ等しい深さである
が、結果としてＦＥＴ１はIdssおよびピンチオフ電圧が
大きくなり、ＦＥＴ２ではIdssおよびピンチオフ電圧が
小さくなるので、図５では概念的にチャネル領域の深さ
でその差を表す。
造を示す。スイッチ回路の必要最大電力は、ＯＮ側では
Idssにより決定し、ＯＦＦ側ではピンチオフ電圧で決定
するので、本発明の実施の形態では、送信側（ＯＮ側）
となるＦＥＴ１のIdssを向上させるためにチャネル領域
の不純物濃度を従来よりも高濃度にし、受信側（ＯＦＦ
側）となるＦＥＴ２ではピンチオフ電圧を低くするため
に従来よりも低濃度でチャネル領域を形成する。このと
き、イオン注入の加速電圧は両ＦＥＴとも等しく形成す
るため、実際のチャネル深さはほぼ等しい深さである
が、結果としてＦＥＴ１はIdssおよびピンチオフ電圧が
大きくなり、ＦＥＴ２ではIdssおよびピンチオフ電圧が
小さくなるので、図５では概念的にチャネル領域の深さ
でその差を表す。
【００７１】図５（Ａ）は、ＦＥＴ１の断面構造を示
す。ＧａＡｓ基板１１にはｎ型のIdssの大きいチャネル
領域１２ａとその両側にソース領域１８およびドレイン
領域１９を形成するｎ＋型の高濃度領域が設けられる。
す。ＧａＡｓ基板１１にはｎ型のIdssの大きいチャネル
領域１２ａとその両側にソース領域１８およびドレイン
領域１９を形成するｎ＋型の高濃度領域が設けられる。
【００７２】ＦＥＴ１は、送信側（ＯＮ側）として使用
し、必要最大電力を得るために、不純物濃度を高くして
Idssの大きいチャネル領域１２ａを形成する。具体的に
は、ｎ型を与える不純物(２９Ｓｉ+)をドーズ量４．６
×１０12cm-3、加速電圧７０KeVでイオン注入し、ゲー
ト電極形成前のゲート直下のチャネル領域１２ａはエッ
チングしない。これにより、図４（Ｂ）に示すように、
ゲート幅４００μｍでも０．０９ＡのIdssを得られるの
で、Bluetooth又は無線ＬＡＮ等に活用される２０ｄＢ
ｍの必要最大電力を出力することができる。また、この
結果ＦＥＴ１のピンチオフ電圧は２．２Ｖとなる。
し、必要最大電力を得るために、不純物濃度を高くして
Idssの大きいチャネル領域１２ａを形成する。具体的に
は、ｎ型を与える不純物(２９Ｓｉ+)をドーズ量４．６
×１０12cm-3、加速電圧７０KeVでイオン注入し、ゲー
ト電極形成前のゲート直下のチャネル領域１２ａはエッ
チングしない。これにより、図４（Ｂ）に示すように、
ゲート幅４００μｍでも０．０９ＡのIdssを得られるの
で、Bluetooth又は無線ＬＡＮ等に活用される２０ｄＢ
ｍの必要最大電力を出力することができる。また、この
結果ＦＥＴ１のピンチオフ電圧は２．２Ｖとなる。
【００７３】チャネル領域１２ａにはゲート電極１７が
設けられ、高濃度領域には第１層目のオーミック金属層
１０で形成されるドレイン電極１４およびソース電極１
６が設けられる。更にこの上に前述したように３層目の
パッド金属層３０で形成されるドレイン電極１３および
ソース電極１５が設けられ、各素子の配線等を行ってい
る。
設けられ、高濃度領域には第１層目のオーミック金属層
１０で形成されるドレイン電極１４およびソース電極１
６が設けられる。更にこの上に前述したように３層目の
パッド金属層３０で形成されるドレイン電極１３および
ソース電極１５が設けられ、各素子の配線等を行ってい
る。
【００７４】図５（Ｂ）は、ＦＥＴ２の断面構造を示
す。ＧａＡｓ基板１１にはｎ型のピンチオフ電圧の小さ
いチャネル領域１２ｂとその両側にソース領域１８およ
びドレイン領域１９を形成するｎ＋型の高濃度領域が設
けられる。
す。ＧａＡｓ基板１１にはｎ型のピンチオフ電圧の小さ
いチャネル領域１２ｂとその両側にソース領域１８およ
びドレイン領域１９を形成するｎ＋型の高濃度領域が設
けられる。
【００７５】具体的には、ｎ型を与える不純物(２９Ｓ
ｉ+)をドーズ量３．４×１０12cm-3、加速電圧７０KeV
でイオン注入し、ゲート電極形成前のゲート直下のチャ
ネル領域１２ｂはエッチングしない。これにより、ピン
チオフ電圧が１．１Ｖのチャネル領域１２ｂが形成さ
れ、Idssは０．０４Ａとなる。
ｉ+)をドーズ量３．４×１０12cm-3、加速電圧７０KeV
でイオン注入し、ゲート電極形成前のゲート直下のチャ
ネル領域１２ｂはエッチングしない。これにより、ピン
チオフ電圧が１．１Ｖのチャネル領域１２ｂが形成さ
れ、Idssは０．０４Ａとなる。
【００７６】スイッチ回路では、送信側（ＯＮ側）が出
力できる能力だけでなく、同時に受信側（ＯＦＦ側）で
必要最大電力に耐えられる能力がないと、信号が漏れ、
結果的に回路の必要最大電力が低下してしまう。受信側
（ＯＦＦ側）で耐えられる必要最大電力は、ピンチオフ
電圧が関係しており、その式を次に示す。
力できる能力だけでなく、同時に受信側（ＯＦＦ側）で
必要最大電力に耐えられる能力がないと、信号が漏れ、
結果的に回路の必要最大電力が低下してしまう。受信側
（ＯＦＦ側）で耐えられる必要最大電力は、ピンチオフ
電圧が関係しており、その式を次に示す。
【００７７】 Pout-linear ＝ 10log((Ｖmax2/8Ｒ)×1000) [ｄＢｍ] 例えば、送信側（ＯＮ側）の制御端子Ｃｔｌ−１に制御
信号３Ｖを印加すると、作りつけ電位の分として０．４
Ｖ減り、受信側（ＯＦＦ側）ＦＥＴのゲートショットキ
接合に２．６Ｖ分の逆バイアスがかかり、空乏層が広が
る。受信側ＦＥＴのピンチオフ電圧は１．１Ｖに形成し
たので、ゲート直下のチャネル電位に対して、１．１Ｖ
の逆バイアス以上のゲート電圧をかけることにより受信
側（ＯＦＦ側）ＦＥＴをピンチオフできる。そのため、
受信側（ＯＦＦ側）ＦＥＴをピンチオフさせる電圧とし
て１．５（２．６−１．１）Ｖの余裕が生じており、こ
の余裕分を基に上式から算出した電力を最大とする電力
まで、受信側（ＯＦＦ側）ＦＥＴでは耐えることができ
る。
信号３Ｖを印加すると、作りつけ電位の分として０．４
Ｖ減り、受信側（ＯＦＦ側）ＦＥＴのゲートショットキ
接合に２．６Ｖ分の逆バイアスがかかり、空乏層が広が
る。受信側ＦＥＴのピンチオフ電圧は１．１Ｖに形成し
たので、ゲート直下のチャネル電位に対して、１．１Ｖ
の逆バイアス以上のゲート電圧をかけることにより受信
側（ＯＦＦ側）ＦＥＴをピンチオフできる。そのため、
受信側（ＯＦＦ側）ＦＥＴをピンチオフさせる電圧とし
て１．５（２．６−１．１）Ｖの余裕が生じており、こ
の余裕分を基に上式から算出した電力を最大とする電力
まで、受信側（ＯＦＦ側）ＦＥＴでは耐えることができ
る。
【００７８】具体的には、余裕分の１．５ＶとはＶmax/
４に対応する値であるので、上式にＶmax＝１．５×
４、Ｒ＝５０Ωを代入して計算するとその必要最大電力
は１９．５ｄＢｍとなる。
４に対応する値であるので、上式にＶmax＝１．５×
４、Ｒ＝５０Ωを代入して計算するとその必要最大電力
は１９．５ｄＢｍとなる。
【００７９】ここで、計算の結果では１９．５ｄＢｍで
あるが、実際には上式より３ｄＢｍ程の余裕があるの
で、ピンチオフ電圧を１．１Ｖに設計すれば２２．５ｄ
Ｂｍの必要最大電力まで耐えられるＦＥＴとなる。スイ
ッチ回路を通過できる必要最大電力は送信側（ＯＮ側）
ＦＥＴのIdssによって決まる必要最大電力と、受信側
（ＯＦＦ側）のピンチオフ電圧によって決まる必要最大
電力と比較した際、小さい方の必要最大電力になるの
で、本発明の実施の形態では、２０ｄＢｍを確保できる
ことになる。
あるが、実際には上式より３ｄＢｍ程の余裕があるの
で、ピンチオフ電圧を１．１Ｖに設計すれば２２．５ｄ
Ｂｍの必要最大電力まで耐えられるＦＥＴとなる。スイ
ッチ回路を通過できる必要最大電力は送信側（ＯＮ側）
ＦＥＴのIdssによって決まる必要最大電力と、受信側
（ＯＦＦ側）のピンチオフ電圧によって決まる必要最大
電力と比較した際、小さい方の必要最大電力になるの
で、本発明の実施の形態では、２０ｄＢｍを確保できる
ことになる。
【００８０】チャネル領域１２ｂにはゲート電極１７が
設けられ、高濃度領域には第１層目のオーミック金属層
１０で形成されるドレイン電極１４およびソース電極１
６が設けられる。更にこの上に前述したように３層目の
パッド金属層３０で形成されるドレイン電極１３および
ソース電極１５が設けられ、各素子の配線等を行ってい
る。
設けられ、高濃度領域には第１層目のオーミック金属層
１０で形成されるドレイン電極１４およびソース電極１
６が設けられる。更にこの上に前述したように３層目の
パッド金属層３０で形成されるドレイン電極１３および
ソース電極１５が設けられ、各素子の配線等を行ってい
る。
【００８１】このように送信側（ＯＮ側）ではIdssを大
きくし、受信側（ＯＦＦ側）ではピンチオフ電圧を小さ
くした２つのＦＥＴからなる非対称型の回路を採用する
ことにより、ゲート幅を４００μｍに低減し、チップサ
イズをシュリンクしても、送信側（ＯＮ側）では従来の
ゲート幅６００μｍのＦＥＴを採用した対称型スイッチ
回路と同等の必要最大電力を確保でき、且つ受信側（Ｏ
ＦＦ側）でも、送信側（ＯＮ側）と同等の必要最大電力
まで耐えることができるスイッチ回路が実現できる。
きくし、受信側（ＯＦＦ側）ではピンチオフ電圧を小さ
くした２つのＦＥＴからなる非対称型の回路を採用する
ことにより、ゲート幅を４００μｍに低減し、チップサ
イズをシュリンクしても、送信側（ＯＮ側）では従来の
ゲート幅６００μｍのＦＥＴを採用した対称型スイッチ
回路と同等の必要最大電力を確保でき、且つ受信側（Ｏ
ＦＦ側）でも、送信側（ＯＮ側）と同等の必要最大電力
まで耐えることができるスイッチ回路が実現できる。
【００８２】ここで、送信側がＯＦＦ状態、受信側がＯ
Ｎ状態の場合について説明する。前述の通り、スイッチ
回路の必要最大電力は、ＯＮ側ではIdssにより決定し、
ＯＦＦ側ではピンチオフ電圧で決定する。まず、送信側
（ＯＦＦ側）ではピンチオフ電圧２．２Ｖにより必要最
大電力を計算すると８．１ｄＢｍとなる。次に受信側
（ＯＮ側）ではIdssが０．０４Ａであるので、この値に
より必要最大電力を計算すると１３．７ｄＢｍとなる。
スイッチ回路を通過できる必要最大電力は、ＯＮ側、Ｏ
ＦＦ側両ＦＥＴを比較して小さい方の必要最大電力で決
定するので、この場合は８．１ｄＢｍとなる。受信に必
要な最大電力は０ｄＢｍ以下であるので、スイッチ回路
が８．１ｄＢｍまで通過できる（耐える）能力があれば
十分である。
Ｎ状態の場合について説明する。前述の通り、スイッチ
回路の必要最大電力は、ＯＮ側ではIdssにより決定し、
ＯＦＦ側ではピンチオフ電圧で決定する。まず、送信側
（ＯＦＦ側）ではピンチオフ電圧２．２Ｖにより必要最
大電力を計算すると８．１ｄＢｍとなる。次に受信側
（ＯＮ側）ではIdssが０．０４Ａであるので、この値に
より必要最大電力を計算すると１３．７ｄＢｍとなる。
スイッチ回路を通過できる必要最大電力は、ＯＮ側、Ｏ
ＦＦ側両ＦＥＴを比較して小さい方の必要最大電力で決
定するので、この場合は８．１ｄＢｍとなる。受信に必
要な最大電力は０ｄＢｍ以下であるので、スイッチ回路
が８．１ｄＢｍまで通過できる（耐える）能力があれば
十分である。
【００８３】これら２つのＦＥＴを形成するには、一方
ではIdssを増し、他方ではピンチオフ電圧を低くするた
め、イオン注入条件が異なる。そのためイオン注入の工
程のみを２回行い、それ以外は同一工程にて形成する。
また、ＦＥＴ１およびＦＥＴ２のIdssおよびピンチオフ
電圧は非対称で且つ所望の値が得られればよく、イオン
注入条件は前述の条件に限らない。
ではIdssを増し、他方ではピンチオフ電圧を低くするた
め、イオン注入条件が異なる。そのためイオン注入の工
程のみを２回行い、それ以外は同一工程にて形成する。
また、ＦＥＴ１およびＦＥＴ２のIdssおよびピンチオフ
電圧は非対称で且つ所望の値が得られればよく、イオン
注入条件は前述の条件に限らない。
【００８４】本発明の特徴は、第１に、ＦＥＴ１（ＦＥ
Ｔ２も同じ）をゲート幅が４００μｍ以下と従来のゲー
ト幅が６００μｍの回路に比べて２／３で形成されるの
で、ＦＥＴ１も従来のゲート幅が６００μｍの回路に比
べて２／３の大きさで済ませることができることにあ
る。すなわち、図２に示したＦＥＴ１は一点鎖線で囲ま
れる長方形状のチャネル領域１２ａに、ＦＥＴ２はチャ
ネル領域１２ｂに形成される。下側から伸びる櫛歯状の
２本の第３層目のパッド金属層３０が出力端子ＯＵＴ１
に接続されるソース電極１３（あるいはドレイン電極）
であり、この下に第１層目オーミック金属層１０で形成
されるソース電極１４（あるいはドレイン電極）があ
る。また上側から伸びる櫛歯状の２本の第３層目のパッ
ド金属層３０が共通入力端子ＩＮに接続されるドレイン
電極１５（あるいはソース電極）であり、この下に第１
層目のオーミック金属層１０で形成されるドレイン電極
１４（あるいはソース電極）がある。この両電極は櫛歯
をかみ合わせた形状に配置され、その間に第２層目のゲ
ート金属層２０で形成されるゲート電極１７がチャネル
領域１２ａ（チャネル領域１２ｂ）上に３本の櫛歯形状
に配置されている。なお、上側から伸びる真中の櫛歯の
ドレイン電極１３（あるいはソース電極）はＦＥＴ１と
ＦＥＴ２とで共用しており、更に小型化に寄与してい
る。ここで、ゲート幅が４００μｍ以下という意味は各
ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそ
れぞれ４００μｍ以下であることを言っている。
Ｔ２も同じ）をゲート幅が４００μｍ以下と従来のゲー
ト幅が６００μｍの回路に比べて２／３で形成されるの
で、ＦＥＴ１も従来のゲート幅が６００μｍの回路に比
べて２／３の大きさで済ませることができることにあ
る。すなわち、図２に示したＦＥＴ１は一点鎖線で囲ま
れる長方形状のチャネル領域１２ａに、ＦＥＴ２はチャ
ネル領域１２ｂに形成される。下側から伸びる櫛歯状の
２本の第３層目のパッド金属層３０が出力端子ＯＵＴ１
に接続されるソース電極１３（あるいはドレイン電極）
であり、この下に第１層目オーミック金属層１０で形成
されるソース電極１４（あるいはドレイン電極）があ
る。また上側から伸びる櫛歯状の２本の第３層目のパッ
ド金属層３０が共通入力端子ＩＮに接続されるドレイン
電極１５（あるいはソース電極）であり、この下に第１
層目のオーミック金属層１０で形成されるドレイン電極
１４（あるいはソース電極）がある。この両電極は櫛歯
をかみ合わせた形状に配置され、その間に第２層目のゲ
ート金属層２０で形成されるゲート電極１７がチャネル
領域１２ａ（チャネル領域１２ｂ）上に３本の櫛歯形状
に配置されている。なお、上側から伸びる真中の櫛歯の
ドレイン電極１３（あるいはソース電極）はＦＥＴ１と
ＦＥＴ２とで共用しており、更に小型化に寄与してい
る。ここで、ゲート幅が４００μｍ以下という意味は各
ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそ
れぞれ４００μｍ以下であることを言っている。
【００８５】この結果、本発明の化合物半導体チップの
サイズは０．３１×０．３１mm2に納めることができ
た。これは従来の化合物半導体チップサイズに比べて１
３％縮小できることを意味する。
サイズは０．３１×０．３１mm2に納めることができ
た。これは従来の化合物半導体チップサイズに比べて１
３％縮小できることを意味する。
【００８６】第２に、異なるIdssのチャネル領域および
異なるピンチオフ電圧を有するＦＥＴ１およびＦＥＴ２
からなる非対称型の回路にすることにある。スイッチ回
路の必要最大電力は、ＯＮ側ではIdssにより決定し、Ｏ
ＦＦ側ではピンチオフ電圧で決定するため、送信側（Ｏ
Ｎ側）のＦＥＴでは必要最大電力を出力するために必要
なIdssを得ることができる。また、抵抗が低減されるの
で挿入損失(InsertionLoss)も抑制できる。一方受信側
（ＯＦＦ側）ではピンチオフ電圧を低くすることによ
り、ゲートショットキ接合の逆バイアスとピンチオフ電
圧による差（余裕分）が大きくなり、その差分に相当す
る耐えられる最大電力が増加する。つまり、非対称型の
ＦＥＴを採用して、送信側（ＯＮ側）で必要最大電力を
出力でき、受信側（ＯＦＦ側）で必要最大電力まで耐え
ることができるので、本発明のスイッチ回路は必要最大
電力を出力できることになる。
異なるピンチオフ電圧を有するＦＥＴ１およびＦＥＴ２
からなる非対称型の回路にすることにある。スイッチ回
路の必要最大電力は、ＯＮ側ではIdssにより決定し、Ｏ
ＦＦ側ではピンチオフ電圧で決定するため、送信側（Ｏ
Ｎ側）のＦＥＴでは必要最大電力を出力するために必要
なIdssを得ることができる。また、抵抗が低減されるの
で挿入損失(InsertionLoss)も抑制できる。一方受信側
（ＯＦＦ側）ではピンチオフ電圧を低くすることによ
り、ゲートショットキ接合の逆バイアスとピンチオフ電
圧による差（余裕分）が大きくなり、その差分に相当す
る耐えられる最大電力が増加する。つまり、非対称型の
ＦＥＴを採用して、送信側（ＯＮ側）で必要最大電力を
出力でき、受信側（ＯＦＦ側）で必要最大電力まで耐え
ることができるので、本発明のスイッチ回路は必要最大
電力を出力できることになる。
【００８７】具体的には、ゲート幅４００μｍで、送信
側（ＯＮ側）では０．０９ＡのIdssを得られるので、Bl
uetooth又は無線ＬＡＮ等に活用される２０ｄＢｍの必
要最電力を出力することができる。一方、受信側（ＯＦ
Ｆ側）では、ピンチオフ電圧が１．１Ｖ程度に設計され
ており、Ｃｔｒｌ端子の電圧を３Ｖとすれば、最大電力
の計算式により１９．５ｄＢｍ、実際には３ｄＢｍの余
裕があり２２．５ｄＢｍの最大電力まで耐えられる。つ
まり、本発明のスイッチ回路は出力時に２０ｄＢｍの必
要最大電力を確保できることになる。
側（ＯＮ側）では０．０９ＡのIdssを得られるので、Bl
uetooth又は無線ＬＡＮ等に活用される２０ｄＢｍの必
要最電力を出力することができる。一方、受信側（ＯＦ
Ｆ側）では、ピンチオフ電圧が１．１Ｖ程度に設計され
ており、Ｃｔｒｌ端子の電圧を３Ｖとすれば、最大電力
の計算式により１９．５ｄＢｍ、実際には３ｄＢｍの余
裕があり２２．５ｄＢｍの最大電力まで耐えられる。つ
まり、本発明のスイッチ回路は出力時に２０ｄＢｍの必
要最大電力を確保できることになる。
【００８８】更に、本発明のＦＥＴであれば、送信側が
ＯＦＦ状態、受信側がＯＮ状態の場合にはスイッチ回路
の必要最大電力は８．１ｄＢｍであるので、０ｄＢｍ以
下の受信信号を受けるには十分である。
ＯＦＦ状態、受信側がＯＮ状態の場合にはスイッチ回路
の必要最大電力は８．１ｄＢｍであるので、０ｄＢｍ以
下の受信信号を受けるには十分である。
【００８９】ここで、２．４ＧＨｚ以上の高周波数帯で
シャントＦＥＴを省いてアイソレーション(Isolation)
を確保する設計の可能性に付いては前述の通りであるの
で省略するが、２．４ＧＨｚ以上の高周波数帯では、挿
入損失(Insertion Loss)の僅かな悪化しかないことを考
慮するならば、むしろアイソレーション(Isolation)を
優先して設計し、更に両ＦＥＴのチャネル領域深さ１２
を非対称とした回路にすることにより、更なるチップシ
ュリンクと必要最大電力を出力できる能力を兼ね備えた
スイッチング回路が実現できる。
シャントＦＥＴを省いてアイソレーション(Isolation)
を確保する設計の可能性に付いては前述の通りであるの
で省略するが、２．４ＧＨｚ以上の高周波数帯では、挿
入損失(Insertion Loss)の僅かな悪化しかないことを考
慮するならば、むしろアイソレーション(Isolation)を
優先して設計し、更に両ＦＥＴのチャネル領域深さ１２
を非対称とした回路にすることにより、更なるチップシ
ュリンクと必要最大電力を出力できる能力を兼ね備えた
スイッチング回路が実現できる。
【００９０】具体的には、図２に実際のパターンを示し
た本発明の化合物半導体スイッチ回路装置では、ゲート
長Ｌｇを０．５μｍ、ゲート幅Ｗｇを４００μｍ、ピン
チオフ電圧をそれぞれ２．２Ｖ、１．１Ｖに設計した。
この回路装置において、入力信号が２．４ＧＨｚのゲー
ト幅Ｗｇ−挿入損失(Insertion Loss)の関係を図６
（Ａ）に、ゲート幅Ｗｇ−アイソレーション(Isolatio
n)の関係を図６（Ｂ）に示す。図６に依れば、挿入損失
(Insertion Loss)が０．６ｄＢ程度、アイソレーション
(Isolation)が２０ｄＢとなっている。これは、本発明
の構造による副次的な効果であるが、図１５に示す予測
値では、ゲート幅が４００μｍの場合の挿入損失(Inser
tion Loss)は０．６８ｄＢ程度としたが、本発明の実施
の形態ではそれを下回る結果が得られた。
た本発明の化合物半導体スイッチ回路装置では、ゲート
長Ｌｇを０．５μｍ、ゲート幅Ｗｇを４００μｍ、ピン
チオフ電圧をそれぞれ２．２Ｖ、１．１Ｖに設計した。
この回路装置において、入力信号が２．４ＧＨｚのゲー
ト幅Ｗｇ−挿入損失(Insertion Loss)の関係を図６
（Ａ）に、ゲート幅Ｗｇ−アイソレーション(Isolatio
n)の関係を図６（Ｂ）に示す。図６に依れば、挿入損失
(Insertion Loss)が０．６ｄＢ程度、アイソレーション
(Isolation)が２０ｄＢとなっている。これは、本発明
の構造による副次的な効果であるが、図１５に示す予測
値では、ゲート幅が４００μｍの場合の挿入損失(Inser
tion Loss)は０．６８ｄＢ程度としたが、本発明の実施
の形態ではそれを下回る結果が得られた。
【００９１】これは図１５の予測値は、従来のゲート幅
６００μｍの場合のチャネル領域形成条件の下での予測
値であったが、本発明の実施の形態では、必要最大電力
を増やす目的で一方のＦＥＴのチャネル領域の不純物ド
ーズ量を増やし、Idssが増加したことにより、従来に比
べて抵抗が低減できることになったわけである。具体的
にはゲート幅６００μｍの場合の抵抗は約６．５Ωであ
り、同一のチャネル領域でゲート幅を４００μｍに低減
したと仮定すると抵抗は９．７５Ωとなる。しかし本発
明の実施の形態によるチャネル領域の形成条件では抵抗
は８Ω弱となり、２割程度の低減になるので、この結
果、挿入損失(Insertion Loss)が予測値を下回り、実測
値としてゲート幅６００μｍの場合の挿入損失(Inserti
on Loss)も下回ることになった。
６００μｍの場合のチャネル領域形成条件の下での予測
値であったが、本発明の実施の形態では、必要最大電力
を増やす目的で一方のＦＥＴのチャネル領域の不純物ド
ーズ量を増やし、Idssが増加したことにより、従来に比
べて抵抗が低減できることになったわけである。具体的
にはゲート幅６００μｍの場合の抵抗は約６．５Ωであ
り、同一のチャネル領域でゲート幅を４００μｍに低減
したと仮定すると抵抗は９．７５Ωとなる。しかし本発
明の実施の形態によるチャネル領域の形成条件では抵抗
は８Ω弱となり、２割程度の低減になるので、この結
果、挿入損失(Insertion Loss)が予測値を下回り、実測
値としてゲート幅６００μｍの場合の挿入損失(Inserti
on Loss)も下回ることになった。
【００９２】更に図４（Ｂ）に示すように、必要最大電
力は２０ｄＢｍを確保できるので、チップのシュリンク
と必要最大電力を出力できる能力を兼ね備え、所定のア
イソレーション(Isolation)を確保でき、抵抗値を抑え
て挿入損失(Insertion Loss)を低減できる高性能のＦＥ
Ｔを実現することができた。
力は２０ｄＢｍを確保できるので、チップのシュリンク
と必要最大電力を出力できる能力を兼ね備え、所定のア
イソレーション(Isolation)を確保でき、抵抗値を抑え
て挿入損失(Insertion Loss)を低減できる高性能のＦＥ
Ｔを実現することができた。
【００９３】従ってこの特性はBluetooth（携帯電話、
ノートＰＣ、携帯情報端末、デジタルカメラ、その他周
辺機器をワイヤレスで相互接続し、モバイル環境、ビジ
ネス環境を向上させる通信仕様）を含む２．４ＧＨｚ帯
ＩＳＭ Ｂａｎｄ(IndustrialScientific and Medical f
requency band)を使用したスペクトラム拡散通信の応用
分野でのＲＦスイッチとして活用できる。
ノートＰＣ、携帯情報端末、デジタルカメラ、その他周
辺機器をワイヤレスで相互接続し、モバイル環境、ビジ
ネス環境を向上させる通信仕様）を含む２．４ＧＨｚ帯
ＩＳＭ Ｂａｎｄ(IndustrialScientific and Medical f
requency band)を使用したスペクトラム拡散通信の応用
分野でのＲＦスイッチとして活用できる。
【００９４】また、本発明の化合物半導体スイッチ回路
装置では数々の回路特性の改善が図れた。第１に、高周
波入力電力に対するスイッチでの反射を表す電圧定在波
比ＶＳＷＲ(Voltage Standing-Wave Ratio)は、１．１
〜１．２を実現した。ＶＳＷＲは高周波伝送線路中の不
連続部分で発生する反射波と入力波の間で発生する電圧
定在波の最大値と最小値の比を表し、理想状態ではＶＳ
ＷＲ＝１で反射０を意味する。シャントＦＥＴを有する
従来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝
１．４程度であり、本発明では電圧定在波比の大幅な改
善ができた。この理由は、本発明の化合物半導体スイッ
チ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ
１およびＦＥＴ２しか無く、回路的にシンプルでデバイ
ス的に極めて小さいサイズのＦＥＴしか無いことにこと
に依るものである。
装置では数々の回路特性の改善が図れた。第１に、高周
波入力電力に対するスイッチでの反射を表す電圧定在波
比ＶＳＷＲ(Voltage Standing-Wave Ratio)は、１．１
〜１．２を実現した。ＶＳＷＲは高周波伝送線路中の不
連続部分で発生する反射波と入力波の間で発生する電圧
定在波の最大値と最小値の比を表し、理想状態ではＶＳ
ＷＲ＝１で反射０を意味する。シャントＦＥＴを有する
従来の化合物半導体スイッチ回路装置では、ＶＳＷＲ＝
１．４程度であり、本発明では電圧定在波比の大幅な改
善ができた。この理由は、本発明の化合物半導体スイッ
チ回路装置では高周波伝送線路中にスイッチ用のＦＥＴ
１およびＦＥＴ２しか無く、回路的にシンプルでデバイ
ス的に極めて小さいサイズのＦＥＴしか無いことにこと
に依るものである。
【００９５】第２に、高周波入力信号に対する出力信号
の歪みレベルを表すリニアリティ特性は、送信側（ＯＮ
側）でＰIN１ｄＢとして３０ｄＢｍを実現している。図
７に入出力電力のリニアリティ特性を示す。入出力電力
比は理想的には１となるが、挿入損失(Insertion Loss)
があるのでその分出力電力が減る。入力電力が大きくな
ると出力電力が歪んでくるので、入力電力に対して出力
電力が線型領域の挿入損失(Insertion Loss)プラス１ｄ
Ｂ下がる点がＰIN１ｄＢとして表される。シャントＦＥ
Ｔ有りの化合物半導体スイッチ回路装置ではＰIN１ｄＢ
は２６ｄＢｍであるが、シャントＦＥＴなしの本発明の
化合物半導体スイッチ回路装置では３０ｄＢｍであり、
約４ｄＢ以上の改善が図れる。この理由は、シャントＦ
ＥＴ有りの場合はオフしたスイッチ用とシャント用のＦ
ＥＴのピンチオフ電圧の影響を相乗的に受けるのに対し
てシャントＦＥＴなしの本発明の場合はオフしたスイッ
チ用のＦＥＴのみの影響だけであるからである。また、
受信側（ＯＦＦ側）では、ＰIN１ｄＢが３０ｄＢｍを下
回るが、受信信号が小さいため、問題はない。
の歪みレベルを表すリニアリティ特性は、送信側（ＯＮ
側）でＰIN１ｄＢとして３０ｄＢｍを実現している。図
７に入出力電力のリニアリティ特性を示す。入出力電力
比は理想的には１となるが、挿入損失(Insertion Loss)
があるのでその分出力電力が減る。入力電力が大きくな
ると出力電力が歪んでくるので、入力電力に対して出力
電力が線型領域の挿入損失(Insertion Loss)プラス１ｄ
Ｂ下がる点がＰIN１ｄＢとして表される。シャントＦＥ
Ｔ有りの化合物半導体スイッチ回路装置ではＰIN１ｄＢ
は２６ｄＢｍであるが、シャントＦＥＴなしの本発明の
化合物半導体スイッチ回路装置では３０ｄＢｍであり、
約４ｄＢ以上の改善が図れる。この理由は、シャントＦ
ＥＴ有りの場合はオフしたスイッチ用とシャント用のＦ
ＥＴのピンチオフ電圧の影響を相乗的に受けるのに対し
てシャントＦＥＴなしの本発明の場合はオフしたスイッ
チ用のＦＥＴのみの影響だけであるからである。また、
受信側（ＯＦＦ側）では、ＰIN１ｄＢが３０ｄＢｍを下
回るが、受信信号が小さいため、問題はない。
【００９６】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００９７】第１に、２．４ＧＨｚ以上の高周波数帯で
シャントＦＥＴを省いてアイソレーション(Isolation)
を確保する設計に着目し、スイッチに用いるＦＥＴ１お
よびＦＥＴ２のゲート電極のゲート幅Ｗｇを４００μｍ
以下に設計することである。この結果、スイッチに用い
るＦＥＴ１およびＦＥＴ２のサイズ小さくでき、且つ抵
抗値を抑えることにより挿入損失(Insertion Loss)を従
来よりも低減し、アイソレーション(Isolation)を確保
できる利点を得られる。
シャントＦＥＴを省いてアイソレーション(Isolation)
を確保する設計に着目し、スイッチに用いるＦＥＴ１お
よびＦＥＴ２のゲート電極のゲート幅Ｗｇを４００μｍ
以下に設計することである。この結果、スイッチに用い
るＦＥＴ１およびＦＥＴ２のサイズ小さくでき、且つ抵
抗値を抑えることにより挿入損失(Insertion Loss)を従
来よりも低減し、アイソレーション(Isolation)を確保
できる利点を得られる。
【００９８】第２に、本発明の化合物半導体スイッチ回
路は、ＦＥＴ１およびＦＥＴ２を異なるIdssおよびピン
チオフ電圧を有する非対称型にすることにより、ＦＥＴ
１では必要最大電力である２０ｄＢｍを出力でき、ＦＥ
Ｔ２では２２．５ｄＢｍの電力まで耐えられるので、ゲ
ート幅Ｗｇが４００μｍでありながら、２０ｄＢｍ以上
の必要最大電力を出力できる利点を有する。
路は、ＦＥＴ１およびＦＥＴ２を異なるIdssおよびピン
チオフ電圧を有する非対称型にすることにより、ＦＥＴ
１では必要最大電力である２０ｄＢｍを出力でき、ＦＥ
Ｔ２では２２．５ｄＢｍの電力まで耐えられるので、ゲ
ート幅Ｗｇが４００μｍでありながら、２０ｄＢｍ以上
の必要最大電力を出力できる利点を有する。
【００９９】第３に、本発明の化合物半導体スイッチ回
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみで
あり、従来の化合物半導体スイッチ回路装置に比べる
と、最小構成部品で構成できる利点を有する。
路装置ではシャントＦＥＴを省く設計が可能となったた
めに、構成部品はＦＥＴ１、ＦＥＴ２、抵抗Ｒ１、Ｒ
２、共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、
制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドのみで
あり、従来の化合物半導体スイッチ回路装置に比べる
と、最小構成部品で構成できる利点を有する。
【０１００】第４に、上述したように最小構成部品とな
ったため、半導体チップサイズを従来の化合物半導体ス
イッチ回路装置に比べて１３％の縮小が可能となり、シ
リコン半導体チップとの価格競争力も大幅に向上でき
る。またチップサイズが小さくできるので、従来の小型
パッケージ（ＭＣＰ６ 大きさ２．１ｍｍ×２．０ｍｍ
×０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６
大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に
実装ができるようになった。
ったため、半導体チップサイズを従来の化合物半導体ス
イッチ回路装置に比べて１３％の縮小が可能となり、シ
リコン半導体チップとの価格競争力も大幅に向上でき
る。またチップサイズが小さくできるので、従来の小型
パッケージ（ＭＣＰ６ 大きさ２．１ｍｍ×２．０ｍｍ
×０．９ｍｍ）よりさらに小型パッケージ（ＳＭＣＰ６
大きさ１．６ｍｍ×１．６ｍｍ×０．７５ｍｍ）に
実装ができるようになった。
【０１０１】第５に、挿入損失(Insertion Loss)が、従
来と比較して低減できるので、シャントＦＥＴを省いて
もアイソレーション(Isolation)を取れる設計が可能と
なった。たとえば、３ＧＨｚの入力信号でゲート幅３０
０μｍでも、シャントＦＥＴなしで十分にアイソレーシ
ョン(Isolation)を確保できる。
来と比較して低減できるので、シャントＦＥＴを省いて
もアイソレーション(Isolation)を取れる設計が可能と
なった。たとえば、３ＧＨｚの入力信号でゲート幅３０
０μｍでも、シャントＦＥＴなしで十分にアイソレーシ
ョン(Isolation)を確保できる。
【０１０２】第６に、本発明の化合物半導体スイッチ回
路装置では、高周波入力電力に対するスイッチでの反射
を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave
Ratio)を１．１〜１．２に実現でき、反射の少ないス
イッチを提供できる。
路装置では、高周波入力電力に対するスイッチでの反射
を表す電圧定在波比 ＶＳＷＲ(Voltage Standing-Wave
Ratio)を１．１〜１．２に実現でき、反射の少ないス
イッチを提供できる。
【０１０３】第６に、本発明の化合物半導体スイッチ回
路装置では、高周波入力信号に対する出力信号の歪みレ
ベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと
向上でき、スイッチのリニアリティ特性の大幅な改善が
できる。
路装置では、高周波入力信号に対する出力信号の歪みレ
ベルを表すリニアリティ特性ＰIN１ｄＢを３０ｄＢｍと
向上でき、スイッチのリニアリティ特性の大幅な改善が
できる。
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための特性図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための特性図である。
【図７】本発明を説明するための特性図である。
【図８】従来例を説明するための（Ａ）断面図、（Ｂ）
回路図である。
回路図である。
【図９】従来例を説明するための等価回路図である。
【図１０】従来例を説明するための回路図である。
【図１１】従来例を説明するための平面図である。
【図１２】従来例を説明するための（Ａ）平面図、
（Ｂ）断面図である。
（Ｂ）断面図である。
【図１３】従来例を説明するための回路図である。
【図１４】従来例を説明するための平面図である。
【図１５】従来例を説明するための特性図である。
【図１６】従来例を説明するための特性図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA08 GA01 GA17 GB01 GC01 GD01 GJ05 GL05 GS02 GS09 GT01 GT03 HC07 5J012 BA03 5J055 AX28 AX42 AX44 BX04 CX24 DX12 DX43 DX48 DX53 DX55 DX63 DX83 EX07 EX34 EY01 EY21 EZ12 FX21 FX32 FX37 GX01 GX07 GX08
Claims (7)
- 【請求項１】 チャネル領域表面にソース電極、ゲート
電極およびドレイン電極を設けた第１および第２のＦＥ
Ｔを形成し、両ＦＥＴのソース電極あるいはドレイン電
極を共通入力端子とし、両ＦＥＴのドレイン電極あるい
はソース電極を第１および第２の出力端子とし、両ＦＥ
Ｔのゲート電極に制御信号を印加していずれか一方のＦ
ＥＴを導通させて前記共通入力端子と前記第１および第
２の出力端子のいずれか一方と信号経路を形成する化合
物半導体スイッチ回路装置において、 前記ＦＥＴのゲート幅を４００μｍ以下に設定し且つ一
方の前記ＦＥＴのIdssが他方のＦＥＴのIdssよりも大き
いことを特徴とする化合物半導体スイッチ回路装置。 - 【請求項２】チャネル領域表面にソース電極、ゲート電
極およびドレイン電極を設けた第１および第２のＦＥＴ
を形成し、両ＦＥＴのソース電極あるいはドレイン電極
を共通入力端子とし、両ＦＥＴのドレイン電極あるいは
ソース電極を第１および第２の出力端子とし、両ＦＥＴ
のゲート電極に制御信号を印加していずれか一方のＦＥ
Ｔを導通させて前記共通入力端子と前記第１および第２
の出力端子のいずれか一方と信号経路を形成する化合物
半導体スイッチ回路装置において、 前記両ＦＥＴのゲート幅を４００μｍ以下に設定し且つ
一方のＦＥＴのIdssを他方のＦＥＴのIdssよりも大きく
し、前記一方のＦＥＴのピンチオフ電圧を前記他方のＦ
ＥＴのピンチオフ電圧よりも大きくすることを特徴とす
る化合物半導体スイッチ回路装置。 - 【請求項３】 前記Idssの大きいＦＥＴに所定の必要最
大電力を通過させるとき、前記ピンチオフ電圧の低いＦ
ＥＴはピンチオフ電圧と逆バイアス電圧の差を大きくす
ることにより前記所定の必要最大電力に耐えられること
を特徴とする請求項２記載の化合物半導体スイッチ回路
装置。 - 【請求項４】前記両ＦＥＴは、夫々異なる不純物濃度の
チャネル領域を有することを特徴とする請求項１または
請求項２記載の化合物半導体スイッチ回路装置。 - 【請求項５】前記両ＦＥＴは、夫々深さの異なるチャネ
ル領域を有することを特徴とする請求項１または請求項
２記載の化合物半導体スイッチ回路装置。 - 【請求項６】 半絶縁性基板としてＧａＡｓ基板を用
い、その表面に前記チャネル領域を形成することを特徴
とする請求項１または請求項２記載の化合物半導体スイ
ッチ回路装置。 - 【請求項７】 前記両ＦＥＴは前記チャネル領域にショ
ットキー接触するゲート電極と、前記チャネル領域にオ
ーミック接触するソース及びドレイン電極からなること
を特徴とする請求項１または請求項２記載の化合物半導
体スイッチ回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001089343A JP2002289790A (ja) | 2001-03-27 | 2001-03-27 | 化合物半導体スイッチ回路装置 |
| TW091103394A TW536730B (en) | 2001-03-27 | 2002-02-26 | Chemical compound semiconductor switching circuit device |
| KR1020020015850A KR100620923B1 (ko) | 2001-03-27 | 2002-03-23 | 화합물 반도체 스위치 회로 장치 |
| US10/105,802 US7206552B2 (en) | 2001-03-27 | 2002-03-26 | Semiconductor switching device |
| EP02007048A EP1246257B1 (en) | 2001-03-27 | 2002-03-27 | Semiconductor switching device |
| DE60230559T DE60230559D1 (de) | 2001-03-27 | 2002-03-27 | Halbleiterschalter |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001089343A JP2002289790A (ja) | 2001-03-27 | 2001-03-27 | 化合物半導体スイッチ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289790A true JP2002289790A (ja) | 2002-10-04 |
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ID=18944283
Family Applications (1)
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|---|---|---|---|
| JP2001089343A Pending JP2002289790A (ja) | 2001-03-27 | 2001-03-27 | 化合物半導体スイッチ回路装置 |
Country Status (7)
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|---|---|
| US (1) | US7206552B2 (ja) |
| EP (1) | EP1246257B1 (ja) |
| JP (1) | JP2002289790A (ja) |
| KR (1) | KR100620923B1 (ja) |
| CN (1) | CN1216426C (ja) |
| DE (1) | DE60230559D1 (ja) |
| TW (1) | TW536730B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022046730A (ja) * | 2016-08-31 | 2022-03-23 | スカイワークス ソリューションズ，インコーポレイテッド | 利得モードによる反射損失及び不整合が改善された増幅器 |
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| JP2002368193A (ja) * | 2001-06-08 | 2002-12-20 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| US20040203989A1 (en) * | 2002-09-12 | 2004-10-14 | Broadcom Corporation | Using location information to control transmission signal levels of wireless devices |
| US7863964B2 (en) * | 2007-12-27 | 2011-01-04 | Northrop Grumman Systems Corporation | Level shifting switch driver on GaAs pHEMT |
| CN101938274B (zh) * | 2009-06-30 | 2013-04-24 | 瀚宇彩晶股份有限公司 | 集成栅极驱动电路 |
| CN101997526B (zh) * | 2010-09-21 | 2012-08-22 | 上海山景集成电路技术有限公司 | 能防止电流倒灌的功率管电路 |
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| JPS5461489A (en) * | 1977-10-26 | 1979-05-17 | Toshiba Corp | Manufacture for semiconductor device |
| US4420743A (en) * | 1980-02-11 | 1983-12-13 | Rca Corporation | Voltage comparator using unequal gate width FET's |
| JPS6320041A (ja) | 1986-07-12 | 1988-01-27 | 株式会社 サタケ | 調質機能を有する精米機 |
| US5081706A (en) * | 1987-07-30 | 1992-01-14 | Texas Instruments Incorporated | Broadband merged switch |
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| JPH0629811A (ja) | 1992-04-15 | 1994-02-04 | Sanyo Electric Co Ltd | Ｆｅｔスイッチ |
| JP3243892B2 (ja) | 1993-05-21 | 2002-01-07 | ソニー株式会社 | 信号切り替え用スイッチ |
| JPH07303001A (ja) | 1994-05-10 | 1995-11-14 | Hitachi Ltd | 高周波スイッチ |
| JP3169775B2 (ja) | 1994-08-29 | 2001-05-28 | 株式会社日立製作所 | 半導体回路、スイッチ及びそれを用いた通信機 |
| JP3473790B2 (ja) | 1995-01-13 | 2003-12-08 | ソニー株式会社 | 信号切換え装置及び複合信号切換え装置 |
| JPH08204528A (ja) | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路及び複合スイツチ回路 |
| JPH08204530A (ja) | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路 |
| JP3322377B2 (ja) | 1995-01-31 | 2002-09-09 | ソニー株式会社 | 信号切換え装置 |
| JP3441236B2 (ja) | 1995-04-24 | 2003-08-25 | ソニー株式会社 | 半導体集積回路装置 |
| JPH098501A (ja) | 1995-06-15 | 1997-01-10 | Hitachi Ltd | 高周波スイッチ |
| JP3332194B2 (ja) | 1995-08-10 | 2002-10-07 | ソニー株式会社 | スイツチ半導体集積回路及び通信端末装置 |
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-
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- 2001-03-27 JP JP2001089343A patent/JP2002289790A/ja active Pending
-
2002
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- 2002-03-23 KR KR1020020015850A patent/KR100620923B1/ko not_active IP Right Cessation
- 2002-03-26 US US10/105,802 patent/US7206552B2/en not_active Expired - Lifetime
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- 2002-03-27 CN CN021192693A patent/CN1216426C/zh not_active Expired - Fee Related
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