JP3322377B2 - 信号切換え装置 - Google Patents
信号切換え装置Info
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Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６及び図７） 発明が解決しようとする課題 課題を解決するための手段（図１〜図４） 作用（図５） 実施例（図１〜図５） （１）第１の実施例（図１及び図２） （２）第２の実施例（図３〜図５） （３）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は信号切換え装置に関し、
例えば高周波信号の入出力を切換えるものに適用して好
適なものである。
例えば高周波信号の入出力を切換えるものに適用して好
適なものである。
【０００３】
【従来の技術】現在、自動車電話、携帯電話等の移動体
通信ビジネスは大きく発展してきている。しかし、都市
部においては、通信回線の不足が深刻になつてきてお
り、各国で様々な、移動体通信システムが立ち上がろう
としている。これらの通信システムの多くは、現在の移
動体通信システムで用いている周波数帯域に対して、よ
り高周波側の準マイクロ波帯を用いる。
通信ビジネスは大きく発展してきている。しかし、都市
部においては、通信回線の不足が深刻になつてきてお
り、各国で様々な、移動体通信システムが立ち上がろう
としている。これらの通信システムの多くは、現在の移
動体通信システムで用いている周波数帯域に対して、よ
り高周波側の準マイクロ波帯を用いる。
【０００４】これらの通信システムにおける携帯端末に
おいては、半導体電界効果トランジスタ(FET) を用い
て、準マイクロ波信号を処理する場合が多い。特に、準
マイクロ波帯を使用していることと、端末が携帯性を重
視するために、小型、低電圧駆動及び低消費電力が実現
できるGaAs（ガリウム砒素） FETを使用した、MMIC (mo
nolithic microwave integrated circuit)の開発が重要
となつてきている。これらのマイクロ波信号処理デバイ
スの中で、携帯端末内で高周波信号を切り替える高周波
スイツチが、重要なキーデバイスの一つとなつてきてい
る。
おいては、半導体電界効果トランジスタ(FET) を用い
て、準マイクロ波信号を処理する場合が多い。特に、準
マイクロ波帯を使用していることと、端末が携帯性を重
視するために、小型、低電圧駆動及び低消費電力が実現
できるGaAs（ガリウム砒素） FETを使用した、MMIC (mo
nolithic microwave integrated circuit)の開発が重要
となつてきている。これらのマイクロ波信号処理デバイ
スの中で、携帯端末内で高周波信号を切り替える高周波
スイツチが、重要なキーデバイスの一つとなつてきてい
る。
【０００５】ガリウム砒素 FETをスイツチ用デバイスと
して用いる場合、ゲートをピンチオフ電圧より、十分高
い電圧に設定して、FET のソース−ドレイン間を低イン
ピーダンス状態としてオンとする。逆に、ゲートをピン
チオフ電圧より、十分低い電圧に設定して、FET を高イ
ンピーダンス状態としてオフとする。しかし、一般に、
スイツチ用のガリウム砒素 FETのピンチオフ電圧は、負
に設定される場合が多い。従つて、FET をオフ状態にす
るためには、ゲートの電位を負にバイアスする必要があ
る。
して用いる場合、ゲートをピンチオフ電圧より、十分高
い電圧に設定して、FET のソース−ドレイン間を低イン
ピーダンス状態としてオンとする。逆に、ゲートをピン
チオフ電圧より、十分低い電圧に設定して、FET を高イ
ンピーダンス状態としてオフとする。しかし、一般に、
スイツチ用のガリウム砒素 FETのピンチオフ電圧は、負
に設定される場合が多い。従つて、FET をオフ状態にす
るためには、ゲートの電位を負にバイアスする必要があ
る。
【０００６】図６にガリウム砒素 FETを用いた一般的な
スイツチ回路の基本型を示す。図６に示すように、 FET
スイツチ回路１は入出力端子２、３間に FET４が設けら
れ、ゲートＧを抵抗Ｒ１を介して接続されるゲート制御
端子５によつてオンオフ制御する。 FET４と入出力端子
２間には、他端が接地された抵抗Ｒ２と FET６のドレイ
ンＤを接続し、入出力端子３との間に他端を接地した抵
抗Ｒ３を接続する。 FET６は抵抗Ｒ４を介してゲートＧ
に接続されるゲート制御端子７によつてオンオフ制御さ
れる。
スイツチ回路の基本型を示す。図６に示すように、 FET
スイツチ回路１は入出力端子２、３間に FET４が設けら
れ、ゲートＧを抵抗Ｒ１を介して接続されるゲート制御
端子５によつてオンオフ制御する。 FET４と入出力端子
２間には、他端が接地された抵抗Ｒ２と FET６のドレイ
ンＤを接続し、入出力端子３との間に他端を接地した抵
抗Ｒ３を接続する。 FET６は抵抗Ｒ４を介してゲートＧ
に接続されるゲート制御端子７によつてオンオフ制御さ
れる。
【０００７】このスイツチ回路１をオン状態にするとき
は、 FET４はオン、 FET６はオフに設定する。逆に、ス
イツチ回路１をオフ状態に設定するときは、 FET４はオ
フ、FET６はオンに設定する。ここで FET６は、このス
イツチ回路をオフ状態とした時に、 FET４より漏れてく
る高周波信号をグランドに引き込み、アイソレーシヨン
を高めるために設けられるシヤント用の FETである。一
般に、ガリウム砒素 FETを用いた高周波スイツチの場合
には、信号経路に対し、シリーズに接続された１個の F
ET４のみでは十分なアイソレーシヨン特性を得ることは
難しいのでシヤント FET６を対接地間に接続する。
は、 FET４はオン、 FET６はオフに設定する。逆に、ス
イツチ回路１をオフ状態に設定するときは、 FET４はオ
フ、FET６はオンに設定する。ここで FET６は、このス
イツチ回路をオフ状態とした時に、 FET４より漏れてく
る高周波信号をグランドに引き込み、アイソレーシヨン
を高めるために設けられるシヤント用の FETである。一
般に、ガリウム砒素 FETを用いた高周波スイツチの場合
には、信号経路に対し、シリーズに接続された１個の F
ET４のみでは十分なアイソレーシヨン特性を得ることは
難しいのでシヤント FET６を対接地間に接続する。
【０００８】また、他に図７に示すような基本回路を用
いて、ガリウム砒素 FETを正電源で制御する方法があ
る。この FETスイツチ回路１０の動作原理は図６のスイ
ツチ回路１と基本的には同じであるが、各FET のドレイ
ン、ソースのバイアス方法が異なつている。図７を見れ
ばわかるように、コンデンサＣ１、Ｃ２、Ｃ３により、
各 FETのドレイン、ソース領域を、グランドと外部信号
線より、ＤＣ的に分離している。さらに、抵抗Ｒ２、Ｒ
４、Ｒ５を介して、Ｖbias端子より、各FET のドレイ
ン、ソース領域をＤＣバイアスを行つている。この場
合、 FETスイツチ回路１０を正電源で動かすために、Ｖ
biasは正バイアスする。
いて、ガリウム砒素 FETを正電源で制御する方法があ
る。この FETスイツチ回路１０の動作原理は図６のスイ
ツチ回路１と基本的には同じであるが、各FET のドレイ
ン、ソースのバイアス方法が異なつている。図７を見れ
ばわかるように、コンデンサＣ１、Ｃ２、Ｃ３により、
各 FETのドレイン、ソース領域を、グランドと外部信号
線より、ＤＣ的に分離している。さらに、抵抗Ｒ２、Ｒ
４、Ｒ５を介して、Ｖbias端子より、各FET のドレイ
ン、ソース領域をＤＣバイアスを行つている。この場
合、 FETスイツチ回路１０を正電源で動かすために、Ｖ
biasは正バイアスする。
【０００９】この場合、ゲートに０〔Ｖ〕以上の制御電
圧を印加してもＶbiasに対して電位が低ければ、ゲート
のドレイン及びソースに対する相対的バイアスを負にす
ることが可能となる。これにより、FET のピンチオフ電
圧が負であつても、FET のピンチオフ電圧を適当に選べ
ば、 FETをピンチオフ状態にすることが可能となり、ス
イツチング動作ができる。
圧を印加してもＶbiasに対して電位が低ければ、ゲート
のドレイン及びソースに対する相対的バイアスを負にす
ることが可能となる。これにより、FET のピンチオフ電
圧が負であつても、FET のピンチオフ電圧を適当に選べ
ば、 FETをピンチオフ状態にすることが可能となり、ス
イツチング動作ができる。
【００１０】
【発明が解決しようとする課題】ところで、スイツチ回
路１を用いた場合、抵抗Ｒ２、Ｒ３、及び FET６が接続
されているグランドよりＤＣバイアスされ、各FET のド
レイン、ソースは０〔Ｖ〕に設定されることになる。従
つて、先ほども述べたように、FET をオフ状態とするた
めには、ピンチオフ電圧が一般に負であるため、例え
ば、オンオフ制御電圧を0/-5V のようにしてオフ時のゲ
ートバイアスを負にしなければならない。しかし、携帯
端末等でこのようなスイツチ回路を用いる場合、負電源
を発生させるための、ＤＣ−ＤＣコンバータ等の余分な
外付て回路が必要となり、コストアツプ、回路占有面積
の増大につながり、スイツチ回路としては好ましくない
という問題があつた。
路１を用いた場合、抵抗Ｒ２、Ｒ３、及び FET６が接続
されているグランドよりＤＣバイアスされ、各FET のド
レイン、ソースは０〔Ｖ〕に設定されることになる。従
つて、先ほども述べたように、FET をオフ状態とするた
めには、ピンチオフ電圧が一般に負であるため、例え
ば、オンオフ制御電圧を0/-5V のようにしてオフ時のゲ
ートバイアスを負にしなければならない。しかし、携帯
端末等でこのようなスイツチ回路を用いる場合、負電源
を発生させるための、ＤＣ−ＤＣコンバータ等の余分な
外付て回路が必要となり、コストアツプ、回路占有面積
の増大につながり、スイツチ回路としては好ましくない
という問題があつた。
【００１１】また FETスイツチ回路１０を用いた場合、
ＲＦ信号ラインバイアス用のＤＣ端子Ｖbiasが余分に必
要であり、好ましくない。また、このＤＣバイアス系統
を介した、アイソレーシヨンの劣化や、寄生容量や寄生
インダクタンスに起因する特性の悪化が起こりやすいと
いう問題があつた。さらに、この FETスイツチ回路１０
をMMIC化する場合、経済的なチツプサイズを考えれば、
ＩＣチツプ内で実現できる容量は例えば、たかだか数十
〔ｐＦ〕程度としれているので、ＵＨＦ帯以下の信号は
透過することができない。従つて、ＵＨＦ帯以下の帯域
ではＩＣの特性は著しく悪化するという問題があつた。
以上のように、正電源動作で十分な性能を示すスイツチ
ＩＣの実現は、現在の技術では困難である。
ＲＦ信号ラインバイアス用のＤＣ端子Ｖbiasが余分に必
要であり、好ましくない。また、このＤＣバイアス系統
を介した、アイソレーシヨンの劣化や、寄生容量や寄生
インダクタンスに起因する特性の悪化が起こりやすいと
いう問題があつた。さらに、この FETスイツチ回路１０
をMMIC化する場合、経済的なチツプサイズを考えれば、
ＩＣチツプ内で実現できる容量は例えば、たかだか数十
〔ｐＦ〕程度としれているので、ＵＨＦ帯以下の信号は
透過することができない。従つて、ＵＨＦ帯以下の帯域
ではＩＣの特性は著しく悪化するという問題があつた。
以上のように、正電源動作で十分な性能を示すスイツチ
ＩＣの実現は、現在の技術では困難である。
【００１２】本発明は以上の点を考慮してなされたもの
で、正電源動作で高周波信号の FETスイツチ回路を動作
させることのできる信号切換え装置を提案しようとする
ものである。
で、正電源動作で高周波信号の FETスイツチ回路を動作
させることのできる信号切換え装置を提案しようとする
ものである。
【００１３】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、入出力端子間（２３−２４、３３
−３４）に設けた電界効果型トランジスタ（２１、３
１）のドレインとソース間のチヤネル部分を信号の通路
とする信号切換え装置（２０、３０）において、電界効
果型トランジスタ（２１、３１）のゲートと高インピー
ダンスの第１の抵抗（Ｒ２０、Ｒ３０）を介して設置さ
れる第１のゲート制御端子（２２、３２）と、電界効果
型トランジスタ（２１、３１）のドレイン端子及び又は
ソース端子と対接地間に接続される第２の抵抗（Ｒ２
１、Ｒ２２、Ｒ３１、Ｒ３２）とを設け、第１のゲート
制御端子（２２、３２）に対して０ボルト以上に設定さ
れた第１の制御電圧Ｖ１と当該第１の制御電圧Ｖ１に対
して高く設定された第２の制御電圧Ｖ２を交互に印加
し、第１の制御電圧Ｖ１及び第２の制御電圧Ｖ２は電界
効果トランジスタのビルトイン電圧Ｖｂとの間に次式
め本発明においては、入出力端子間（２３−２４、３３
−３４）に設けた電界効果型トランジスタ（２１、３
１）のドレインとソース間のチヤネル部分を信号の通路
とする信号切換え装置（２０、３０）において、電界効
果型トランジスタ（２１、３１）のゲートと高インピー
ダンスの第１の抵抗（Ｒ２０、Ｒ３０）を介して設置さ
れる第１のゲート制御端子（２２、３２）と、電界効果
型トランジスタ（２１、３１）のドレイン端子及び又は
ソース端子と対接地間に接続される第２の抵抗（Ｒ２
１、Ｒ２２、Ｒ３１、Ｒ３２）とを設け、第１のゲート
制御端子（２２、３２）に対して０ボルト以上に設定さ
れた第１の制御電圧Ｖ１と当該第１の制御電圧Ｖ１に対
して高く設定された第２の制御電圧Ｖ２を交互に印加
し、第１の制御電圧Ｖ１及び第２の制御電圧Ｖ２は電界
効果トランジスタのビルトイン電圧Ｖｂとの間に次式
【数２】
の関係を有するようにした。
【００１４】
【作用】（２）式を満たす第１及び第２の制御電圧（Ｖ
１、Ｖ２）を交互に印加することによつて、電界効果型
トランジスタ（２１、３１）をオンオフ動作させ、電界
効果型トランジスタ（２１、３１）のドレインとソース
間のチヤネル部分を用いて入出力端子間の高周波信号の
信号切り換えができる。
１、Ｖ２）を交互に印加することによつて、電界効果型
トランジスタ（２１、３１）をオンオフ動作させ、電界
効果型トランジスタ（２１、３１）のドレインとソース
間のチヤネル部分を用いて入出力端子間の高周波信号の
信号切り換えができる。
【００１５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１６】（１）第１の実施例 図１において、２０は全体として本発明による J FET
（junction field effect transister) を用いた FETス
イツチ回路を示し、 FET２１のゲートＧに高インピーダ
ンスの抵抗Ｒ２０を介してゲート制御端子２２を設け、
ソースＳとドレインＤをそれぞれＲＦ信号の入出力端子
２３、２４とする。入出力端子２３には、一端が接地さ
れた高インピーダンスの抵抗Ｒ２１が他端を接続する。
また入出力端子２４には、一端が接地された高インピー
ダンスの抵抗Ｒ２２が他端を接続すると共に、 FET２５
のドレインＤを接続する。FET２５は、ゲート電圧を制
御するゲート制御端子２６が高インピーダンスの抵抗Ｒ
２３を介して接続されると共に、ソースＳに一端を接続
し他端を接地した高インピーダンスの抵抗Ｒ２４と、他
端を接地したコンデンサＣ２０が接続されている。
（junction field effect transister) を用いた FETス
イツチ回路を示し、 FET２１のゲートＧに高インピーダ
ンスの抵抗Ｒ２０を介してゲート制御端子２２を設け、
ソースＳとドレインＤをそれぞれＲＦ信号の入出力端子
２３、２４とする。入出力端子２３には、一端が接地さ
れた高インピーダンスの抵抗Ｒ２１が他端を接続する。
また入出力端子２４には、一端が接地された高インピー
ダンスの抵抗Ｒ２２が他端を接続すると共に、 FET２５
のドレインＤを接続する。FET２５は、ゲート電圧を制
御するゲート制御端子２６が高インピーダンスの抵抗Ｒ
２３を介して接続されると共に、ソースＳに一端を接続
し他端を接地した高インピーダンスの抵抗Ｒ２４と、他
端を接地したコンデンサＣ２０が接続されている。
【００１７】FETスイツチ回路２０は、ゲート制御端子
２２、２６に対して制御電圧Ｖ１及びＶ２を印加してオ
ンオフ制御する。制御電圧Ｖ１及びＶ２とはFETのビル
トイン電圧Ｖｂとの間に次式
２２、２６に対して制御電圧Ｖ１及びＶ２を印加してオ
ンオフ制御する。制御電圧Ｖ１及びＶ２とはFETのビル
トイン電圧Ｖｂとの間に次式
【数３】 の関係を有している。
【００１８】図２の等価回路２０Ａに示すように、FET
スイツチ回路２０をオン状態に設定するときは、ゲート
制御端子２２、２６に対してそれぞれ、制御電圧Ｖ２、
Ｖ１を印加する。ここで数式（３）より制御電圧Ｖ２は
FETのビルトイン電圧Ｖｂより大きく設定してあるの
で、 FETのゲート部分の接合は順方向バイアスとなり、
低インピーダンス状態となる。この逆に FETスイツチ回
路２０をオフ状態に設定するときには、ゲート制御端子
２２、２６に対してそれぞれ、制御電圧Ｖ１、Ｖ２が印
加される。
スイツチ回路２０をオン状態に設定するときは、ゲート
制御端子２２、２６に対してそれぞれ、制御電圧Ｖ２、
Ｖ１を印加する。ここで数式（３）より制御電圧Ｖ２は
FETのビルトイン電圧Ｖｂより大きく設定してあるの
で、 FETのゲート部分の接合は順方向バイアスとなり、
低インピーダンス状態となる。この逆に FETスイツチ回
路２０をオフ状態に設定するときには、ゲート制御端子
２２、２６に対してそれぞれ、制御電圧Ｖ１、Ｖ２が印
加される。
【００１９】ゲート制御端子２２に制御電圧Ｖ２を印加
すると、抵抗Ｒ２０、FET２１を通じて電流Ｉが流れ、
ＲＦ信号ラインをバイアスする抵抗Ｒ２１、Ｒ２２及び
Ｒ２４を通じてグランドに流れる。このときFET２１の
ダイオード部分では、ビルトイン電圧Ｖｂ分の電圧降下
が起こる。ここで、抵抗Ｒ２１、Ｒ２２、Ｒ２４及び F
ET２５のドレイン−ソース間の抵抗Ｒｄｓ２５の並列接
合のインピーダンスＲ００が次式
すると、抵抗Ｒ２０、FET２１を通じて電流Ｉが流れ、
ＲＦ信号ラインをバイアスする抵抗Ｒ２１、Ｒ２２及び
Ｒ２４を通じてグランドに流れる。このときFET２１の
ダイオード部分では、ビルトイン電圧Ｖｂ分の電圧降下
が起こる。ここで、抵抗Ｒ２１、Ｒ２２、Ｒ２４及び F
ET２５のドレイン−ソース間の抵抗Ｒｄｓ２５の並列接
合のインピーダンスＲ００が次式
【数４】 で表され、この結果、ＲＦ信号の入出力端子２３と２４
との電位差Ｖ３は数式（４）を用いて次式
との電位差Ｖ３は数式（４）を用いて次式
【数５】 のように表される。
【００２０】さらにFET２５はピンチオフ状態なので抵
抗Ｒｄｓ２５が抵抗Ｒ２１、Ｒ２２、Ｒ２４に対して十
分に大きいので、並列接合のインピーダンスＲ００が次
式
抗Ｒｄｓ２５が抵抗Ｒ２１、Ｒ２２、Ｒ２４に対して十
分に大きいので、並列接合のインピーダンスＲ００が次
式
【数６】 のように変形でき、これを用いて数式（５）は次式
【数７】 のように変形され得る。ここで制御電圧Ｖ２は、FET２
５のビルトイン電圧Ｖｂよりも大きく設定しているの
で、数式（７）より、電位差Ｖ３は正電位となる。従つ
て制御電圧Ｖ１を適当に選択すれば次式
５のビルトイン電圧Ｖｂよりも大きく設定しているの
で、数式（７）より、電位差Ｖ３は正電位となる。従つ
て制御電圧Ｖ１を適当に選択すれば次式
【数８】 が成立してFETのゲート制御端子には相対的に負の電圧
を印加することができる。このときFETのピンチオフ電
圧を適当に設定すれば、 FET２５をピンチオフ状態とす
ることができる。
を印加することができる。このときFETのピンチオフ電
圧を適当に設定すれば、 FET２５をピンチオフ状態とす
ることができる。
【００２１】以上の構成において、例えば、制御電圧Ｖ
２、Ｖ１をそれぞれ０〔Ｖ〕、３〔Ｖ〕とし、抵抗Ｒ２
０、Ｒ２３をそれぞれ５〔kΩ〕、抵抗Ｒ２１、Ｒ２
２、Ｒ２４をそれぞれ20〔kΩ〕に設定する。ここでFET
２１及び２５にビルトイン電圧Ｖｂは1.2〔Ｖ〕のガリ
ウム砒素のJFETを用いる。このときＲＦ信号の入出力端
子２３と２４の電位差Ｖ３は、数式（４）より1.2
〔Ｖ〕となる。従つてFET２５のゲートＧのドレインＤ
に対する電位は-1.2〔Ｖ〕となり、FET２６のピンチオ
フ電圧Ｖｐを-1.2〔Ｖ〕以上、例えば、ピンチオフ電圧
Ｖｐ＝-0.5〔Ｖ〕とすれば、FET２５をオフ状態に設定
できる。また逆にゲート制御端子２２、２６にそれぞれ
制御電位Ｖ１、Ｖ２を印加すれば、同様の原理でFET２
１はオフ状態、FET２５はオン状態になり、FETスイツチ
回路２０はオフ状態に設定される。
２、Ｖ１をそれぞれ０〔Ｖ〕、３〔Ｖ〕とし、抵抗Ｒ２
０、Ｒ２３をそれぞれ５〔kΩ〕、抵抗Ｒ２１、Ｒ２
２、Ｒ２４をそれぞれ20〔kΩ〕に設定する。ここでFET
２１及び２５にビルトイン電圧Ｖｂは1.2〔Ｖ〕のガリ
ウム砒素のJFETを用いる。このときＲＦ信号の入出力端
子２３と２４の電位差Ｖ３は、数式（４）より1.2
〔Ｖ〕となる。従つてFET２５のゲートＧのドレインＤ
に対する電位は-1.2〔Ｖ〕となり、FET２６のピンチオ
フ電圧Ｖｐを-1.2〔Ｖ〕以上、例えば、ピンチオフ電圧
Ｖｐ＝-0.5〔Ｖ〕とすれば、FET２５をオフ状態に設定
できる。また逆にゲート制御端子２２、２６にそれぞれ
制御電位Ｖ１、Ｖ２を印加すれば、同様の原理でFET２
１はオフ状態、FET２５はオン状態になり、FETスイツチ
回路２０はオフ状態に設定される。
【００２２】以上の構成によれば、 FETスイツチ回路２
０を正電源動作によつてオン、オフ動作させることがで
きる。さらに上述の実施例によれば、 FETスイツチ回路
２０を構成する各 FETのドレイン、ソースのバイアスは
スイツチング用FET のゲートからなされ、各ＲＦ信号ラ
インのバイアス抵抗Ｒ２１、Ｒ２２及びＲ２４は接地さ
れているので、電源バイパスコンデンサが不要となり、
これにより寄生リアクタンスを小さく抑えることができ
る。
０を正電源動作によつてオン、オフ動作させることがで
きる。さらに上述の実施例によれば、 FETスイツチ回路
２０を構成する各 FETのドレイン、ソースのバイアスは
スイツチング用FET のゲートからなされ、各ＲＦ信号ラ
インのバイアス抵抗Ｒ２１、Ｒ２２及びＲ２４は接地さ
れているので、電源バイパスコンデンサが不要となり、
これにより寄生リアクタンスを小さく抑えることができ
る。
【００２３】（２）第２の実施例 図３において、３０は本発明による第２の実施例の J F
ETを用いた FETスイツチ回路を示し、 FET３１のゲート
Ｇに高インピーダンスの抵抗Ｒ３０を介してゲート制御
端子３２を設け、ソースＳとドレインＤにそれぞれ外部
よりＤＣ的に独立したＲＦ信号の入出力端子３３、３４
を設ける。入出力端子３３には、一端が接地された高イ
ンピーダンスの抵抗Ｒ３１の他端を接続する。また入出
力端子３４には、一端が接地された高インピーダンスの
抵抗Ｒ３２の他端が接続されると共に、シヤント FETと
なる FET３５及び FET３６が２段にカスケード接続され
る。
ETを用いた FETスイツチ回路を示し、 FET３１のゲート
Ｇに高インピーダンスの抵抗Ｒ３０を介してゲート制御
端子３２を設け、ソースＳとドレインＤにそれぞれ外部
よりＤＣ的に独立したＲＦ信号の入出力端子３３、３４
を設ける。入出力端子３３には、一端が接地された高イ
ンピーダンスの抵抗Ｒ３１の他端を接続する。また入出
力端子３４には、一端が接地された高インピーダンスの
抵抗Ｒ３２の他端が接続されると共に、シヤント FETと
なる FET３５及び FET３６が２段にカスケード接続され
る。
【００２４】FET３５及び FET３６は、 FET３１がドレ
インＤを入出力端子３４に接続してソースＳを接地した
FET３６のドレインＤと接続する。この FET３５及び F
ET３６には、ゲートＧにそれぞれ高インピーダンスの抵
抗Ｒ３３、Ｒ３４を介してゲート制御端子３７、３８が
設けられている。 FET３５と FET３６の接続点Ａには他
端を接地した高インピーダンスの抵抗Ｒ３５を接続して
いる。
インＤを入出力端子３４に接続してソースＳを接地した
FET３６のドレインＤと接続する。この FET３５及び F
ET３６には、ゲートＧにそれぞれ高インピーダンスの抵
抗Ｒ３３、Ｒ３４を介してゲート制御端子３７、３８が
設けられている。 FET３５と FET３６の接続点Ａには他
端を接地した高インピーダンスの抵抗Ｒ３５を接続して
いる。
【００２５】この FETスイツチ回路３０のオンオフは、
ゲート制御端子３２、３７及び３８に加えられる制御電
圧Ｖ１、Ｖ２によつて制御される。
ゲート制御端子３２、３７及び３８に加えられる制御電
圧Ｖ１、Ｖ２によつて制御される。
【００２６】この FETスイツチ回路３０をオン状態に設
定するときは、ゲート制御端子３２に対して制御電圧Ｖ
２を印加し、同時にゲート制御端子３５及び３６に対し
てそれぞれ、制御電圧Ｖ１を印加する。反対にオフ状態
に設定するときには、ゲート制御端子３２に対して制御
電圧Ｖ１を印加し、同時にゲート制御端子３５及び３６
に対してそれぞれ、制御電圧Ｖ２を印加する。
定するときは、ゲート制御端子３２に対して制御電圧Ｖ
２を印加し、同時にゲート制御端子３５及び３６に対し
てそれぞれ、制御電圧Ｖ１を印加する。反対にオフ状態
に設定するときには、ゲート制御端子３２に対して制御
電圧Ｖ１を印加し、同時にゲート制御端子３５及び３６
に対してそれぞれ、制御電圧Ｖ２を印加する。
【００２７】以上の構成において、図４の等価回路３０
Ａに示すように、 FETスイツチ回路３０をオン状態に設
定する場合、制御電圧Ｖ１を０〔Ｖ〕としてゲート制御
端子３２に正電圧でなる制御電圧Ｖ２、ゲート制御端子
３７、３８のそれぞれに対して０〔Ｖ〕の制御電圧Ｖ１
を同時に印加する。このとき FET３５、３６のアイソレ
ーシヨンが十分に保たれていれば、 FET３１のゲート−
チヤネル間にはビルトイン電圧程度の電圧が印加される
ため、 FET３１はオン状態となる。
Ａに示すように、 FETスイツチ回路３０をオン状態に設
定する場合、制御電圧Ｖ１を０〔Ｖ〕としてゲート制御
端子３２に正電圧でなる制御電圧Ｖ２、ゲート制御端子
３７、３８のそれぞれに対して０〔Ｖ〕の制御電圧Ｖ１
を同時に印加する。このとき FET３５、３６のアイソレ
ーシヨンが十分に保たれていれば、 FET３１のゲート−
チヤネル間にはビルトイン電圧程度の電圧が印加される
ため、 FET３１はオン状態となる。
【００２８】すなわち、ゲート制御端子３２に制御電圧
Ｖ２が印加されると、電流Ｉが抵抗Ｒ３０、 FET３１の
ゲートＧを通り、抵抗Ｒ３１、３２、３５及び FET３６
のソース−ドレイン間の抵抗（抵抗Ｒds36）を通りグラ
ンドに流れる。このとき抵抗Ｒ３５及び FET３５のソー
ス−ドレイン間の抵抗（抵抗Ｒds35）を電流が流れるこ
とにより、電圧降下を起こし FET３１と FET３６との間
の電位Ｖds2 が上がる。従つて上述した第１の実施例の
場合によるシヤント FET２５が１段の場合に比べて FET
３１のソース電位が高くなり、その分、ゲート制御電圧
を低く設定することができる。つまり制御電圧Ｖ１が０
〔Ｖ〕の場合、 FET３５のゲートＧのソースＳに対する
電位は−Ｖds2 となり、Ｖds2 分だけゲート電位が低く
設定できることになる。
Ｖ２が印加されると、電流Ｉが抵抗Ｒ３０、 FET３１の
ゲートＧを通り、抵抗Ｒ３１、３２、３５及び FET３６
のソース−ドレイン間の抵抗（抵抗Ｒds36）を通りグラ
ンドに流れる。このとき抵抗Ｒ３５及び FET３５のソー
ス−ドレイン間の抵抗（抵抗Ｒds35）を電流が流れるこ
とにより、電圧降下を起こし FET３１と FET３６との間
の電位Ｖds2 が上がる。従つて上述した第１の実施例の
場合によるシヤント FET２５が１段の場合に比べて FET
３１のソース電位が高くなり、その分、ゲート制御電圧
を低く設定することができる。つまり制御電圧Ｖ１が０
〔Ｖ〕の場合、 FET３５のゲートＧのソースＳに対する
電位は−Ｖds2 となり、Ｖds2 分だけゲート電位が低く
設定できることになる。
【００２９】このようにシヤント FETを２段にすれば、
シヤント FETが１段の場合に比較してピンチオフ電圧Ｖ
ｐを低く設定しても FET３１をピンチオフ状態に設定す
ることができる。また、このとき FET３６ではアイソレ
ーシヨンが不十分であつてもFET３５でアイソレーシヨ
ンが保持されれば、FE３５及び３６でなるシヤント枝か
らの信号の漏れはなくスイツチ回路としての損失を小さ
く抑えることができる。
シヤント FETが１段の場合に比較してピンチオフ電圧Ｖ
ｐを低く設定しても FET３１をピンチオフ状態に設定す
ることができる。また、このとき FET３６ではアイソレ
ーシヨンが不十分であつてもFET３５でアイソレーシヨ
ンが保持されれば、FE３５及び３６でなるシヤント枝か
らの信号の漏れはなくスイツチ回路としての損失を小さ
く抑えることができる。
【００３０】図５にシヤント FETを１段にしたとき、２
段にしたときのピンチオフ電圧に対する挿入損失の依存
性をシミユレーシヨンした結果を示す。これにより、シ
ヤント FETを２段にした場合（図中ａで示す）はシヤン
ト FETを１段接続したとき（図中ｂで示す）に比して、
低挿入損失域が電圧の低い側に約0.05〔Ｖ〕延びている
ことがわかる。従つてシヤント FETを2 段にすることに
より、 FETのピンチオフ電圧をその分、低く設定するこ
とができ、オン状態のドレイン−ソース間の抵抗を軽減
できる。
段にしたときのピンチオフ電圧に対する挿入損失の依存
性をシミユレーシヨンした結果を示す。これにより、シ
ヤント FETを２段にした場合（図中ａで示す）はシヤン
ト FETを１段接続したとき（図中ｂで示す）に比して、
低挿入損失域が電圧の低い側に約0.05〔Ｖ〕延びている
ことがわかる。従つてシヤント FETを2 段にすることに
より、 FETのピンチオフ電圧をその分、低く設定するこ
とができ、オン状態のドレイン−ソース間の抵抗を軽減
できる。
【００３１】以上の構成によれば、第１の実施例と同様
の効果が得られるのに加え、シヤント部分の FET３５及
び３６を２段にカスケード接続したことにより、グラン
ドに近い側の FETの電圧降下分だけ、信号経路に近い側
の FETのソース電位が上がり、相対的に信号経路に近い
側の FETのソースに対するゲート電位が低く設定でき
る。これにより、 FETのピンチオフ電圧を正に高く設定
しなくても正電源のみで動作する FETスイツチ回路を実
現できる。またこのときピンチオフ電圧を低く設定でき
るため、 FETのオン抵抗を小さくすることができ、 FET
スイツチの挿入損失を小さく抑えることができる。
の効果が得られるのに加え、シヤント部分の FET３５及
び３６を２段にカスケード接続したことにより、グラン
ドに近い側の FETの電圧降下分だけ、信号経路に近い側
の FETのソース電位が上がり、相対的に信号経路に近い
側の FETのソースに対するゲート電位が低く設定でき
る。これにより、 FETのピンチオフ電圧を正に高く設定
しなくても正電源のみで動作する FETスイツチ回路を実
現できる。またこのときピンチオフ電圧を低く設定でき
るため、 FETのオン抵抗を小さくすることができ、 FET
スイツチの挿入損失を小さく抑えることができる。
【００３２】さらに上述の実施例によれば、ガリウム砒
素のMES FET (metal semiconductorfield effect trans
ister)のようなビルトイン電圧が低い FETを用いても正
電源動作が実現可能となる。さらに上述の実施例によれ
ば、シヤント FETとグランド間に容量が無いため、ＤＣ
からマイクロ波帯域までの動作が可能となる。
素のMES FET (metal semiconductorfield effect trans
ister)のようなビルトイン電圧が低い FETを用いても正
電源動作が実現可能となる。さらに上述の実施例によれ
ば、シヤント FETとグランド間に容量が無いため、ＤＣ
からマイクロ波帯域までの動作が可能となる。
【００３３】（３）他の実施例 なお上述の実施例においては、シヤントFETを２段に接
続した場合について述べたが、本発明はこれに限らず、
シヤントFETを１段接続としても良い。この場合、回路
は図１に示した FETスイツチ回路２０と同一のものが用
いられるが、この際、FETのピンチオフ電圧Ｖｐとゲー
トの制御電圧Ｖ４、Ｖ５との関係が次式
続した場合について述べたが、本発明はこれに限らず、
シヤントFETを１段接続としても良い。この場合、回路
は図１に示した FETスイツチ回路２０と同一のものが用
いられるが、この際、FETのピンチオフ電圧Ｖｐとゲー
トの制御電圧Ｖ４、Ｖ５との関係が次式
【数９】 となるように設定する。この結果、ゲート制御端子２２
及び２６に正電圧でなる制御電圧Ｖ４を加えれば、FET
２１及び２５はオン状態となり、Ｖ５を加えることによ
つてオフ状態とすることができ正電源で信号切り換え動
作ができる。
及び２６に正電圧でなる制御電圧Ｖ４を加えれば、FET
２１及び２５はオン状態となり、Ｖ５を加えることによ
つてオフ状態とすることができ正電源で信号切り換え動
作ができる。
【００３４】また上述の実施例においては、２つの入出
力端子間に設けられた FETスイツチ回路について述べた
が、本発明はこれに限らず、３つ以上の入出力端子間に
上述した FETスイツチ回路を複数段接続して、入出力端
子間の信号経路を切換えるようにしても良い。また上述
の実施例においては、シヤント FETを１段又は２段に接
続した場合について述べたが、本発明はこれに限らず、
必要に応じて段数を増やしても良い。
力端子間に設けられた FETスイツチ回路について述べた
が、本発明はこれに限らず、３つ以上の入出力端子間に
上述した FETスイツチ回路を複数段接続して、入出力端
子間の信号経路を切換えるようにしても良い。また上述
の実施例においては、シヤント FETを１段又は２段に接
続した場合について述べたが、本発明はこれに限らず、
必要に応じて段数を増やしても良い。
【００３５】また上述の実施例においては、各入出力端
子と対接地間にそれぞれ高インピーダンスの抵抗Ｒ２
１、Ｒ２２、Ｒ３２、Ｒ３３を設けた場合について述べ
たが、本発明はこれに限らず、少なくとも１つの入出力
端子と対接地間に抵抗を設けるようにすれば良い。
子と対接地間にそれぞれ高インピーダンスの抵抗Ｒ２
１、Ｒ２２、Ｒ３２、Ｒ３３を設けた場合について述べ
たが、本発明はこれに限らず、少なくとも１つの入出力
端子と対接地間に抵抗を設けるようにすれば良い。
【００３６】
【発明の効果】上述のように本発明によれば、入出力端
子間に設けた電界効果型トランジスタのドレインとソー
ス間のチヤネル部分を信号の通路とする信号切換え装置
において、電界効果型トランジスタのゲートと高インピ
ーダンスの第１の抵抗を介して設置される第１のゲート
制御端子と、電界効果型トランジスタのドレイン端子及
び又はソース端子と対接地間に接続される第２の抵抗と
を設け、第１のゲート制御端子に対して０ボルト以上に
設定された第１の制御電圧Ｖ１と当該第１の制御電圧Ｖ
１に対して高く設定された第２の制御電圧Ｖ２を交互に
印加し、第１の制御電圧Ｖ１及び第２の制御電圧Ｖ２が
電界効果トランジスタのビルトイン電圧Ｖｂとの間に次
式
子間に設けた電界効果型トランジスタのドレインとソー
ス間のチヤネル部分を信号の通路とする信号切換え装置
において、電界効果型トランジスタのゲートと高インピ
ーダンスの第１の抵抗を介して設置される第１のゲート
制御端子と、電界効果型トランジスタのドレイン端子及
び又はソース端子と対接地間に接続される第２の抵抗と
を設け、第１のゲート制御端子に対して０ボルト以上に
設定された第１の制御電圧Ｖ１と当該第１の制御電圧Ｖ
１に対して高く設定された第２の制御電圧Ｖ２を交互に
印加し、第１の制御電圧Ｖ１及び第２の制御電圧Ｖ２が
電界効果トランジスタのビルトイン電圧Ｖｂとの間に次
式
【数１０】
の関係を有するようにしたことにより、電界効果型トラ
ンジスタをオンオフ動作させ、電界効果型トランジスタ
のドレインとソース間のチヤネル部分を用いて入出力端
子間の信号切り換えができ、かくして正電源動作で信号
切り換え動作させることのできる信号切換え装置を実現
できる。
ンジスタをオンオフ動作させ、電界効果型トランジスタ
のドレインとソース間のチヤネル部分を用いて入出力端
子間の信号切り換えができ、かくして正電源動作で信号
切り換え動作させることのできる信号切換え装置を実現
できる。
【図１】本発明の第１の実施例による FETスイツチ回路
の説明に供する回路図である。
の説明に供する回路図である。
【図２】図１の FETスイツチ回路の等価回路を示す回路
図である。
図である。
【図３】本発明の第２の実施例による FETスイツチ回路
の説明に供する回路図である。
の説明に供する回路図である。
【図４】図３の FETスイツチ回路の等価回路を示す回路
図である。
図である。
【図５】２段にシヤント FETを接続した場合の FETスイ
ツチ回路のピンチオフ電圧に対する挿入損失の推移を示
すグラフである。
ツチ回路のピンチオフ電圧に対する挿入損失の推移を示
すグラフである。
【図６】従来の FETスイツチ回路の説明に供する回路図
である。
である。
【図７】図６の FETスイツチ回路の等価回路を示す回路
図である。
図である。
１、２０、３０…… FETスイツチ回路、２、３、２３、
２４、３３、３４……入出力端子、４、６、２１、２
５、３１、３５、３６…… FET、５、７、２２、２６、
３２、３７、３８……ゲート制御端子、Ｒ１、Ｒ２、Ｒ
３、Ｒ４、Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、
Ｒ３０、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４……抵抗、Ｃ
１、Ｃ２、Ｃ３、Ｃ２０……コンデンサ。
２４、３３、３４……入出力端子、４、６、２１、２
５、３１、３５、３６…… FET、５、７、２２、２６、
３２、３７、３８……ゲート制御端子、Ｒ１、Ｒ２、Ｒ
３、Ｒ４、Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、
Ｒ３０、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４……抵抗、Ｃ
１、Ｃ２、Ｃ３、Ｃ２０……コンデンサ。
Claims (4)
- 【請求項１】入出力端子間に設けた電界効果型トランジ
スタのドレインとソース間のチヤネル部分を信号の通路
とする信号切換え装置において、 上記電界効果型トランジスタのゲートと高インピーダン
スの第１の抵抗を介して設置される第１のゲート制御端
子と、 上記電界効果型トランジスタのドレイン端子及び又はソ
ース端子と対接地間に接続される第２の抵抗とを具え、上記第１のゲート制御端子に対して０ボルト以上に設定
された第１の制御電圧Ｖ１と当該第１の制御電圧Ｖ１に
対して高く設定された第２の制御電圧Ｖ２を交互に印加
し、上記第１の制御電圧Ｖ１及び上記第２の制御電圧Ｖ
２は上記電界効果トランジスタのビルトイン電圧Ｖｂと
の間に次式 【数１】 の関係を有していることを特徴とする信号切換え装置。 - 【請求項２】１段又は複数段に直接接続され、上記入出
力端子の少なくとも１つと対接地間にドレイン端子又は
ソース端子とで接続するシヤント用の電界効果型トラン
ジスタと、 各上記シヤント用の電界効果型トランジスタに高インピ
ーダンスの第３の抵抗を介して設置される第２のゲート
制御端子と、 各上記入出力端子の少なくとも１つと対接地間に接続さ
れる第４の抵抗とでなり、上記第１の制御電圧と、当該
第１の制御電圧、上記電界効果型トランジスタのビルト
イン電圧及びピンチオフ電圧に比して高く設定される第
３の制御電圧を上記第１のゲート制御端子と上記第２の
ゲート制御端子に対して互い違いに交互に印加すること
を特徴とする請求項１に記載の信号切換え装置。 - 【請求項３】１段又は複数段に直接接続され、上記入出
力端子の少なくとも１つと対接地間にドレイン端子又は
ソース端子とで接続するシヤント用の電界効果型トラン
ジスタと、 各上記シヤント用の電界効果型トランジスタに高インピ
ーダンスの第３の抵抗を介して設置される第２のゲート
制御端子と、 各上記入出力端子の少なくとも１つと対接地間に接続さ
れる第４の抵抗と、各上記シヤント用の電界効果型トラ
ンジスタの接地側のドレイン端子又はソース端子と対接
地間に接続される第５の抵抗と、 終段に接続される上記シヤント用の電界効果型トランジ
スタのドレイン端子又はソース端子と対接地間に接続さ
れる容量とでなり、上記第１の制御電圧と、当該第１の
制御電圧と上記電界効果型トランジスタのビルトイン電
圧の両方に比して高く設定される第３の制御電圧を上記
第１のゲート制御端子と上記第２のゲート制御端子に対
して互い違いに交互に印加することを特徴とする請求項
１に記載の信号切換え装置。 - 【請求項４】上記電界効果型トランジスタは、接合型電
界効果型トランジスタでなることを特徴とする請求項１
に記載の信号切換え装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03608395A JP3322377B2 (ja) | 1995-01-31 | 1995-01-31 | 信号切換え装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03608395A JP3322377B2 (ja) | 1995-01-31 | 1995-01-31 | 信号切換え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213891A JPH08213891A (ja) | 1996-08-20 |
| JP3322377B2 true JP3322377B2 (ja) | 2002-09-09 |
Family
ID=12459862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03608395A Expired - Fee Related JP3322377B2 (ja) | 1995-01-31 | 1995-01-31 | 信号切換え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3322377B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3831575B2 (ja) | 2000-05-15 | 2006-10-11 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
| US6580107B2 (en) | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
| JP2002289790A (ja) | 2001-03-27 | 2002-10-04 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| TW530455B (en) | 2001-04-19 | 2003-05-01 | Sanyo Electric Co | Switch circuit device of compound semiconductor |
| AU2003244130A1 (en) | 2002-06-20 | 2004-03-11 | Matsushita Electric Industrial Co., Ltd. | Switch device |
| KR100677816B1 (ko) | 2005-03-28 | 2007-02-02 | 산요덴키가부시키가이샤 | 능동 소자 및 스위치 회로 장치 |
-
1995
- 1995-01-31 JP JP03608395A patent/JP3322377B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08213891A (ja) | 1996-08-20 |
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