JP3158728B2 - 半導体スイッチ回路 - Google Patents
半導体スイッチ回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
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- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体スイッチ回路、
更に詳しくは、低電圧で動作可能な半導体スイッチ回路
に関する。
更に詳しくは、低電圧で動作可能な半導体スイッチ回路
に関する。
【０００２】
【従来の技術】現在、自動車電話、携帯電話をはじめと
する各種陸上移動体通信においては、加入者の増加によ
り現行周波数帯の無線波が不足しつつある。そこで、幾
つかの新しい通信サービスが開始されようとしている。
これらの通信サービスは、いずれもデジタル通信サービ
スであり、準マイクロ波（０．８〜２０ＧＨｚ）を使用
することが共通している。
する各種陸上移動体通信においては、加入者の増加によ
り現行周波数帯の無線波が不足しつつある。そこで、幾
つかの新しい通信サービスが開始されようとしている。
これらの通信サービスは、いずれもデジタル通信サービ
スであり、準マイクロ波（０．８〜２０ＧＨｚ）を使用
することが共通している。
【０００３】例えば、従来のコードレス電話の代替であ
るパーソナルハンディホーンは準マイクロ波を使用した
デジタル通信用電話機であるが、この周波数帯で使用可
能なマイクロ波ＩＣ（ＭＭＩＣ：モノリシックマイクロ
波ＩＣ）の開発が遅れている。移動体通信端末は、主に
携帯性が重要視されていることから、移動体通信端末の
小型化は必須である。従って、使用される電子部品のＩ
Ｃ化は重要な課題である。
るパーソナルハンディホーンは準マイクロ波を使用した
デジタル通信用電話機であるが、この周波数帯で使用可
能なマイクロ波ＩＣ（ＭＭＩＣ：モノリシックマイクロ
波ＩＣ）の開発が遅れている。移動体通信端末は、主に
携帯性が重要視されていることから、移動体通信端末の
小型化は必須である。従って、使用される電子部品のＩ
Ｃ化は重要な課題である。
【０００４】移動体通信端末は電池駆動が前提となるた
め、使用される電子部品は、電池の出力電圧で動作する
ことが不可欠である。しかしながら、一般に電池の出力
電圧は低いので、例えばアンテナデュプレクサ用スイッ
チのように、電界効果型トランジスタ（ＦＥＴ）の動作
点を大きく変化させながら使用する場合、ＦＥＴの特性
が問題となる。即ち、かかるスイッチにおいては、スイ
ッチとして機能させるために、ＦＥＴのゲートバイアス
電圧を大きく変化させる。この場合、スイッチがＯＮの
とき、ＦＥＴを流れる信号が劣化してはならず、スイッ
チがＯＦＦのとき、ＦＥＴから信号の漏れが生じてはな
らないといった特性上の要求がある。
め、使用される電子部品は、電池の出力電圧で動作する
ことが不可欠である。しかしながら、一般に電池の出力
電圧は低いので、例えばアンテナデュプレクサ用スイッ
チのように、電界効果型トランジスタ（ＦＥＴ）の動作
点を大きく変化させながら使用する場合、ＦＥＴの特性
が問題となる。即ち、かかるスイッチにおいては、スイ
ッチとして機能させるために、ＦＥＴのゲートバイアス
電圧を大きく変化させる。この場合、スイッチがＯＮの
とき、ＦＥＴを流れる信号が劣化してはならず、スイッ
チがＯＦＦのとき、ＦＥＴから信号の漏れが生じてはな
らないといった特性上の要求がある。
【０００５】準マイクロ波の領域において使用される半
導体スイッチ回路として、例えば、文献、「Ｘ帯ＦＥＴ
直並列接続形ＴＲスイッチ」，松永 誠、他、電子情報
通信学会技術研究報告ＭＷ８７−６５、pp.1-4 が公知
である。この半導体スイッチ回路は、信号回路に直列に
挿入された第１のＧａＡｓ ＭＥＳＦＥＴと、信号回路
に並列に挿入された第２のＧａＡｓ ＭＥＳＦＥＴから
成る。これらのＦＥＴのソース・ドレイン領域の間に
は、共振用コイルが接続されている。スイッチ回路がＯ
Ｎのとき、第１のＦＥＴはＯＮ状態となり、第２のＦＥ
ＴはＯＦＦ状態となる。また、スイッチ回路がＯＦＦの
とき、第１のＦＥＴはＯＦＦ状態となり、第２のＦＥＴ
はＯＮ状態となる。
導体スイッチ回路として、例えば、文献、「Ｘ帯ＦＥＴ
直並列接続形ＴＲスイッチ」，松永 誠、他、電子情報
通信学会技術研究報告ＭＷ８７−６５、pp.1-4 が公知
である。この半導体スイッチ回路は、信号回路に直列に
挿入された第１のＧａＡｓ ＭＥＳＦＥＴと、信号回路
に並列に挿入された第２のＧａＡｓ ＭＥＳＦＥＴから
成る。これらのＦＥＴのソース・ドレイン領域の間に
は、共振用コイルが接続されている。スイッチ回路がＯ
Ｎのとき、第１のＦＥＴはＯＮ状態となり、第２のＦＥ
ＴはＯＦＦ状態となる。また、スイッチ回路がＯＦＦの
とき、第１のＦＥＴはＯＦＦ状態となり、第２のＦＥＴ
はＯＮ状態となる。
【０００６】第１及び第２のＦＥＴのゲート電極に印加
されるゲートバイアス電圧ΔＶGは同じであり、スイッ
チ回路がＯＮのとき、ΔＶG＝０（Ｖ）、スイッチ回路
がＯＦＦのとき、ΔＶG＝−５（Ｖ）である。また、ピ
ンチオフ電圧Ｖpは−３（Ｖ）程度であると考えられ
る。
されるゲートバイアス電圧ΔＶGは同じであり、スイッ
チ回路がＯＮのとき、ΔＶG＝０（Ｖ）、スイッチ回路
がＯＦＦのとき、ΔＶG＝−５（Ｖ）である。また、ピ
ンチオフ電圧Ｖpは−３（Ｖ）程度であると考えられ
る。
【０００７】ＦＥＴにおける信号ロスを少なくするため
には、即ち、ＦＥＴの挿入損失を少なくするためには、
ＦＥＴのチャネル抵抗値を小さくする必要がある。チャ
ネル抵抗値は、所定のビルトイン電圧（Ｖb）におい
て、ドレイン電流（ＩD）−ドレイン電圧（ＶD）特性の
線形領域におけるＩD／ＶDの傾きで表すことができる。
このＦＥＴのチャネル抵抗値は、ＩD／ＶDの値が大きい
ほど、小さくなる。また、ＩD／ＶDの傾きは、ビルトイ
ン電圧（Ｖb）が高いほど、大きくなる。従って、ビル
トイン電圧（Ｖb）が高いほど、ＦＥＴのチャネル抵抗
値が低くなり、ＦＥＴにおける信号ロス、即ちＦＥＴの
挿入損失が少なくなる。
には、即ち、ＦＥＴの挿入損失を少なくするためには、
ＦＥＴのチャネル抵抗値を小さくする必要がある。チャ
ネル抵抗値は、所定のビルトイン電圧（Ｖb）におい
て、ドレイン電流（ＩD）−ドレイン電圧（ＶD）特性の
線形領域におけるＩD／ＶDの傾きで表すことができる。
このＦＥＴのチャネル抵抗値は、ＩD／ＶDの値が大きい
ほど、小さくなる。また、ＩD／ＶDの傾きは、ビルトイ
ン電圧（Ｖb）が高いほど、大きくなる。従って、ビル
トイン電圧（Ｖb）が高いほど、ＦＥＴのチャネル抵抗
値が低くなり、ＦＥＴにおける信号ロス、即ちＦＥＴの
挿入損失が少なくなる。
【０００８】
【発明が解決しようとする課題】上記の文献に開示され
た半導体スイッチ回路においては、Ｖpを大きな負の電
圧値に設定している。この理由は、ピンチオフ電圧（Ｖ
p）の絶対値が大きいほど、ΔＶGの絶対値を大きくする
ことができ、その結果、低チャネル抵抗化（ＦＥＴの低
挿入損失）を実現できるからである。即ち、ＦＥＴの挿
入損失はピンチオフ電圧Ｖpの関数である。
た半導体スイッチ回路においては、Ｖpを大きな負の電
圧値に設定している。この理由は、ピンチオフ電圧（Ｖ
p）の絶対値が大きいほど、ΔＶGの絶対値を大きくする
ことができ、その結果、低チャネル抵抗化（ＦＥＴの低
挿入損失）を実現できるからである。即ち、ＦＥＴの挿
入損失はピンチオフ電圧Ｖpの関数である。
【０００９】半導体スイッチ回路をＯＦＦ状態とするた
めには、ゲートバイアス電圧ΔＶGは、ピンチオフ電圧
Ｖpよりも低いことが必要とされる。従って、例えばパ
ーソナルハンディホーンに上記文献の半導体スイッチ回
路を応用した場合、ＦＥＴの低挿入損失を実現し且つ半
導体スイッチ回路を確実にＯＦＦ状態とするために、−
５（Ｖ）程度の電源が必要であり、通常の電池の出力電
圧で動作させることが極めて困難となる。
めには、ゲートバイアス電圧ΔＶGは、ピンチオフ電圧
Ｖpよりも低いことが必要とされる。従って、例えばパ
ーソナルハンディホーンに上記文献の半導体スイッチ回
路を応用した場合、ＦＥＴの低挿入損失を実現し且つ半
導体スイッチ回路を確実にＯＦＦ状態とするために、−
５（Ｖ）程度の電源が必要であり、通常の電池の出力電
圧で動作させることが極めて困難となる。
【００１０】また、２０ＭＨｚ程度の周波数で使用され
るＳｉ系の半導体素子においても、通常の電池の出力電
圧で動作し得る半導体スイッチ回路が要求されている。
現状では、リレー等から成る機械的なスイッチが主流を
占めるが、スイッチの大きさが大きく、また、高電力が
必要とされ、ＩＣ化できないという問題がある。
るＳｉ系の半導体素子においても、通常の電池の出力電
圧で動作し得る半導体スイッチ回路が要求されている。
現状では、リレー等から成る機械的なスイッチが主流を
占めるが、スイッチの大きさが大きく、また、高電力が
必要とされ、ＩＣ化できないという問題がある。
【００１１】従って、本発明の目的は、通常の電池の出
力電圧、例えばＤＣ３Ｖで動作し得る半導体スイッチ回
路を提供することにある。
力電圧、例えばＤＣ３Ｖで動作し得る半導体スイッチ回
路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的は、ビルトイ
ン電圧がＶb、ピンチオフ電圧がＶpである第１の電界効
果型トランジスタ並びに第２の電界効果型トランジス
タ、電圧がＶ0（Ｖ）の第１の電源、電圧がＶ0＋Ｖ
b（Ｖ）以上の第２の電源、及び電圧がＶ0＋Ｖp（Ｖ）
以下の第３の電源から成り、第１の電界効果型トランジ
スタの一方のソース・ドレイン領域から信号が入力し、
他方のソース・ドレイン領域から信号が出力される半導
体スイッチ回路であって、第１の電界効果型トランジス
タの他方のソース・ドレイン領域が、第２の電界効果型
トランジスタの一方のソース・ドレイン領域と電気的に
接続され、第１の電源は、第１及び第２の電界効果型ト
ランジスタのソース・ドレイン領域に接続され、スイッ
チ回路がＯＮのとき、第１の電界効果型トランジスタの
ゲート電極に第２の電源が接続され、第２の電界効果型
トランジスタのゲート電極に第３の電源が接続され、ス
イッチ回路がＯＦＦのとき、第１の電界効果型トランジ
スタのゲート電極に第３の電源が接続され、第２の電界
効果型トランジスタのゲート電極に第２の電源が接続さ
れることを特徴とする本発明の半導体スイッチ回路によ
って達成され得る。尚、ビルトイン電圧Ｖb及びピンチ
オフ電圧Ｖpは、或る基準電圧との差で表され、Ｖb＞
０、Ｖp＜０とする。
ン電圧がＶb、ピンチオフ電圧がＶpである第１の電界効
果型トランジスタ並びに第２の電界効果型トランジス
タ、電圧がＶ0（Ｖ）の第１の電源、電圧がＶ0＋Ｖ
b（Ｖ）以上の第２の電源、及び電圧がＶ0＋Ｖp（Ｖ）
以下の第３の電源から成り、第１の電界効果型トランジ
スタの一方のソース・ドレイン領域から信号が入力し、
他方のソース・ドレイン領域から信号が出力される半導
体スイッチ回路であって、第１の電界効果型トランジス
タの他方のソース・ドレイン領域が、第２の電界効果型
トランジスタの一方のソース・ドレイン領域と電気的に
接続され、第１の電源は、第１及び第２の電界効果型ト
ランジスタのソース・ドレイン領域に接続され、スイッ
チ回路がＯＮのとき、第１の電界効果型トランジスタの
ゲート電極に第２の電源が接続され、第２の電界効果型
トランジスタのゲート電極に第３の電源が接続され、ス
イッチ回路がＯＦＦのとき、第１の電界効果型トランジ
スタのゲート電極に第３の電源が接続され、第２の電界
効果型トランジスタのゲート電極に第２の電源が接続さ
れることを特徴とする本発明の半導体スイッチ回路によ
って達成され得る。尚、ビルトイン電圧Ｖb及びピンチ
オフ電圧Ｖpは、或る基準電圧との差で表され、Ｖb＞
０、Ｖp＜０とする。
【００１３】本発明の半導体スイッチ回路の好ましい態
様においては、ビルトイン電圧Ｖbが１（Ｖ）以上、ピ
ンチオフ電圧Ｖpが−１（Ｖ）以上０（Ｖ）未満であ
る。第１及び第２の電界効果型トランジスタは、接合形
電界効果型トランジスタであることが望ましい。更に、
第１の電源は誘電素子を介して第１及び第２の電界効果
型トランジスタのソース・ドレイン領域に接続され、第
２の電界効果型トランジスタの他方のソース・ドレイン
領域はコンデンサを介して接地されていることが望まし
い。
様においては、ビルトイン電圧Ｖbが１（Ｖ）以上、ピ
ンチオフ電圧Ｖpが−１（Ｖ）以上０（Ｖ）未満であ
る。第１及び第２の電界効果型トランジスタは、接合形
電界効果型トランジスタであることが望ましい。更に、
第１の電源は誘電素子を介して第１及び第２の電界効果
型トランジスタのソース・ドレイン領域に接続され、第
２の電界効果型トランジスタの他方のソース・ドレイン
領域はコンデンサを介して接地されていることが望まし
い。
【００１４】
【作用】本発明の半導体スイッチ回路においては、スイ
ッチ回路がＯＮのとき、第１の電界効果型トランジスタ
（ＦＥＴ）はＯＮとなり、第２のＦＥＴはＯＦＦとな
る。この結果、信号は第１のＦＥＴの一方のソース・ド
レイン領域から、第１のＦＥＴの他方のソース・ドレイ
ン領域へと流れる。また、スイッチ回路がＯＦＦのと
き、第１のＦＥＴはＯＦＦとなり、第２のＦＥＴはＯＮ
となる。その結果、第１のＦＥＴの一方のソース・ドレ
イン領域から他方のソース・ドレイン領域に漏洩した信
号は第２のＦＥＴへと流れ、スイッチ回路のアイソレー
ションを向上させることができる。
ッチ回路がＯＮのとき、第１の電界効果型トランジスタ
（ＦＥＴ）はＯＮとなり、第２のＦＥＴはＯＦＦとな
る。この結果、信号は第１のＦＥＴの一方のソース・ド
レイン領域から、第１のＦＥＴの他方のソース・ドレイ
ン領域へと流れる。また、スイッチ回路がＯＦＦのと
き、第１のＦＥＴはＯＦＦとなり、第２のＦＥＴはＯＮ
となる。その結果、第１のＦＥＴの一方のソース・ドレ
イン領域から他方のソース・ドレイン領域に漏洩した信
号は第２のＦＥＴへと流れ、スイッチ回路のアイソレー
ションを向上させることができる。
【００１５】また、第１及び第２のＦＥＴは、第１、第
２及び第３の電源で制御される。ビルトイン電圧Ｖb及
びピンチオフ電圧Ｖpの絶対値を、高々１（Ｖ）程度と
することができ、第１、第２及び第３の電源の電圧を、
通常の電池の出力電圧とすることができる。
２及び第３の電源で制御される。ビルトイン電圧Ｖb及
びピンチオフ電圧Ｖpの絶対値を、高々１（Ｖ）程度と
することができ、第１、第２及び第３の電源の電圧を、
通常の電池の出力電圧とすることができる。
【００１６】ＦＥＴを接合形ＦＥＴ（ＪＦＥＴ）とすれ
ば、ビルトイン電圧を１（Ｖ）以上にすることができ、
チャネル抵抗値を、例えばＭＥＳＦＥＴよりも低くする
ことができるので、ＦＥＴの挿入損失をＭＥＳＦＥＴよ
りも小さくすることができる。
ば、ビルトイン電圧を１（Ｖ）以上にすることができ、
チャネル抵抗値を、例えばＭＥＳＦＥＴよりも低くする
ことができるので、ＦＥＴの挿入損失をＭＥＳＦＥＴよ
りも小さくすることができる。
【００１７】
【実施例】以下、実施例に基づき、図面を参照して本発
明の半導体スイッチ回路を説明する。
明の半導体スイッチ回路を説明する。
【００１８】図１に本発明の半導体スイッチ回路のブロ
ック図を示す。半導体スイッチ回路は、第１のＦＥＴ１
０、第２のＦＥＴ２０、第１の電源３０、第２の電源３
２及び第３の電源３４から成る。第１及び第２のＦＥＴ
はＧａＡｓ ＪＦＥＴから成り、これらのＪＦＥＴのビ
ルトイン電圧Ｖbは１（Ｖ）であり、ピンチオフ電圧Ｖp
は−１（Ｖ）である。尚、第１のＦＥＴと第２のＦＥＴ
のビルトイン電圧Ｖb及びピンチオフ電圧Ｖpは、完全に
同一でなくともよい。
ック図を示す。半導体スイッチ回路は、第１のＦＥＴ１
０、第２のＦＥＴ２０、第１の電源３０、第２の電源３
２及び第３の電源３４から成る。第１及び第２のＦＥＴ
はＧａＡｓ ＪＦＥＴから成り、これらのＪＦＥＴのビ
ルトイン電圧Ｖbは１（Ｖ）であり、ピンチオフ電圧Ｖp
は−１（Ｖ）である。尚、第１のＦＥＴと第２のＦＥＴ
のビルトイン電圧Ｖb及びピンチオフ電圧Ｖpは、完全に
同一でなくともよい。
【００１９】第１の電源３０の電圧Ｖ0を２（Ｖ）、第
２の電源３２の電圧を３（Ｖ）、第３の電源３４の電圧
を０（Ｖ）とした。第２の電源の電圧はＶ0＋Ｖbに等し
い。また、第３の電源の電圧は、Ｖ0＋Ｖpより低い。
２の電源３２の電圧を３（Ｖ）、第３の電源３４の電圧
を０（Ｖ）とした。第２の電源の電圧はＶ0＋Ｖbに等し
い。また、第３の電源の電圧は、Ｖ0＋Ｖpより低い。
【００２０】第１のＦＥＴ１０の一方のソース・ドレイ
ン領域１２から信号が入力し、他方のソース・ドレイン
領域１４から信号が出力される。第１のＦＥＴの他方の
ソース・ドレイン領域１４は、第２のＦＥＴ２０の一方
のソース・ドレイン領域２２と電気的に接続されてい
る。
ン領域１２から信号が入力し、他方のソース・ドレイン
領域１４から信号が出力される。第１のＦＥＴの他方の
ソース・ドレイン領域１４は、第２のＦＥＴ２０の一方
のソース・ドレイン領域２２と電気的に接続されてい
る。
【００２１】第１の電源３０が、誘電素子４０を介して
第１のＦＥＴ１０の一方のソース・ドレイン領域１２に
接続されている。また、第１の電源３０は、誘導素子４
２を介して第１のＦＥＴの他方のソース・ドレイン領域
１４及び第２のＦＥＴ２０の一方のソース・ドレイン領
域２２に接続されている。第１の電源３０は、更に、誘
導素子４４を介して第２のＦＥＴ２０の他方のソース・
ドレイン領域２４に接続されている。これらの誘導素子
を配置することによって、入力された信号が第１の電源
に漏洩することを防止し得る。誘電素子のインダクタン
スを１０ｎＨとした。誘電素子は、配線を適切な形状に
加工することにより、形成することができる。
第１のＦＥＴ１０の一方のソース・ドレイン領域１２に
接続されている。また、第１の電源３０は、誘導素子４
２を介して第１のＦＥＴの他方のソース・ドレイン領域
１４及び第２のＦＥＴ２０の一方のソース・ドレイン領
域２２に接続されている。第１の電源３０は、更に、誘
導素子４４を介して第２のＦＥＴ２０の他方のソース・
ドレイン領域２４に接続されている。これらの誘導素子
を配置することによって、入力された信号が第１の電源
に漏洩することを防止し得る。誘電素子のインダクタン
スを１０ｎＨとした。誘電素子は、配線を適切な形状に
加工することにより、形成することができる。
【００２２】第２のＦＥＴ２０の他方のソース・ドレイ
ン領域２４はコンデンサ４６を介して接地されている。
コンデンサ４６の容量を５５ｐＦとした。コンデンサ４
６を配置することによって、第１の電源３０から誘電素
子４４を介して常時電流がアースされることを防止でき
る。
ン領域２４はコンデンサ４６を介して接地されている。
コンデンサ４６の容量を５５ｐＦとした。コンデンサ４
６を配置することによって、第１の電源３０から誘電素
子４４を介して常時電流がアースされることを防止でき
る。
【００２３】第２の電源と第３の電源は、接続切り替え
手段５０によって、例えば１０μ秒単位で切り替えられ
る。
手段５０によって、例えば１０μ秒単位で切り替えられ
る。
【００２４】一般に、ＦＥＴをＯＮ状態にするとき、ゲ
ート電極に印加する電圧を、ソース・ドレイン領域に印
加する電圧より高く設定する。図２にビルトイン電圧を
種々の値に設定した場合の、ドレイン電流（ＩD）−ド
レイン電圧（ＶD）特性を示す。先に説明したように、
チャネル抵抗値は、ＩD−ＶD特性における線形領域のＩ
D／ＶDの傾きで表すことができ、ＦＥＴのチャネル抵抗
値は、ＩD／ＶDの値が大きいほど、小さくなる。従っ
て、ビルトイン電圧Ｖbの値が高いほど、チャネル抵抗
値は低くなる。
ート電極に印加する電圧を、ソース・ドレイン領域に印
加する電圧より高く設定する。図２にビルトイン電圧を
種々の値に設定した場合の、ドレイン電流（ＩD）−ド
レイン電圧（ＶD）特性を示す。先に説明したように、
チャネル抵抗値は、ＩD−ＶD特性における線形領域のＩ
D／ＶDの傾きで表すことができ、ＦＥＴのチャネル抵抗
値は、ＩD／ＶDの値が大きいほど、小さくなる。従っ
て、ビルトイン電圧Ｖbの値が高いほど、チャネル抵抗
値は低くなる。
【００２５】スイッチ回路として良好なＯＮ特性を得る
ためには、即ち、低挿入損失を得るためには、チャネル
抵抗値を低くする必要がある。一般に広く使用されてい
るＧａＡｓ ＭＥＳＦＥＴでは、ビルトイン電圧Ｖbの
最大値は０．８（Ｖ）程度である。これに対して、Ｇａ
Ａｓ ＪＦＥＴでは、ビルトイン電圧Ｖbの最大値は
１．０（Ｖ）以上である。従って、ＦＥＴとしては、Ｊ
ＦＥＴを用いることが低挿入損失を達成する上で望まし
い。
ためには、即ち、低挿入損失を得るためには、チャネル
抵抗値を低くする必要がある。一般に広く使用されてい
るＧａＡｓ ＭＥＳＦＥＴでは、ビルトイン電圧Ｖbの
最大値は０．８（Ｖ）程度である。これに対して、Ｇａ
Ａｓ ＪＦＥＴでは、ビルトイン電圧Ｖbの最大値は
１．０（Ｖ）以上である。従って、ＦＥＴとしては、Ｊ
ＦＥＴを用いることが低挿入損失を達成する上で望まし
い。
【００２６】以下、図１に示した半導体スイッチ回路の
動作を説明する。
動作を説明する。
【００２７】スイッチ回路がＯＮのとき、接続切り替え
手段５０によって、第１のＦＥＴ１０のゲート電極１６
に第２の電源３２が接続され、第２のＦＥＴ２０のゲー
ト電極２６に第３の電源３４が接続される。第１のＦＥ
Ｔ１０のソース・ドレイン領域１２，１４、及び第２の
ＦＥＴ２０のソース・ドレイン領域２２，２４には第１
の電源３０の電圧２（Ｖ）が印加されている。第１のＦ
ＥＴ１０のゲート電極１６には第２の電源から３（Ｖ）
が印加されているので、第１のＦＥＴ１０はＯＮ状態と
なる。また、第２のＦＥＴ２０のゲート電極２６には第
３の電源から０（Ｖ）が印加されている。第２のＦＥＴ
２０のソース・ドレイン領域には２（Ｖ）の電圧が印加
されており、ソース・ドレイン領域から見たゲート電極
の電圧は相対的に−２（Ｖ）であり、この値はＶp（−
１Ｖ）より低い。従って、第２のＦＥＴ２０はＯＦＦ状
態となる。
手段５０によって、第１のＦＥＴ１０のゲート電極１６
に第２の電源３２が接続され、第２のＦＥＴ２０のゲー
ト電極２６に第３の電源３４が接続される。第１のＦＥ
Ｔ１０のソース・ドレイン領域１２，１４、及び第２の
ＦＥＴ２０のソース・ドレイン領域２２，２４には第１
の電源３０の電圧２（Ｖ）が印加されている。第１のＦ
ＥＴ１０のゲート電極１６には第２の電源から３（Ｖ）
が印加されているので、第１のＦＥＴ１０はＯＮ状態と
なる。また、第２のＦＥＴ２０のゲート電極２６には第
３の電源から０（Ｖ）が印加されている。第２のＦＥＴ
２０のソース・ドレイン領域には２（Ｖ）の電圧が印加
されており、ソース・ドレイン領域から見たゲート電極
の電圧は相対的に−２（Ｖ）であり、この値はＶp（−
１Ｖ）より低い。従って、第２のＦＥＴ２０はＯＦＦ状
態となる。
【００２８】従って、信号は第１のＦＥＴ１０の一方の
ソース・ドレイン領域１２から他方のソース・ドレイン
領域１４へと流れ、第２のＦＥＴ２０へは流れない。
ソース・ドレイン領域１２から他方のソース・ドレイン
領域１４へと流れ、第２のＦＥＴ２０へは流れない。
【００２９】スイッチ回路がＯＦＦのとき、接続切り替
え手段５０によって、第１のＦＥＴ１０のゲート電極１
６に第３の電源３４が接続され、第２のＦＥＴ２０のゲ
ート電極２６に第２の電源３２が接続される。第１のＦ
ＥＴ１０のゲート電極１６には第３の電源から０（Ｖ）
が印加されているので、第１のＦＥＴ１０はＯＦＦ状態
となる。また、第２のＦＥＴ２０のゲート電極２６には
第２の電源から３（Ｖ）が印加されているので、第２の
ＦＥＴ２０はＯＮ状態となる。
え手段５０によって、第１のＦＥＴ１０のゲート電極１
６に第３の電源３４が接続され、第２のＦＥＴ２０のゲ
ート電極２６に第２の電源３２が接続される。第１のＦ
ＥＴ１０のゲート電極１６には第３の電源から０（Ｖ）
が印加されているので、第１のＦＥＴ１０はＯＦＦ状態
となる。また、第２のＦＥＴ２０のゲート電極２６には
第２の電源から３（Ｖ）が印加されているので、第２の
ＦＥＴ２０はＯＮ状態となる。
【００３０】従って、信号は第１のＦＥＴ１０で遮断さ
れる。ところが、一般に、第１のＦＥＴ１０がＯＦＦ状
態となっても、第１のＦＥＴ１０のアイソレーションの
不足に起因して、僅かながら信号が第１のＦＥＴ１０内
を流れ、第１のＦＥＴ１０の他方のソース・ドレイン領
域１４へと信号が漏洩する。しかるに、第２のＦＥＴ２
０がＯＮ状態にあるので、漏洩した信号は第２のＦＥＴ
２０を経由して、アース側へと流れる。
れる。ところが、一般に、第１のＦＥＴ１０がＯＦＦ状
態となっても、第１のＦＥＴ１０のアイソレーションの
不足に起因して、僅かながら信号が第１のＦＥＴ１０内
を流れ、第１のＦＥＴ１０の他方のソース・ドレイン領
域１４へと信号が漏洩する。しかるに、第２のＦＥＴ２
０がＯＮ状態にあるので、漏洩した信号は第２のＦＥＴ
２０を経由して、アース側へと流れる。
【００３１】半導体スイッチ回路のアイソレーション
は、ＯＦＦ状態にある第１のＦＥＴ１０のソース・ドレ
イン領域間のインピーダンスと、ＯＮ状態にある第２の
ＦＥＴ２０のチャネル抵抗値で決定される。従って、第
２のＦＥＴ２０のチャネル抵抗値が低いほど、半導体ス
イッチ回路のアイソレーションを大きくすることができ
る。このように第２のＦＥＴ２０を具備することによっ
て、半導体スイッチ回路のＯＦＦ時のスイッチとしての
不完全さを補うことができる。
は、ＯＦＦ状態にある第１のＦＥＴ１０のソース・ドレ
イン領域間のインピーダンスと、ＯＮ状態にある第２の
ＦＥＴ２０のチャネル抵抗値で決定される。従って、第
２のＦＥＴ２０のチャネル抵抗値が低いほど、半導体ス
イッチ回路のアイソレーションを大きくすることができ
る。このように第２のＦＥＴ２０を具備することによっ
て、半導体スイッチ回路のＯＦＦ時のスイッチとしての
不完全さを補うことができる。
【００３２】図３に、本発明のスイッチ回路の特性を示
す。スイッチ回路がＯＮ状態のときのスイッチ回路の挿
入損失は、スイッチ回路に入力される電力をＰin、出力
される電力をＰoutとした場合、 挿入損失＝１０ｌｏｇ（Ｐout／Ｐin） で表すことができる。また、スイッチ回路がＯＦＦ状態
のときのアイソレーションも、同様に、 アイソレーション＝１０ｌｏｇ（Ｐout／Ｐin） で表すことができる。
す。スイッチ回路がＯＮ状態のときのスイッチ回路の挿
入損失は、スイッチ回路に入力される電力をＰin、出力
される電力をＰoutとした場合、 挿入損失＝１０ｌｏｇ（Ｐout／Ｐin） で表すことができる。また、スイッチ回路がＯＦＦ状態
のときのアイソレーションも、同様に、 アイソレーション＝１０ｌｏｇ（Ｐout／Ｐin） で表すことができる。
【００３３】本発明の半導体スイッチ回路においては、
周波数２ＧＨｚで、挿入損失１ｄＢ以下、アイソレーシ
ョン３０ｄＢ以上が得られた。これらの値は、パーソナ
ルハンディホーンにおける仕様である、挿入損失１ｄＢ
以下、アイソレーション２０ｄＢ以上を充分に満足する
値である。
周波数２ＧＨｚで、挿入損失１ｄＢ以下、アイソレーシ
ョン３０ｄＢ以上が得られた。これらの値は、パーソナ
ルハンディホーンにおける仕様である、挿入損失１ｄＢ
以下、アイソレーション２０ｄＢ以上を充分に満足する
値である。
【００３４】以上、好ましい実施例に基づき本発明の半
導体スイッチ回路を説明したが、本発明はこの実施例に
限定されるものではない。例えば、誘電素子４０，４
２，４４の代わりに抵抗器を用いることができる。ま
た、コンデンサ４６の代わりに、ダイオードあるいは抵
抗器を用いることも可能である。ＧａＡｓ ＪＦＥＴの
他にも各種の材料から作製されたＪＦＥＴを用いること
もできる。第１、第２及び第３の電源の電圧、Ｖb、Ｖp
の値、誘電素子やコンデンサの値は例示であり、適宜変
更することができる。各電源の電圧を負の値とすること
もできる。本発明の半導体スイッチ回路においては、Ｆ
ＥＴのＶbは出来る限り高い値であることが望ましく、
Ｖpの絶対値は出来る限り小さい値であることが望まし
い。
導体スイッチ回路を説明したが、本発明はこの実施例に
限定されるものではない。例えば、誘電素子４０，４
２，４４の代わりに抵抗器を用いることができる。ま
た、コンデンサ４６の代わりに、ダイオードあるいは抵
抗器を用いることも可能である。ＧａＡｓ ＪＦＥＴの
他にも各種の材料から作製されたＪＦＥＴを用いること
もできる。第１、第２及び第３の電源の電圧、Ｖb、Ｖp
の値、誘電素子やコンデンサの値は例示であり、適宜変
更することができる。各電源の電圧を負の値とすること
もできる。本発明の半導体スイッチ回路においては、Ｆ
ＥＴのＶbは出来る限り高い値であることが望ましく、
Ｖpの絶対値は出来る限り小さい値であることが望まし
い。
【００３５】
【発明の効果】本発明の半導体スイッチ回路は、通常の
電池の出力電圧で動作し、しかも、小さな挿入損失と大
きなアイソレーションを実現できる。即ち、半導体スイ
ッチ回路の特性を、ＦＥＴのビルトイン電圧Ｖb及びピ
ンチオフ電圧Ｖpによって規定された電源の電圧で規定
し得る。それ故、パーソナルハンディホーンへの利用の
ように、電源電圧の最大値を例えば３（Ｖ）に規定した
場合でも、ＦＥＴへの印加電圧の値を適切に選択するこ
とで、半導体スイッチ回路の性能を容易に確保すること
ができる。
電池の出力電圧で動作し、しかも、小さな挿入損失と大
きなアイソレーションを実現できる。即ち、半導体スイ
ッチ回路の特性を、ＦＥＴのビルトイン電圧Ｖb及びピ
ンチオフ電圧Ｖpによって規定された電源の電圧で規定
し得る。それ故、パーソナルハンディホーンへの利用の
ように、電源電圧の最大値を例えば３（Ｖ）に規定した
場合でも、ＦＥＴへの印加電圧の値を適切に選択するこ
とで、半導体スイッチ回路の性能を容易に確保すること
ができる。
【図面の簡単な説明】
【図１】本発明の半導体スイッチ回路のブロック図であ
る。
る。
【図２】ビルトイン電圧をパラメータとしたときの、Ｉ
D−ＶD特性を示す図である。
D−ＶD特性を示す図である。
【図３】本発明の半導体スイッチ回路の特性を示す図で
ある。
ある。
１０ 第１のＦＥＴ １２，１４ 第１のＦＥＴのソース・ドレイン領域 １６ 第１のＦＥＴのゲート電極 ２０ 第２のＦＥＴ ２２，２４ 第２のＦＥＴのソース・ドレイン領域 ２６ 第２のＦＥＴのゲート電極 ３０ 第１の電源 ３２ 第２の電源 ３４ 第３の電源 ４０，４２，４４ 誘電素子 ４６ コンデンサ ５０ 接続切り替え手段
Claims (4)
- 【請求項１】ビルトイン電圧がＶb、ピンチオフ電圧が
Ｖpである第１の電界効果型トランジスタ並びに第２の
電界効果型トランジスタ、電圧がＶ0（Ｖ）の第１の電
源、電圧がＶ0＋Ｖb（Ｖ）以上の第２の電源、及び電圧
がＶ0＋Ｖp（Ｖ）以下の第３の電源から成り、第１の電
界効果型トランジスタの一方のソース・ドレイン領域か
ら信号が入力し、他方のソース・ドレイン領域から信号
が出力される半導体スイッチ回路であって、 第１の電界効果型トランジスタの他方のソース・ドレイ
ン領域が、第２の電界効果型トランジスタの一方のソー
ス・ドレイン領域と電気的に接続され、 第１の電源は、第１及び第２の電界効果型トランジスタ
のソース・ドレイン領域に接続され、 スイッチ回路がＯＮのとき、第１の電界効果型トランジ
スタのゲート電極に第２の電源が接続され、第２の電界
効果型トランジスタのゲート電極に第３の電源が接続さ
れ、 スイッチ回路がＯＦＦのとき、第１の電界効果型トラン
ジスタのゲート電極に第３の電源が接続され、第２の電
界効果型トランジスタのゲート電極に第２の電源が接続
されることを特徴とする半導体スイッチ回路。 - 【請求項２】ビルトイン電圧Ｖbが１（Ｖ）以上、ピン
チオフ電圧Ｖpが−１（Ｖ）以上０（Ｖ）未満であるこ
とを特徴とする請求項１に記載の半導体スイッチ回路。 - 【請求項３】第１及び第２の電界効果型トランジスタ
は、接合形電界効果型トランジスタであることを特徴と
する請求項１又は請求項２に記載の半導体スイッチ回
路。 - 【請求項４】第１の電源は誘電素子を介して第１及び第
２の電界効果型トランジスタのソース・ドレイン領域に
接続され、第２の電界効果型トランジスタの他方のソー
ス・ドレイン領域はコンデンサを介して接地されている
ことを特徴とする請求項３に記載の半導体スイッチ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27766792A JP3158728B2 (ja) | 1992-09-24 | 1992-09-24 | 半導体スイッチ回路 |
| US08/122,840 US5406151A (en) | 1992-09-24 | 1993-09-15 | Semiconductor switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27766792A JP3158728B2 (ja) | 1992-09-24 | 1992-09-24 | 半導体スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104718A JPH06104718A (ja) | 1994-04-15 |
| JP3158728B2 true JP3158728B2 (ja) | 2001-04-23 |
Family
ID=17586624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27766792A Expired - Fee Related JP3158728B2 (ja) | 1992-09-24 | 1992-09-24 | 半導体スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406151A (ja) |
| JP (1) | JP3158728B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101536716B1 (ko) | 2013-08-20 | 2015-07-14 | 김송형 | 마네킹 고정 스텐드 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2301720B (en) * | 1995-06-01 | 2000-05-24 | Motorola Inc | A MOS switching circuit |
| JP4393004B2 (ja) | 2001-02-06 | 2010-01-06 | 三菱化学株式会社 | ポリエステル樹脂 |
| JP4763310B2 (ja) * | 2005-02-22 | 2011-08-31 | 新日本無線株式会社 | 半導体スイッチ集積回路 |
| KR101452072B1 (ko) * | 2012-12-21 | 2014-10-16 | 삼성전기주식회사 | 고주파 스위치 회로 |
| US8963617B1 (en) * | 2013-09-20 | 2015-02-24 | Linear Technology Corporation | Switching topology for connecting two nodes in electronic system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU723782A1 (ru) * | 1978-02-09 | 1980-03-25 | Харьковский Ордена Ленина Политехнический Институт Им. В.И.Ленина | Аналоговый ключ |
| JPS59182626A (ja) * | 1983-03-31 | 1984-10-17 | Toshiba Corp | スイッチング回路 |
| US4837530A (en) * | 1987-12-11 | 1989-06-06 | Hewlett-Packard Company | Wideband (DC-50 GHz) MMIC FET variable matched attenuator |
| US5066873A (en) * | 1989-12-04 | 1991-11-19 | Altera Corporation | Integrated circuits with reduced switching noise |
| JPH0454724A (ja) * | 1990-06-22 | 1992-02-21 | Sumitomo Electric Ind Ltd | 論理回路 |
-
1992
- 1992-09-24 JP JP27766792A patent/JP3158728B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-15 US US08/122,840 patent/US5406151A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101536716B1 (ko) | 2013-08-20 | 2015-07-14 | 김송형 | 마네킹 고정 스텐드 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5406151A (en) | 1995-04-11 |
| JPH06104718A (ja) | 1994-04-15 |
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