JPH11274804A - 高周波スイッチ - Google Patents
高周波スイッチInfo
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- JPH11274804A JPH11274804A JP10070267A JP7026798A JPH11274804A JP H11274804 A JPH11274804 A JP H11274804A JP 10070267 A JP10070267 A JP 10070267A JP 7026798 A JP7026798 A JP 7026798A JP H11274804 A JPH11274804 A JP H11274804A
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- Japan
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- input
- terminal
- signal
- circuit
- signal transmission
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Abstract
(57)【要約】 （修正有）
【課題】 スイッチの受信側挿入損失を低減すると共に
送信側挿入損失を低減する。 【解決手段】 端子ｎ１ｎ３間に直列に電界トランジス
タＦＥＴ１、ＦＥＴ２を設けて端子Ｖｓｗから制御信号
を加え、また端子ｎ３と接地間にＦＥＴ３を設けて端子
Ｖｓｗ′から制御信号を加える。これらの制御信号は、
ｎ１ｎ２間信号伝達経路とｎ１ｎ３間信号伝達経路の一
方を選択するように切り換える。更に、ｎ１ｎ２間信号
伝達経路内に、分布定数回路又は集中常数回路を含む分
布常数回路で構成する位相調整回路を設け、端子ｎ２に
信号を入力する信号源のインピーダンスの位相成分のみ
を調整する。位相調整回路によりＰＡのオフ状態ではそ
の出力インピーダンスは受信側より遥かに大なる。ま
た、端子ｎ２から見たインピーダンスは線路の特性イン
ピーダンスで変化せず、端子１から端子ｎ２を見た時の
反射係数は一定で位相のみが変化する。
送信側挿入損失を低減する。 【解決手段】 端子ｎ１ｎ３間に直列に電界トランジス
タＦＥＴ１、ＦＥＴ２を設けて端子Ｖｓｗから制御信号
を加え、また端子ｎ３と接地間にＦＥＴ３を設けて端子
Ｖｓｗ′から制御信号を加える。これらの制御信号は、
ｎ１ｎ２間信号伝達経路とｎ１ｎ３間信号伝達経路の一
方を選択するように切り換える。更に、ｎ１ｎ２間信号
伝達経路内に、分布定数回路又は集中常数回路を含む分
布常数回路で構成する位相調整回路を設け、端子ｎ２に
信号を入力する信号源のインピーダンスの位相成分のみ
を調整する。位相調整回路によりＰＡのオフ状態ではそ
の出力インピーダンスは受信側より遥かに大なる。ま
た、端子ｎ２から見たインピーダンスは線路の特性イン
ピーダンスで変化せず、端子１から端子ｎ２を見た時の
反射係数は一定で位相のみが変化する。
Description
【０００１】
【発明の属する技術分野】本発明は、電波の受信あるい
は送信に応じて伝達経路を切り替える高周波スイッチに
関し、例えばディジタルコードレス電話機のアンテナを
送信状態あるいは受信状態に切り替えるＦＥＴを用いた
高周波スイッチに関するものである。
は送信に応じて伝達経路を切り替える高周波スイッチに
関し、例えばディジタルコードレス電話機のアンテナを
送信状態あるいは受信状態に切り替えるＦＥＴを用いた
高周波スイッチに関するものである。
【０００２】
【従来の技術】携帯端末においては、送受信号の分離
は、一般にＳＰＤＴ（Single Pole Double Through)ス
イッチ(以下単にスイッチと略す。)と呼ばれる素子にて、
送受信号伝達経路をある時間毎に切り替えて行ってい
る。この携帯端末のシステムブロック図を図８に示す。
この構成において、送信をする場合、スイッチＳＷの信
号伝達経路は、パワーアンプＰＡ−アンテナＡＮＴ間が
選択され、パワーアンプＰＡから出力された信号はスイ
ッチＳＷを通過し、アンテナＡＮＴから送信される。受
信をする場合、スイッチＳＷの信号伝達経路はアンテナ
ＡＮＴ−ローノイズアンプＬＮＡ間が選択され、アンテ
ナＡＮＴで受信された信号はスイッチＳＷを通過しロー
ノイズアンプＬＮＡに入力される。スイッチＳＷの一般
的な回路構成は、電子情報通信学会技法ＭＷ８３−１１
８「ＧａＡｓ広帯域モノリシックスイッチ」、特開平５
−１９９０９４号公報「高周波スイッチ回路」、特開平
８９−２３２７０号公報「高周波スイッチ」等に開示さ
れている。
は、一般にＳＰＤＴ（Single Pole Double Through)ス
イッチ(以下単にスイッチと略す。)と呼ばれる素子にて、
送受信号伝達経路をある時間毎に切り替えて行ってい
る。この携帯端末のシステムブロック図を図８に示す。
この構成において、送信をする場合、スイッチＳＷの信
号伝達経路は、パワーアンプＰＡ−アンテナＡＮＴ間が
選択され、パワーアンプＰＡから出力された信号はスイ
ッチＳＷを通過し、アンテナＡＮＴから送信される。受
信をする場合、スイッチＳＷの信号伝達経路はアンテナ
ＡＮＴ−ローノイズアンプＬＮＡ間が選択され、アンテ
ナＡＮＴで受信された信号はスイッチＳＷを通過しロー
ノイズアンプＬＮＡに入力される。スイッチＳＷの一般
的な回路構成は、電子情報通信学会技法ＭＷ８３−１１
８「ＧａＡｓ広帯域モノリシックスイッチ」、特開平５
−１９９０９４号公報「高周波スイッチ回路」、特開平
８９−２３２７０号公報「高周波スイッチ」等に開示さ
れている。
【０００３】図７に従来例の回路構成の例を示す。この
回路構成においては、パワーアンプＰＡから出力された
信号をアンテナＡＮＴから送信する場合、制御端子Ｖｓ
ｗにＨｉｇｈレベルの信号を印加し、制御端子Ｖｓｗ’
にＬｏｗレベルの印加する。これによりＦＥＴ１及びＦ
ＥＴ４がオン状態に、ＦＥＴ３及びＦＥＴ２がオフ状態
になり、パワーアンプＰＡからの信号は、入出力端子ｎ
２から入出力端子ｎ１へと流れる。入出力端子ｎ１から
入出力端子ｎ３の経路は、ＦＥＴ２により遮断される。
この時ＦＥＴ２を通過する漏れ信号はＦＥＴ４により接
地端子ＧＮＤへと流れ、入出力端子ｎ３には殆ど現れ
ず、ローノイズアンプＬＮＡ入力端への信号の漏れが抑
えられる。
回路構成においては、パワーアンプＰＡから出力された
信号をアンテナＡＮＴから送信する場合、制御端子Ｖｓ
ｗにＨｉｇｈレベルの信号を印加し、制御端子Ｖｓｗ’
にＬｏｗレベルの印加する。これによりＦＥＴ１及びＦ
ＥＴ４がオン状態に、ＦＥＴ３及びＦＥＴ２がオフ状態
になり、パワーアンプＰＡからの信号は、入出力端子ｎ
２から入出力端子ｎ１へと流れる。入出力端子ｎ１から
入出力端子ｎ３の経路は、ＦＥＴ２により遮断される。
この時ＦＥＴ２を通過する漏れ信号はＦＥＴ４により接
地端子ＧＮＤへと流れ、入出力端子ｎ３には殆ど現れ
ず、ローノイズアンプＬＮＡ入力端への信号の漏れが抑
えられる。
【０００４】受信状態の場合、制御端子ＶｓｗにＬｏｗ
レベルの信号を印加し、制御端子Ｖｓｗ’にＨｉｇｈレ
ベルの信号を印加する。これにより、ＦＥＴ１及びＦＥ
Ｔ４がオフの状態に、ＦＥＴ３及びＦＥＴ２がオン状態
になり、アンテナＡＮＴからの信号は、入出力端子ｎ１
から入出力端子ｎ３へと流れる。入出力端子ｎ１から入
出力端子ｎ２の経路は、ＦＥＴ１により遮断される。こ
の時ＦＥＴ１を通過する漏れ信号はＦＥＴ３により接地
端子ＧＮＤへ流れ、入出力端子ｎ２には殆ど現れず、パ
ワーアンプＰＡへの信号の漏れが抑えられる。尚、高周
波スイッチを構成するスイッチング素子としてはオン時
の通過特性、オフ時の遮断特性および動作電流からＦＥ
Ｔ（電界効果トランジスタ）が適しており、これが用い
られており、ＦＥＴが信号を通過させる時ＦＥＴのもつ
抵抗成分およびシステムの他の回路とのインピーダンス
不整合等により信号に損失（挿入損失）が発生するた
め、アンテナＡＮＴからの送信電力は各システムの規格
により定められていることより、パワーアンプＰＡはア
ンテナＡＮＴから送信する電力に対し、スイッチの挿入
損失分余分に電力を出力する必要がある。
レベルの信号を印加し、制御端子Ｖｓｗ’にＨｉｇｈレ
ベルの信号を印加する。これにより、ＦＥＴ１及びＦＥ
Ｔ４がオフの状態に、ＦＥＴ３及びＦＥＴ２がオン状態
になり、アンテナＡＮＴからの信号は、入出力端子ｎ１
から入出力端子ｎ３へと流れる。入出力端子ｎ１から入
出力端子ｎ２の経路は、ＦＥＴ１により遮断される。こ
の時ＦＥＴ１を通過する漏れ信号はＦＥＴ３により接地
端子ＧＮＤへ流れ、入出力端子ｎ２には殆ど現れず、パ
ワーアンプＰＡへの信号の漏れが抑えられる。尚、高周
波スイッチを構成するスイッチング素子としてはオン時
の通過特性、オフ時の遮断特性および動作電流からＦＥ
Ｔ（電界効果トランジスタ）が適しており、これが用い
られており、ＦＥＴが信号を通過させる時ＦＥＴのもつ
抵抗成分およびシステムの他の回路とのインピーダンス
不整合等により信号に損失（挿入損失）が発生するた
め、アンテナＡＮＴからの送信電力は各システムの規格
により定められていることより、パワーアンプＰＡはア
ンテナＡＮＴから送信する電力に対し、スイッチの挿入
損失分余分に電力を出力する必要がある。
【０００５】
【発明が解決しようとする課題】図７に示す従来例の回
路構成では、パワーアンプＰＡからアンテナＡＮＴ間の
挿入損失は−０．５２ｄＢである。このスイッチの挿入
損失分パワーアンプＰＡからの出力電力を増加させる場
合、以下のような問題が生じる。
路構成では、パワーアンプＰＡからアンテナＡＮＴ間の
挿入損失は−０．５２ｄＢである。このスイッチの挿入
損失分パワーアンプＰＡからの出力電力を増加させる場
合、以下のような問題が生じる。
【０００６】携帯電話システムでは、端末と基地局との
距離、つまり基地局が受信する信号のレベルに応じて端
末側の出力電力をレベル調整するようになっている。出
力レベルの調整は一般的にはパワーアンプの制御電圧を
変化させてパワーアンプの増幅率を調整することによっ
て行われている。規定されているアンテナからの出力電
力を送信する際、スイッチの挿入損失が大きい場合はパ
ワーアンプから余分に電力を出力する必要が生じ、その
ためパワーアンプで消費される電流値が増加してしま
う。これは、携帯端末の通話（動作）時間を短くしてし
まう。また、パワーアンプに関しては、消費電力を抑え
て出力電力を増加させる（効率を上げる）には非線形領
域での動作が必要となり、出力信号に含まれる歪みの電
力成分が増加してしまう。ＰＤＣ(Personal Digital Ce
lluler Phone)規格やＰＨＳ(Personal Handy Phone Sys
tem)規格では、π／４シフトＤＱＰＳＫ方式が採用され
ており、上記歪み電力を隣接、次隣接チャンネル漏洩電
力値（ＰＨＳ規格では次隣接、次次隣接チャンネル漏洩
電力値）としてシステム規格として上限値が定められて
いるため、歪み電力成分の増加を伴うような高効率化が
行いにくくなる。
距離、つまり基地局が受信する信号のレベルに応じて端
末側の出力電力をレベル調整するようになっている。出
力レベルの調整は一般的にはパワーアンプの制御電圧を
変化させてパワーアンプの増幅率を調整することによっ
て行われている。規定されているアンテナからの出力電
力を送信する際、スイッチの挿入損失が大きい場合はパ
ワーアンプから余分に電力を出力する必要が生じ、その
ためパワーアンプで消費される電流値が増加してしま
う。これは、携帯端末の通話（動作）時間を短くしてし
まう。また、パワーアンプに関しては、消費電力を抑え
て出力電力を増加させる（効率を上げる）には非線形領
域での動作が必要となり、出力信号に含まれる歪みの電
力成分が増加してしまう。ＰＤＣ(Personal Digital Ce
lluler Phone)規格やＰＨＳ(Personal Handy Phone Sys
tem)規格では、π／４シフトＤＱＰＳＫ方式が採用され
ており、上記歪み電力を隣接、次隣接チャンネル漏洩電
力値（ＰＨＳ規格では次隣接、次次隣接チャンネル漏洩
電力値）としてシステム規格として上限値が定められて
いるため、歪み電力成分の増加を伴うような高効率化が
行いにくくなる。
【０００７】本発明は、スイッチの受信側挿入損失を低
く乃至損なうことなく、送信側挿入損失を低減すること
が可能な高周波スイッチを提供することを目的とする。
く乃至損なうことなく、送信側挿入損失を低減すること
が可能な高周波スイッチを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の高周波スイッチ
は、第１、第２及び第３の入出力端子と、第１と第３の
入出力端子間の第１の信号伝達経路及び第１と第２の入
出力端子間の第２の信号伝達経路と、第１の信号伝達経
路に半導体スイッチ素子として少なくとも１個のＦＥＴ
を直列に挿入した第１の回路と、第３の入出出力端子と
接地間もしくは接地された容量との間の少なくとも１個
のＦＥＴを直列に挿入した第２のスイッチ回路と、第１
及び第２のスイッチ回路を制御する第４及び第５の制御
端子を備え、第４と第５の制御端子に印加する信号によ
り、第１あるいは第２の信号伝達経路の一方を選択し、
切り替える高周波スイッチにおいて、第１の入出力端子
と第２の入出力端子は直接接続されていることを特徴と
する。
は、第１、第２及び第３の入出力端子と、第１と第３の
入出力端子間の第１の信号伝達経路及び第１と第２の入
出力端子間の第２の信号伝達経路と、第１の信号伝達経
路に半導体スイッチ素子として少なくとも１個のＦＥＴ
を直列に挿入した第１の回路と、第３の入出出力端子と
接地間もしくは接地された容量との間の少なくとも１個
のＦＥＴを直列に挿入した第２のスイッチ回路と、第１
及び第２のスイッチ回路を制御する第４及び第５の制御
端子を備え、第４と第５の制御端子に印加する信号によ
り、第１あるいは第２の信号伝達経路の一方を選択し、
切り替える高周波スイッチにおいて、第１の入出力端子
と第２の入出力端子は直接接続されていることを特徴と
する。
【０００９】本発明の高周波スイッチは、第１、第２及
び第３の入出力端子と、該第１と第３の入出力端子間の
第１の信号伝達経路及び第１と第２の入出力端子間の第
２の信号伝達経路と、第１の信号伝達経路に半導体スイ
ッチ素子として少なくとも１個のＦＥＴを直列に挿入し
た第１の回路と、該第３の入出力端子と接地間もしくは
接地された容量との間の少なくとも１個のＦＥＴを直列
に挿入した第２のスイッチ回路と、第１及び第２のスイ
ッチ回路を制御する第４及び第５の制御端子を備え、第
４と第５の制御端子に印加する信号により、第１あるい
は第２の信号伝達経路の一方を選択し、切り替える高周
波スイッチにおいて、第２の信号伝達回路に第２の入出
力端子に信号を入力する信号源のインピーダンスの位相
成分のみを調整する位相調整回路のみが挿入されている
ことを特徴とする。
び第３の入出力端子と、該第１と第３の入出力端子間の
第１の信号伝達経路及び第１と第２の入出力端子間の第
２の信号伝達経路と、第１の信号伝達経路に半導体スイ
ッチ素子として少なくとも１個のＦＥＴを直列に挿入し
た第１の回路と、該第３の入出力端子と接地間もしくは
接地された容量との間の少なくとも１個のＦＥＴを直列
に挿入した第２のスイッチ回路と、第１及び第２のスイ
ッチ回路を制御する第４及び第５の制御端子を備え、第
４と第５の制御端子に印加する信号により、第１あるい
は第２の信号伝達経路の一方を選択し、切り替える高周
波スイッチにおいて、第２の信号伝達回路に第２の入出
力端子に信号を入力する信号源のインピーダンスの位相
成分のみを調整する位相調整回路のみが挿入されている
ことを特徴とする。
【００１０】本発明の高周波スイッチは、好ましくは、
前記位相調整回路は、第１及び第２の入出力端子間に直
列に分布定数回路のみを挿入することにより構成されて
いる。本発明の高周波スイッチは、好ましくは、前記位
相調整回路は、前記分布定数回路に更に容量及びインダ
クタンス成分で構成される集中定数回路により構成され
る。
前記位相調整回路は、第１及び第２の入出力端子間に直
列に分布定数回路のみを挿入することにより構成されて
いる。本発明の高周波スイッチは、好ましくは、前記位
相調整回路は、前記分布定数回路に更に容量及びインダ
クタンス成分で構成される集中定数回路により構成され
る。
【００１１】本発明の作用を以下に説明する。本発明の
高周波スイッチによれば、送信側経路に従来挿入されて
いたＦＥＴを全て除去すること、また、送信側経路に位
相調整回路をもうけること、そして、位相調整回路は、
分布定数線路、分布定数線路と容量の組み合わせ回路、
分布定数線路と容量とインダクタンス成分の組み合わせ
により構成することにより、送信側経路にオフ状態のパ
ワーアンプの出力インピーダンスを、低インピーダンス
から受信側インピーダンスに対し高いインピーダンスに
変換することで受信側の挿入損失を低く乃至損なうこと
なく、送信側の挿入損失を低減する。尚、位相調整回路
は、第１の入出力端子のインピーダンスと等しい特性イ
ンピーダンスをもち、第２の入出力端子から第１の入出
力端子を見たインピーダンスは変化せず、第１の入出力
端子から第２の入出力端子を見たときの反射係数一定で
位相のみを変化する。
高周波スイッチによれば、送信側経路に従来挿入されて
いたＦＥＴを全て除去すること、また、送信側経路に位
相調整回路をもうけること、そして、位相調整回路は、
分布定数線路、分布定数線路と容量の組み合わせ回路、
分布定数線路と容量とインダクタンス成分の組み合わせ
により構成することにより、送信側経路にオフ状態のパ
ワーアンプの出力インピーダンスを、低インピーダンス
から受信側インピーダンスに対し高いインピーダンスに
変換することで受信側の挿入損失を低く乃至損なうこと
なく、送信側の挿入損失を低減する。尚、位相調整回路
は、第１の入出力端子のインピーダンスと等しい特性イ
ンピーダンスをもち、第２の入出力端子から第１の入出
力端子を見たインピーダンスは変化せず、第１の入出力
端子から第２の入出力端子を見たときの反射係数一定で
位相のみを変化する。
【００１２】
【発明の実施の形態】（実施の形態１）本発明高周波ス
イッチの実施の形態１の回路を図１にしめす。ｎ１、ｎ
２及びｎ３は入出力端子であり、入出力端子ｎ１にはア
ンテナＡＮＴが接続され、パワーアンプＰＡの出力が入
出力端子ｎ２に接続され、さらに入出力端子がローノイ
ズアンプＬＮＡの入力側に接続されている。入出力端子
ｎ１、ｎ２間の間に形成される第１の信号伝達経路に半
導体スイッチ素子としてのＦＥＴ１、２を直列に挿入し
て第１のスイッチ回路を構成し、そのＦＥＴ１、２のゲ
ートをそれぞれ抵抗Ｒ１、Ｒ２を介して制御端子Ｖｓ
ｗ’に接続している。入力出力端子ｎ３はＦＥＴ３を直
列に介して接地端子ＧＮＤに接続し、第２のスイッチ回
路を構成し、このＦＥＴ３のゲートを抵抗３を介して制
御端子Ｖｓｗ接続している。そして、入出力端子ｎ１を
入出力端子ｎ２に接続し第２の信号伝達経路を形成して
いる。
イッチの実施の形態１の回路を図１にしめす。ｎ１、ｎ
２及びｎ３は入出力端子であり、入出力端子ｎ１にはア
ンテナＡＮＴが接続され、パワーアンプＰＡの出力が入
出力端子ｎ２に接続され、さらに入出力端子がローノイ
ズアンプＬＮＡの入力側に接続されている。入出力端子
ｎ１、ｎ２間の間に形成される第１の信号伝達経路に半
導体スイッチ素子としてのＦＥＴ１、２を直列に挿入し
て第１のスイッチ回路を構成し、そのＦＥＴ１、２のゲ
ートをそれぞれ抵抗Ｒ１、Ｒ２を介して制御端子Ｖｓ
ｗ’に接続している。入力出力端子ｎ３はＦＥＴ３を直
列に介して接地端子ＧＮＤに接続し、第２のスイッチ回
路を構成し、このＦＥＴ３のゲートを抵抗３を介して制
御端子Ｖｓｗ接続している。そして、入出力端子ｎ１を
入出力端子ｎ２に接続し第２の信号伝達経路を形成して
いる。
【００１３】パワーアンプＰＡからの信号をアンテナＡ
ＮＴから送信する場合、制御端子ＶｓｗにＨｉｇｈレベ
ルの信号を印加し、制御端子Ｖｓｗ’にＬｏｗレベルの
信号を印加する。これにより、ＦＥＴ３がオン状態とな
り、ＦＥＴ１及び２がオフ状態になり、パワーアンプＰ
Ａからの信号は入出力端子ｎ２から入出力端子ｎ１へと
流れ、アンテナＡＮＴから送信される。このとき、入出
力端子ｎ１から入出力端子ｎ３への信号伝達経路はＦＥ
Ｔ１、２により遮断される。ここで、ＦＥＴ１、２を通
過する漏れ信号はＦＥＴ３により接地端子ＧＮＤへと流
れ、接地され入出力端子ｎ３には殆ど現れず、ローノイ
ズアンプＬＮＡの入力側への信号の漏れが抑制される。
ＮＴから送信する場合、制御端子ＶｓｗにＨｉｇｈレベ
ルの信号を印加し、制御端子Ｖｓｗ’にＬｏｗレベルの
信号を印加する。これにより、ＦＥＴ３がオン状態とな
り、ＦＥＴ１及び２がオフ状態になり、パワーアンプＰ
Ａからの信号は入出力端子ｎ２から入出力端子ｎ１へと
流れ、アンテナＡＮＴから送信される。このとき、入出
力端子ｎ１から入出力端子ｎ３への信号伝達経路はＦＥ
Ｔ１、２により遮断される。ここで、ＦＥＴ１、２を通
過する漏れ信号はＦＥＴ３により接地端子ＧＮＤへと流
れ、接地され入出力端子ｎ３には殆ど現れず、ローノイ
ズアンプＬＮＡの入力側への信号の漏れが抑制される。
【００１４】こうして、送信側（パワーアンプＰＡとア
ンテナＡＮＴ）の間である経路は、ＦＥＴが挿入されて
いないで直接に接続されていることから、挿入損失が−
０．０６ｄＢと非常に小さいものとなっている。受信側
（アンテナＡＮＴとローノイズアンプＬＮＡ）の間であ
る経路に関しては、パワーアンプＰＡの出力インピーダ
ンスが小さい場合（ＰＨＳ規格用のパワーアンプで
「１．６Ω−ｊ３．５Ω程度）、アンテナＡＮＴで受信
した信号がローノイズアンプＬＮＡに到達する前に接地
端子ＧＮＤに流れ込み、受信側の挿入損失は、周波数帯
域によってかなり異なる可能性があり、１．８ＧＨｚ程
度では−１０ｄＢ程度で、１．９５ＧＨｚでは−２４ｄ
Ｂ程度となる例があり、それほど低減できなくなる可能
性を有しており、適当な周波数帯域を選んで使用するの
が望ましい。尚、１．８０ＧＨｚから２．０ＧＨｚでの
信号の切り替えを行う場合について、受信側挿入損失を
図９に、送信側の挿入損失を図１０にそれぞれ示してお
り、この実施の形態については丸の印で表し、従来例に
ついては四角の印でそれぞれ表している。本実施の形態
においては、送信側挿入損失が従来例に比べて大幅に改
善されている。
ンテナＡＮＴ）の間である経路は、ＦＥＴが挿入されて
いないで直接に接続されていることから、挿入損失が−
０．０６ｄＢと非常に小さいものとなっている。受信側
（アンテナＡＮＴとローノイズアンプＬＮＡ）の間であ
る経路に関しては、パワーアンプＰＡの出力インピーダ
ンスが小さい場合（ＰＨＳ規格用のパワーアンプで
「１．６Ω−ｊ３．５Ω程度）、アンテナＡＮＴで受信
した信号がローノイズアンプＬＮＡに到達する前に接地
端子ＧＮＤに流れ込み、受信側の挿入損失は、周波数帯
域によってかなり異なる可能性があり、１．８ＧＨｚ程
度では−１０ｄＢ程度で、１．９５ＧＨｚでは−２４ｄ
Ｂ程度となる例があり、それほど低減できなくなる可能
性を有しており、適当な周波数帯域を選んで使用するの
が望ましい。尚、１．８０ＧＨｚから２．０ＧＨｚでの
信号の切り替えを行う場合について、受信側挿入損失を
図９に、送信側の挿入損失を図１０にそれぞれ示してお
り、この実施の形態については丸の印で表し、従来例に
ついては四角の印でそれぞれ表している。本実施の形態
においては、送信側挿入損失が従来例に比べて大幅に改
善されている。
【００１５】そこで、送信側、受信側のいずれの経路に
ついてもバランスよく挿入損失が改善され得る実施の形
態２〜６について以下に説明する。
ついてもバランスよく挿入損失が改善され得る実施の形
態２〜６について以下に説明する。
【００１６】（実施の形態２）本発明の実施の形態２
は、上記実施の形態１において入出力端子ｎ１と入出力
端子ｎ２の間である第２の信号伝達経路に位相調整回路
を挿入している構成に相当するものを挙げることができ
る。この位相調整回路は、分布定数回路で構成され、シ
ステム全体の特性インピーダンス（一般には５０Ω系）
の線路ＬＩＮ１として設けている。
は、上記実施の形態１において入出力端子ｎ１と入出力
端子ｎ２の間である第２の信号伝達経路に位相調整回路
を挿入している構成に相当するものを挙げることができ
る。この位相調整回路は、分布定数回路で構成され、シ
ステム全体の特性インピーダンス（一般には５０Ω系）
の線路ＬＩＮ１として設けている。
【００１７】パワーアンプＰＡから送信を行う場合、制
御端子Ｖｓｗ、Ｖｓｗ’にそれぞれＨｉｇｈレベル、Ｌ
ｏｗレベルの信号を印加し、ＦＥＴ３をオン状態に、Ｆ
ＥＴ１及びＦＥＴ２をオフ状態とすることにより、パワ
ーアンプＰＡからの信号は入出力端子ｎ２から位相調整
回路である線路ＬＩＮＥ１を通って入出力端子ｎ１へと
流れ、アンテナＡＮＴより送信される。入出力端子ｎ１
から第３の入出力端子ｎ３の経路はＦＥＴ１、２により
遮断される。このとき、ＦＥＴ１、２を通過する漏れ信
号はＦＥＴ３により接地端子ＧＮＤへと流れ、接地さ
れ、入出力端子ｎ３には殆ど現れず、ローノイズアンプ
ＬＮＡの入力側への信号の漏れは抑制される。
御端子Ｖｓｗ、Ｖｓｗ’にそれぞれＨｉｇｈレベル、Ｌ
ｏｗレベルの信号を印加し、ＦＥＴ３をオン状態に、Ｆ
ＥＴ１及びＦＥＴ２をオフ状態とすることにより、パワ
ーアンプＰＡからの信号は入出力端子ｎ２から位相調整
回路である線路ＬＩＮＥ１を通って入出力端子ｎ１へと
流れ、アンテナＡＮＴより送信される。入出力端子ｎ１
から第３の入出力端子ｎ３の経路はＦＥＴ１、２により
遮断される。このとき、ＦＥＴ１、２を通過する漏れ信
号はＦＥＴ３により接地端子ＧＮＤへと流れ、接地さ
れ、入出力端子ｎ３には殆ど現れず、ローノイズアンプ
ＬＮＡの入力側への信号の漏れは抑制される。
【００１８】このとき、入出力端子ｎ１と入出力端子ｎ
２との間に挿入されている位相調整回路は、上記の通
り、本システムの特性インピーダンスの線路ＬＩＮＥ１
であるから、アンテナＡＮＴのインピーダンスが５０Ω
であるのでパワーアンプＰＡの負荷インピーダンスに対
し、分布定数線路長によらず影響を与えることはない。
尚、ここで位相調整回路により、パワーアンプＰＡから
の負荷インピーダンスは変わらず、端子Ｎ２インピーダ
ンスが端子ｎ１インピーダンスと同じ５０Ωである。こ
こで、送信側挿入損失は殆ど分布定数線路の導体損と、
線路を構成する基板の誘電体損により発生するが、これ
は非常に小さい値である。
２との間に挿入されている位相調整回路は、上記の通
り、本システムの特性インピーダンスの線路ＬＩＮＥ１
であるから、アンテナＡＮＴのインピーダンスが５０Ω
であるのでパワーアンプＰＡの負荷インピーダンスに対
し、分布定数線路長によらず影響を与えることはない。
尚、ここで位相調整回路により、パワーアンプＰＡから
の負荷インピーダンスは変わらず、端子Ｎ２インピーダ
ンスが端子ｎ１インピーダンスと同じ５０Ωである。こ
こで、送信側挿入損失は殆ど分布定数線路の導体損と、
線路を構成する基板の誘電体損により発生するが、これ
は非常に小さい値である。
【００１９】アンテナＡＮＴで受信した信号をローノイ
ズアンプＬＮＡに伝達するには、制御端子Ｖｓｗ、Ｖｓ
ｗ’にそれぞれＬｏｗレベル、Ｈｉｇｈレベルの信号を
印加することにより、ＦＥＴ１及び２がオン状態に、Ｆ
ＥＴ３がオフ状態になり、アンテナＡＮＴからの信号は
第１の入出力端子ｎ１からＦＥＴ１及び２を通って入出
力端子ｎ３へと流れる。入出力端子ｎ１から入出力端子
ｎ２の経路は、パワーアンプＰＡの出力インピーダンス
を位相調整回路により非常に高いインピーダンス（（３
９．４−ｊ４００）Ω）に変換しているため、パワーア
ンプＰＡ側への漏れ信号が殆ど発生せず、ローノイズア
ンプＬＮＡ側への信号伝達に影響を殆ど与えることはな
い。尚、位相調整回路により、パワーアンプＰＡからの
負荷インピーダンスが変わらず、ローノイズアンプ側で
は低インピーダンスを上記の通り高インピーダンスに反
射係数一定で位相のみ変えて変換する。
ズアンプＬＮＡに伝達するには、制御端子Ｖｓｗ、Ｖｓ
ｗ’にそれぞれＬｏｗレベル、Ｈｉｇｈレベルの信号を
印加することにより、ＦＥＴ１及び２がオン状態に、Ｆ
ＥＴ３がオフ状態になり、アンテナＡＮＴからの信号は
第１の入出力端子ｎ１からＦＥＴ１及び２を通って入出
力端子ｎ３へと流れる。入出力端子ｎ１から入出力端子
ｎ２の経路は、パワーアンプＰＡの出力インピーダンス
を位相調整回路により非常に高いインピーダンス（（３
９．４−ｊ４００）Ω）に変換しているため、パワーア
ンプＰＡ側への漏れ信号が殆ど発生せず、ローノイズア
ンプＬＮＡ側への信号伝達に影響を殆ど与えることはな
い。尚、位相調整回路により、パワーアンプＰＡからの
負荷インピーダンスが変わらず、ローノイズアンプ側で
は低インピーダンスを上記の通り高インピーダンスに反
射係数一定で位相のみ変えて変換する。
【００２０】例えば、１．９ＧＨｚでの信号を切り替え
る場合、位相調整回路である線路ＬＩＮ１はＧａＡｓ基
板上に金で厚み２００μｍで幅１０５μｍ、長さ１３．
２ｍｍの線路で構成される。その場合のスイッチの特性
を、受信側挿入損失、送信側挿入挿入に関しそれぞれ図
９、図１０に示す。ここで、本実施の形態の特性は黒丸
の印で表し、従来例の特性は四角の印で表している。受
信側挿入損失は−０．８ｄＢであり、従来例と比較した
場合殆ど等しく、且つ送信側挿入損失は−０．１６ｄＢ
と従来例の挿入損失−０．５１ｄＢに比べ、０．３５ｄ
Ｂの改善を得ることができる。尚、実施の形態１では受
信側挿入損失は−１８ｄＢであるので１７．２ｄＢの大
きな改善が得られる。送信側挿入損失は従来例の−０．
０７ｄＢに比べて本実施の形態２では−０．１６ｄＢと
０．０９ｄＢの増加にとどまり、殆ど問題なく送受信経
路の低挿入損失を実現している。
る場合、位相調整回路である線路ＬＩＮ１はＧａＡｓ基
板上に金で厚み２００μｍで幅１０５μｍ、長さ１３．
２ｍｍの線路で構成される。その場合のスイッチの特性
を、受信側挿入損失、送信側挿入挿入に関しそれぞれ図
９、図１０に示す。ここで、本実施の形態の特性は黒丸
の印で表し、従来例の特性は四角の印で表している。受
信側挿入損失は−０．８ｄＢであり、従来例と比較した
場合殆ど等しく、且つ送信側挿入損失は−０．１６ｄＢ
と従来例の挿入損失−０．５１ｄＢに比べ、０．３５ｄ
Ｂの改善を得ることができる。尚、実施の形態１では受
信側挿入損失は−１８ｄＢであるので１７．２ｄＢの大
きな改善が得られる。送信側挿入損失は従来例の−０．
０７ｄＢに比べて本実施の形態２では−０．１６ｄＢと
０．０９ｄＢの増加にとどまり、殆ど問題なく送受信経
路の低挿入損失を実現している。
【００２１】（実施の形態３）この実施の形態３は、位
相調整回路を分布定数回路と集中定数の容量（キャパシ
タ）で構成している例を挙げる。この実施の形態３は、
実施の形態２の回路において、線路ＬＩＮＥ１の両端か
らそれぞれキャパシタＣ１、Ｃ２を介して接地端子ＧＮ
Ｄに接続されている構成に対応する。本位相調整回路
は、線路ＬＩＮＥ１とキャパシタＣ１、Ｃ２によりな
り、システムの使用する周波数において該位相調整回路
の特性インピーダンスがシステム全体の特性インピーダ
ンス（一般的には５０Ω系）と一致するよう構成されて
いる。
相調整回路を分布定数回路と集中定数の容量（キャパシ
タ）で構成している例を挙げる。この実施の形態３は、
実施の形態２の回路において、線路ＬＩＮＥ１の両端か
らそれぞれキャパシタＣ１、Ｃ２を介して接地端子ＧＮ
Ｄに接続されている構成に対応する。本位相調整回路
は、線路ＬＩＮＥ１とキャパシタＣ１、Ｃ２によりな
り、システムの使用する周波数において該位相調整回路
の特性インピーダンスがシステム全体の特性インピーダ
ンス（一般的には５０Ω系）と一致するよう構成されて
いる。
【００２２】この位相調整回路は入出力端子ｎ１、ｎ２
の間に挿入されているが、アンテナＡＮＴのインピーダ
ンスが５０ΩであるのでパワーアンプＰＡの負荷インピ
ーダンスに影響を与えることはない。このとき、分布定
数線路ＬＩＮＥ１の線路長は実施の形態２のと同様Ｇａ
Ａｓ基板上に形成した場合、長さ９ｍｍになり４．２ｍ
ｍの短縮が図れ、分布定数線路ＬＩＮＥ１の占有する面
積の低減が図れる。ここで、キャパシタＣ１、２はそれ
ぞれ０．７８ｐＦ、０．６０ｐＦと小さく、容量を追加
する面積は分布定数線路の短縮によって削減された面積
にくらべて十分小さく、実施の形態２に比べてチップサ
イズ又は実装面積の低減が可能である。
の間に挿入されているが、アンテナＡＮＴのインピーダ
ンスが５０ΩであるのでパワーアンプＰＡの負荷インピ
ーダンスに影響を与えることはない。このとき、分布定
数線路ＬＩＮＥ１の線路長は実施の形態２のと同様Ｇａ
Ａｓ基板上に形成した場合、長さ９ｍｍになり４．２ｍ
ｍの短縮が図れ、分布定数線路ＬＩＮＥ１の占有する面
積の低減が図れる。ここで、キャパシタＣ１、２はそれ
ぞれ０．７８ｐＦ、０．６０ｐＦと小さく、容量を追加
する面積は分布定数線路の短縮によって削減された面積
にくらべて十分小さく、実施の形態２に比べてチップサ
イズ又は実装面積の低減が可能である。
【００２３】送信時、受信時のＦＥＴ１、２、３の動作
は上記実施の形態と同様であるので省略する。本実施の
形態３について、スイッチの特性を、受信側挿入損失、
送信側挿入挿入に関しそれぞれ図１１、図１２に示す。
この実施の形態３の特性（黒丸の印で示す。）は実施の
形態２の特性とほぼ同じであり、従来例（四角の印で示
す。）に比べて特性改善が図られている。
は上記実施の形態と同様であるので省略する。本実施の
形態３について、スイッチの特性を、受信側挿入損失、
送信側挿入挿入に関しそれぞれ図１１、図１２に示す。
この実施の形態３の特性（黒丸の印で示す。）は実施の
形態２の特性とほぼ同じであり、従来例（四角の印で示
す。）に比べて特性改善が図られている。
【００２４】（実施の形態４）この実施の形態４は、位
相調整回路を分布定数回路と集中定数の容量（キャパシ
タ）及びインダクタンス成分で構成している例を挙げ
る。この実施例４は、実施例３の回路において、入出力
端子ｎ２と線路ＬＩＮＥ１の間にインダクタンス成分Ｌ
１を持つ素子を挿入している構成に対応する。本位相調
整回路は、線路ＬＩＮＥ１、キャパシタＣ１、Ｃ２及び
インダクタンス成分Ｌ１よりなり、システムの使用する
周波数において該位相調整回路の特性インピーダンスが
システム全体の特性インピーダンス（一般的には５０Ω
系）と一致するよう構成されている。
相調整回路を分布定数回路と集中定数の容量（キャパシ
タ）及びインダクタンス成分で構成している例を挙げ
る。この実施例４は、実施例３の回路において、入出力
端子ｎ２と線路ＬＩＮＥ１の間にインダクタンス成分Ｌ
１を持つ素子を挿入している構成に対応する。本位相調
整回路は、線路ＬＩＮＥ１、キャパシタＣ１、Ｃ２及び
インダクタンス成分Ｌ１よりなり、システムの使用する
周波数において該位相調整回路の特性インピーダンスが
システム全体の特性インピーダンス（一般的には５０Ω
系）と一致するよう構成されている。
【００２５】この位相調整回路は入出力端子ｎ１、ｎ２
の間に挿入されているが、アンテナＡＮＴのインピーダ
ンスが５０ΩであるのでパワーアンプＰＡの負荷インピ
ーダンスに影響を与えることはない。インダクタンス成
分Ｌ１は、例えば樹脂モールドパッケジにスイッチＩＣ
が実装されている場合、ＩＣチップからリードフレーム
を接続しているワイヤーやリードフレーム等から構成さ
れる。このインダクタンス成分も考慮して位相調整回路
を構成すると、線路幅、線路長はＧａＡｓ基板上に構成
した場合、幅３３．６μｍ、長さ５ｍｍである。そし
て、キャパシタＣ１、Ｃ２はそれぞれ０．７０ｐＦ、
０．１２ｐＦと十分小さく、回路の占有する面積の低減
を図ることができる。
の間に挿入されているが、アンテナＡＮＴのインピーダ
ンスが５０ΩであるのでパワーアンプＰＡの負荷インピ
ーダンスに影響を与えることはない。インダクタンス成
分Ｌ１は、例えば樹脂モールドパッケジにスイッチＩＣ
が実装されている場合、ＩＣチップからリードフレーム
を接続しているワイヤーやリードフレーム等から構成さ
れる。このインダクタンス成分も考慮して位相調整回路
を構成すると、線路幅、線路長はＧａＡｓ基板上に構成
した場合、幅３３．６μｍ、長さ５ｍｍである。そし
て、キャパシタＣ１、Ｃ２はそれぞれ０．７０ｐＦ、
０．１２ｐＦと十分小さく、回路の占有する面積の低減
を図ることができる。
【００２６】送信時、受信時のＦＥＴ１、２、３の動作
は上記実施の形態と同様であるので省略する。本実施の
形態４について、スイッチの特性を、受信側挿入損失、
送信側挿入挿入に関しそれぞれ図１３、図１４に示す。
この実施の形態４の特性（黒丸の印で示す）は実施の形
態２、３の特性とほぼ同じであり、従来例（四角の印で
示す。）に比べて特性改善が図られている。
は上記実施の形態と同様であるので省略する。本実施の
形態４について、スイッチの特性を、受信側挿入損失、
送信側挿入挿入に関しそれぞれ図１３、図１４に示す。
この実施の形態４の特性（黒丸の印で示す）は実施の形
態２、３の特性とほぼ同じであり、従来例（四角の印で
示す。）に比べて特性改善が図られている。
【００２７】（実施の形態５）この実施の形態５は、実
施の形態１〜４において、入出力端子ｎ１とアンテナＡ
ＮＴとの間、入出力端子ｎ２とパワーアンプＰＡとの
間、入出力端子ｎ３とローノイズアンプＬＮＡとの間、
接地端子ＧＮＤに対し、それぞれ直列にキャパシタＣを
挿入してＦＥＴ１、２、３を接地電位からＤＣ（直流）
的に分離することで、電源電圧端子Ｖｄｄから正電圧を
抵抗Ｒ４を介して入出力端子ｎ１に印加し、制御電圧端
子Ｖｓｗ、Ｖｓｗ’に正電圧を印加してスイッチ切り替
えを行い単一電源でスイッチ動作を可能としたものであ
るが、ここでは実施例２に適用した例を挙げている。
尚、抵抗Ｒ４は端子ｎ１の信号が電源電圧端子Ｖｄｄへ
漏れるのを防止する。この例では、電源電圧３．０Ｖ、
制御電圧０．０Ｖ／３．０Ｖの切り替えでスイッチ（Ｆ
ＥＴ１、２、３）の制御を行う。ここで、入出力端子ｎ
１、ｎ２の間に挿入されている位相調整回路は上記実施
の形態２、３、４と同じ構成を用いるものとする。
施の形態１〜４において、入出力端子ｎ１とアンテナＡ
ＮＴとの間、入出力端子ｎ２とパワーアンプＰＡとの
間、入出力端子ｎ３とローノイズアンプＬＮＡとの間、
接地端子ＧＮＤに対し、それぞれ直列にキャパシタＣを
挿入してＦＥＴ１、２、３を接地電位からＤＣ（直流）
的に分離することで、電源電圧端子Ｖｄｄから正電圧を
抵抗Ｒ４を介して入出力端子ｎ１に印加し、制御電圧端
子Ｖｓｗ、Ｖｓｗ’に正電圧を印加してスイッチ切り替
えを行い単一電源でスイッチ動作を可能としたものであ
るが、ここでは実施例２に適用した例を挙げている。
尚、抵抗Ｒ４は端子ｎ１の信号が電源電圧端子Ｖｄｄへ
漏れるのを防止する。この例では、電源電圧３．０Ｖ、
制御電圧０．０Ｖ／３．０Ｖの切り替えでスイッチ（Ｆ
ＥＴ１、２、３）の制御を行う。ここで、入出力端子ｎ
１、ｎ２の間に挿入されている位相調整回路は上記実施
の形態２、３、４と同じ構成を用いるものとする。
【００２８】（実施の形態６）この実施の形態６は、実
施の形態５において電源電圧を印加するに寄与する抵抗
Ｒ４に代えて使用周波数のλ／４波長線路ｌ１を適用し
た構成に相当する。尚、ここでλはλ／４波長線路ｌ１
を構成している誘導基板上での波長を意味する。このλ
／４波長線路ｌ１を通して入出力端子ｎ１に電源電圧を
電源電圧端子Ｖｄｄより印加するが、波長λを持つ信号
には入出力端子ｎ１と電源電圧端子Ｖｄｄの間はオープ
ンにみえるため入出力端子ｎ１の高周波信号は電源電圧
端子Ｖｄｄには漏洩しない。尚、ここで、電源端子Ｖｄ
ｄはショートに近い低インピーダンスであり、λ／４波
長線路ｌ１で位相が１８０°変換されてｎ１端子ではオ
ープンとなり、端子ｎ１から電源電圧端子Ｖｄｄには信
号漏洩はない。
施の形態５において電源電圧を印加するに寄与する抵抗
Ｒ４に代えて使用周波数のλ／４波長線路ｌ１を適用し
た構成に相当する。尚、ここでλはλ／４波長線路ｌ１
を構成している誘導基板上での波長を意味する。このλ
／４波長線路ｌ１を通して入出力端子ｎ１に電源電圧を
電源電圧端子Ｖｄｄより印加するが、波長λを持つ信号
には入出力端子ｎ１と電源電圧端子Ｖｄｄの間はオープ
ンにみえるため入出力端子ｎ１の高周波信号は電源電圧
端子Ｖｄｄには漏洩しない。尚、ここで、電源端子Ｖｄ
ｄはショートに近い低インピーダンスであり、λ／４波
長線路ｌ１で位相が１８０°変換されてｎ１端子ではオ
ープンとなり、端子ｎ１から電源電圧端子Ｖｄｄには信
号漏洩はない。
【００２９】この実施の形態６の動作は実施の形態５と
同様であるので省略する。この実施の形態６において
は、１０ＧＨｚ以上の周波数や、高誘電率基板にスイッ
チＩＣを構成する場合に抵抗を形成するよりもチップ面
積縮小の点で有利である。
同様であるので省略する。この実施の形態６において
は、１０ＧＨｚ以上の周波数や、高誘電率基板にスイッ
チＩＣを構成する場合に抵抗を形成するよりもチップ面
積縮小の点で有利である。
【００３０】
【発明の効果】本発明の高周波スイッチによれば、送信
側経路に従来挿入されていたＦＥＴを全て除去して直接
接続することで送信側挿入損を低くし、且つ受信側挿入
損失を低く抑えることができ、また、送信側経路に位相
調整回路をもうけること、そして、位相調整回路は、分
布定数線路、分布定数線路と容量の組み合わせ回路、分
布定数線路と容量とインダクタンス成分の組み合わせに
より構成することにより、送信側経路にオフ状態のパワ
ーアンプの出力インピーダンスを、低インピーダンスか
ら受信側インピーダンスに対し高いインピーダンスに変
換することで受信側の挿入損失を低く乃至損なうことな
く、送信側の挿入損失を低減するができ、送信時の消費
電力を低減することができるので携帯端末の使用時間を
長くすることに寄与し、さらに位相調整回路は分布定数
線路、キャパシタ等を基板に形成することにより小さい
もので構成できることから携帯端末の小型化にも寄与す
る。
側経路に従来挿入されていたＦＥＴを全て除去して直接
接続することで送信側挿入損を低くし、且つ受信側挿入
損失を低く抑えることができ、また、送信側経路に位相
調整回路をもうけること、そして、位相調整回路は、分
布定数線路、分布定数線路と容量の組み合わせ回路、分
布定数線路と容量とインダクタンス成分の組み合わせに
より構成することにより、送信側経路にオフ状態のパワ
ーアンプの出力インピーダンスを、低インピーダンスか
ら受信側インピーダンスに対し高いインピーダンスに変
換することで受信側の挿入損失を低く乃至損なうことな
く、送信側の挿入損失を低減するができ、送信時の消費
電力を低減することができるので携帯端末の使用時間を
長くすることに寄与し、さらに位相調整回路は分布定数
線路、キャパシタ等を基板に形成することにより小さい
もので構成できることから携帯端末の小型化にも寄与す
る。
【図１】本発明の高周波スイッチの実施の形態１の回路
図である。
図である。
【図２】本発明の高周波スイッチの実施の形態２の回路
図である。。
図である。。
【図３】本発明の高周波スイッチの実施の形態３の回路
図である。
図である。
【図４】本発明の高周波スイッチの実施の形態４の回路
図である。
図である。
【図５】本発明の高周波スイッチの実施の形態５の回路
図である。。
図である。。
【図６】本発明の高周波スイッチの実施の形態６の回路
図である。
図である。
【図７】従来例の高周波スイッチの回路図である。
【図８】従来の高周波スイッチのシステムブロック図で
ある。
ある。
【図９】本発明の高周波スイッチの実施の形態１及び２
の特性図である。
の特性図である。
【図１０】本発明の高周波スイッチの実施の形態１及び
２の特性図である。。
２の特性図である。。
【図１１】本発明の高周波スイッチの実施の形態３の特
性図である。
性図である。
【図１２】本発明の高周波スイッチの実施の形態３の特
性図である。
性図である。
【図１３】本発明の高周波スイッチの実施の形態４の特
性図である。。
性図である。。
【図１４】本発明の高周波スイッチの実施の形態４の特
性図である。
性図である。
ｎ１、ｎ２、ｎ３１ 入出力端子 Ｖｓｗ、Ｖｓｗ’ 制御端子 Ｖｄｄ 電源電圧端子 ＧＮＤ 接地端子 ＦＥＴ１、ＦＥＴ２、ＦＥＴ３ 電界効果トラン
ジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗 Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ キャパシタ Ｌ１ インダクタンス
成分 ＬＩＮＥ１ 線路 ＡＮＴ アンテナ ＰＡ パワーアンプ ＬＮＡ ローノイズアン
プ
ジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗 Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ キャパシタ Ｌ１ インダクタンス
成分 ＬＩＮＥ１ 線路 ＡＮＴ アンテナ ＰＡ パワーアンプ ＬＮＡ ローノイズアン
プ
Claims (4)
- 【請求項１】 第１、第２及び第３の入出力端子と、 第１と第３の入出力端子間の第１の信号伝達経路及び第
１と第２の入出力端子間の第２の信号伝達経路と、 第１の信号伝達経路に半導体スイッチ素子として少なく
とも１個の電界効果トランジスタを直列に挿入した第１
の回路と、 第３の入出出力端子と接地間もしくは接地された容量と
の間の少なくとも１個のＦＥＴを直列に挿入した第２の
スイッチ回路と、 第１及び第２のスイッチ回路を制御する第４及び第５の
制御端子を備え、第４と第５の制御端子に印加する信号
により、第１あるいは第２の信号伝達経路の一方を選択
し、切り替える高周波スイッチにおいて、 第１の入出力端子と第２の入出力端子は直接接続されて
いることを特徴とする高周波スイッチ。 - 【請求項２】 第１、第２及び第３の入出力端子と、 該第１と第３の入出力端子間の第１の信号伝達経路及び
第１と第２の入出力端子間の第２の信号伝達経路と、 第１の信号伝達経路に半導体スイッチ素子として少なく
とも１個の電界効果トランジスタを直列に挿入した第１
の回路と、 該第３の入出力端子と接地間もしくは接地された容量と
の間の少なくとも１個の電界効果トランジスタを直列に
挿入した第２のスイッチ回路と、 第１及び第２のスイッチ回路を制御する第４及び第５の
制御端子を備え、第４と第５の制御端子に印加する信号
により、第１あるいは第２の信号伝達経路の一方を選択
し、切り替える高周波スイッチにおいて、 第２の信号伝達回路に第２の入出力端子に信号を入力す
る信号源のインピーダンスの位相成分のみを調整する位
相調整回路のみが挿入されていることを特徴とする高周
波スイッチ。 - 【請求項３】 前記位相調整回路は、第１及び第２の入
出力端子間に直列に分布定数回路のみを挿入することに
より構成されていることを特徴とする請求項２に記載の
高周波スイッチ。 - 【請求項４】 前記位相調整回路は、前記分布定数回路
に更に容量及びインダクタンス成分で構成される集中定
数回路により構成されることを特徴とする請求項３に記
載の高周波スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070267A JPH11274804A (ja) | 1998-03-19 | 1998-03-19 | 高周波スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070267A JPH11274804A (ja) | 1998-03-19 | 1998-03-19 | 高周波スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274804A true JPH11274804A (ja) | 1999-10-08 |
Family
ID=13426591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070267A Pending JPH11274804A (ja) | 1998-03-19 | 1998-03-19 | 高周波スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274804A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069807A1 (fr) * | 2000-03-15 | 2001-09-20 | Hitachi Metals, Ltd. | Module haute frequence et dispositif de communication sans fil |
| KR100674742B1 (ko) | 2004-10-25 | 2007-01-25 | 가부시키가이샤 히다치 고쿠사이 덴키 | 고주파 스위치 회로 장치 |
| JP2010093841A (ja) * | 2000-08-22 | 2010-04-22 | Hitachi Metals Ltd | 高周波スイッチモジュール |
| US8954902B2 (en) | 2005-07-11 | 2015-02-10 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9024700B2 (en) | 2008-02-28 | 2015-05-05 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US9087899B2 (en) | 2005-07-11 | 2015-07-21 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
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